JPH01143092A - 速度連続読出し回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は記憶回路の速度連続読出し回路に関し、特にデ
ィジタルフィルタの記憶回路の読出し回路に関する。

〔従来の技術〕

従来、この種の記憶回路の読出し回路は、第３図に示す
ように、位相比較器４．ループフィルタ５、電圧制御発
振器６及び分周器７でループを形成する位相同期ループ
によりデータラッチ信号４ｆを得ている。この分周器７
では、夫々データラッチ信号４ｆに同期して２分周され
たアドレスクロック信号２ｆ及び４分周されたアドレス
クロック信号ｆを生成している。そして、シリーズ入力
信号ＳＩＮをパラレル入力信号ＱＣｓに変換するシフト
レジスタ１と、前記アドレスクロック信号２ｆ及びアド
レスクロック信号ｆを番地指定信号の１つとして使用し
て前記パラレル入力信号Ｑ　ｒ　ｓを記憶する記憶回路
２と、この記憶回路２の出力信号列であるＱｏｕｙにラ
ッチをかけるラッチ回路３とを備えている。

ここで、アドレスクロック信号ｆとアドレスクロック信
号２ｆとデータラッチ信号４ｆは、前記位相同期ループ
により入力クロック信号ｆｌＮと同期している。また、
入力クロック信号ｆｌＮとアドレスクロック信号ｆの周
波数は等しくされている。

〔発明が解決しようとする問題点〕

上述した従来の回路では、分周器７の出力伝搬遅延によ
り、アドレスクロック信号ｆとアドレスクロック信号２
ｆはデータラッチ信号４ｆに対してτ９時間遅れる。こ
の影響を以下に述べる。

第４図、第５図、第６図に示すように入力クロック信号
ｆｌＮの周波数を第４図、第５図、第６図の順に高くし
ていくと、第４図においてデータラッチ信号４ｒは立ち
上がりで記憶回路出力信号列Ｑｏｕｔを確実にラッチし
ている。即ち、データラッチ回路３はデータラッチ信号
４ｆの立ち上がりでラッチを行う。

第５図において、データラッチ信号４ｆの立ち上がりは
、記憶回路出力信号列Ｑ。ｕ７の信号変化点になるので
、記憶回路出力信号列Ｑｏｕｔを正確にラッチできない
。

第６図においては、データラッチ信号４ｆの周期を記憶
回路２のアドレスアクセス時間ｔＡａ（記憶回路におい
て番地指定を行ってから出力信号を得るまでの時間であ
り、一定である）と等しくすることで、記憶回路２で可
能な最高速アドレスクロック信号で記憶回路２から出力
される記憶回路出力信号列Ｑ。ｕＴにデータラッチ信号
４ｆでラッチを行うものである。この図により、データ
ラッチ信号４ｆの立ち上がりで記憶回路出力信号列Ｑｏ
ｕｔを確実にラッチすることが明らかである。

以上述べたように、入力クロック信号ｆ＋Ｈの周波数を
データラッチ信号４ｆの周期が記憶回路２のアドレスア
クセス時間ｔＡＡに等しくなるまで小さくしていくと、
第５図に示すようにデータラッチ信号４ｆの立ち上がり
が記憶回路出力信号列Ｑｏｕｔの信号変化点になり、記
憶回路出力信号列Ｑｏｕｔを正確にラッチで−きない不
連続点が生ずる問題がある。

本発明は、この不連続点の発生を防止して連続した読み
出しを可能とする速度連続読出し回路を提供することを
目的としている。

〔問題点を解決するための手段〕

本発明の速度連続読出し回路は、データラッチ信号を同
期分周して得られたアドレスクロック信号を番地指定信
号の１つとして使用する記憶回路と、前記データラッチ
信号により前記記憶回路の出力信号にラッチをかけるラ
ッチ回路とを備えた読出し回路に、前記ラッチ回路のデ
ータラッチ信号入力端に前記データラッチ信号に対する
前記番地指定信号の遅延時間を補償する遅延回路を配設
している。

〔実施例〕

次に、本発明を図面を参照して説明する。

第１図は本発明の速度連続読出し回路の一実施例のブロ
ック構成図である。図において、位相比較器４．ループ
フィルタ５．電圧制御発振器６及び分周器７とでループ
を形成して位相同期ループを構成している。この分周器
７では、前記データラッチ信号４ｆをこれと同期して２
分周したアドレスクロック信号２ｆと同じく同期して４
分周したアドレスクロック信号ｆを生成する。そして、
シリーズ入力信号Ｓ工をパラレル信号Ｑ　Ｉ　Ｈに変換
するシフトレジスタ１と、前記アドレスクロック信号２
ｆ及びｆを夫々番地指定信号の１つとして使用する記憶
回路２と、この記憶回路２の出力信号列Ｑ。ｕＴにラッ
チをかけるラッチ回路３とを備え、更に前記分周器７の
伝搬遅延時間を補償する遅延回路８をラッチ回路３のク
ロック信号入力端に備えている。

なお、前記アドレスクロック信号ｆとアドレスクロック
信号２ｆとデータラッチ信号４ｆは、位相同期ループに
より入力クロック信号ｆｌＮと同期している。

また、前記ラッチ回路３はデータラッチ信号４ｆの立ち
上がりで動作するが、ここではデータラッチ信号４ｆは
遅延回路８において遅延された補正データラッチ信号４
ｆｘによって動作されるようになっている。

ここで、遅延回路で設定する遅延時間τ８と分周器７の
出力伝搬遅延時間τ。の関係をτｘ！：ｉτ０かつτ８
くτ。

とすれば、第２図に示すように補正データラッチ信号４
ｆつの同期を記憶回路２のアドレスアクセス時間ｔａ＾
とほぼ等しくする場合において、補正データラッチ信号
４ｆＸの立ち上がりは記憶回路出力信号列Ｑ。Ｕ、の変
化点の直前になっているので、補正データラッチ信号４
ｆ、の同期がアドレスアクセス時間ｔＡＡより長ければ
補正データラッチ信号４ｆ、は記憶回路出力信号列Ｑ。

Ｕ７を常に正確にラッチできる。

したがって、この例では、補正データラッチ信号４ｆＸ
の周期が記憶回路２のアドレスアクセス時間ｔ、ＡＡよ
り長ければ、データラッチ信号４ｆ。

の周期がいかなる時でもデータラッチ信号は記憶回路出
力信号列Ｑ。ＵＴを常に正確にラッチできるので、補正
データラッチ信号４ｆ、に同期して補正データラッチ信
号の１／４の周波数をもつ入力クロック信号ｆ０におい
ては、入力クロック信号ｆｌＨの周期がアドレスアクセ
ス時間ｔＡＡの４倍の時間より長ければ入力クロック信
号ＦＩＮの周期がいかなる時でも補正データラッチ信号
４ｆ、は記憶回路出力信号列Ｑ。ｔＩＴを常に正確にラ
ッチできる。

つまり、入力クロック信号ｆｌＮの周波数が、１／４・
ｔＡＡよりも小さければ、大力クロック信号ｆｌＮの周
波数がいかなる周波数でも補正データラッチ信号４ｆ、
は記憶回路出力信号列Ｑ。Ｕアを常に正確にラッチでき
、従来回路で発生した不連続点を防止でき、前記入力ク
ロック信号ｆｌＮの周波数を１／４・ｔＡＡまで連続に
任意に設定してラッチ回路３より出力信号Ｓ。Ｕ□を得
ることができる。

〔発明の効果〕

以上説明したように本発明は、データラッチ信号を同期
分周して得られた番地指定信号を使用する記憶回路の出
力信号にラッチをかけるラッチ回路のデータラッチ信号
入力端に、データラッチ信号に対する番地指定信号の遅
延時間を補償する遅延回路を配設することにより、従来
のような不連続点が発生することを防止でき、連続した
読出しを行うことができる効果がある。

【図面の簡単な説明】

第１図は本発明の速度連続読出し回路の一実施例のブロ
ック構成図、第２図は第１図の構成におけるタイミング
チャート、第３図は従来の読出し回路のブロック構成図
、第４図、第５図及び第６図は第３図の構成における異
なる周波数でのタイミングチャートである。 １・・・シフトレジスタ回路、２・・・記憶回路、３・
・・ラッチ回路、４・・・位相比較器、５・・・ループ
フィルタ、６・・・電圧制御発振器、７・・・分周器、
８・・・遅延回路、４ｆ・・・データラッチ信号、２ｆ
・・・アドレスクロック信号、ｆ・・・アドレスクロッ
ク信号、Ｓｏ・・・シリーズ人力信号、Ｓ　ＱＬＩ？・
・・出力信号、ＱｌＮ・・・パラレル信号、ＱＯＬ＋？
・・・記憶回路出力信号列、ｆｌＮ・・・入力クロック
信号、ｔＡＡ・・・アドレスアクセス時間。 第１図 第２図 ′“ト 第３図 第４図 第５図 第６図 Ｔ：ｘ

Claims (1)

【特許請求の範囲】
1. （１）データラッチ信号を同期分周して得られたアドレ
   スクロック信号を番地指定信号の１つとして使用する記
   憶回路と、前記データラッチ信号により前記記憶回路の
   出力信号にラッチをかけるラッチ回路とを備えた読出し
   回路において、前記ラッチ回路のデータラッチ信号入力
   端に前記データラッチ信号に対する前記番地指定信号の
   遅延時間を補償する遅延回路を配設したことを特徴とす
   る速度連続読出し回路。