JP3968919B2

JP3968919B2 - 波形整形回路

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Publication number: JP3968919B2
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Inventors: 清豪水野
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Description

【０００１】
【発明の属する技術分野】
この発明は、例えば多チャンネルの各同期回路に印加されるシステムクロックをリタイミングして波形整形するための波形整形回路に関する。
【０００２】
【従来の技術】
従来技術について、図５および図６を用いて説明する。
図５に、システムクロック発生器１０により発生された任意のシステムクロックＴ０を、所定の基準クロックＦ０によりリタイミングして波形整形し、これを各同期回路１０１３に印加する従来の波形整形回路１０１０の構成例を示す。
【０００３】
同図において、符号１０１１は、システムクロック発生器１０から供給されるシステムクロックＴ０を遅延させる可変ディレイ回路であり、符号１０１２は、基準クロックＦ０をクロック入力とし、可変ディレイ回路により遅延されたシステムクロックを取り込むフリップフロップ回路である。これら可変ディレイ回路１０１１とフリップフロップ回路１０１２とからなる波形整形回路１０１０は、各チャンネル１０１−１〜１０１−ｎにそれぞれ設けられており、各チャンネルには、システムクロックＴ０と基準クロックＦ０とが共通に供給されている。
【０００４】
この従来技術によれば、可変ディレイ回路１０１１を介してシステムクロック発生回路１０から供給されるシステムクロックＴ０は、基準クロックＦ０に同期してフリップフロップ回路１０１２に取り込まれる結果、基準クロックＦ０によりリタイミングされて波形整形される。波形整形されたシステムクロックは、同期回路１０１３に与えられ、同期回路１０１３は、波形整形されたシステムクロックに基づいて所定の動作を行う。
【０００５】
ここで、図６に示すように、基準クロックＦ０に同期してシステムクロックＴ０をフリップフロップ回路１０１２に取り込む際のタイミング上のマージンを確保することを目的として、システムクロックＴ０と基準クロックＦ０との間のタイミングを規定するセットアップタイムＴsu とホールドタイムＴhd とが規定されている。これらセットアップタイムとホールドタイムは、可変ディレイ回路１０１１の遅延量を可変させて、基準クロックＦ０に対するシステムクロックＴ０のタイミングを調整することにより確保される。
【０００６】
【発明が解決しようとする課題】
ところで、多チャンネルの同期回路に印加されるシステムクロックＴ０は、システム内部の温度変動、各信号の電圧変動、各素子特性の経時変化、信号伝送路端での反射等の影響により、各チャンネルの環境に応じて波形が変形する場合がある。このため、システムクロックＴ０をリタイミングする基準クロックＦ０が高周波数である場合、上述のセットアップタイムＴsu やホールドタイムＴhd を全チャンネル同時に確保することが困難となる。
【０００７】
この発明は、上記事情に鑑みてなされたもので、各チャンネルの環境に左右されることなく、システムクロックと基準クロックとの間のタイミングを規定するセットアップタイムＴsu とホールドタイムＴhd とを、全チャンネル同時に確保することを可能とする波形整形回路を提供することを目的とする。
【０００８】
【課題を解決するための手段】
上記課題を解決するため、この発明は以下の構成を有する。
すなわち、この発明は、所定の基準クロック（例えば後述する基準クロックＦ０に相当する要素）を用いて任意のシステムクロック（例えば後述するシステムクロックＴ０に相当する構成要素）をリタイミングし、前記システムクロックを波形整形する波形整形回路（例えば後述する波形整形回路１１０に相当する構成要素）であって、前記基準クロックを分周する分周回路（例えば後述する分周回路１２０に相当する構成要素）と、前記分周回路により分周されたクロックを用いて前記システムクロックをリタイミングして外部に出力すると共に、前記分周回路により分周されたクロックと前記システムクロックとの間のタイミングエラーを検出するエラー検出回路（例えば後述するエラー検出回路１４０に相当する構成要素）と、前記分周回路と前記エラー検出回路との間に設けられ、前記エラー検出回路によりタイミングエラーが検出された場合に、前記分周回路から前記エラー検出回路に与えられるクロックの位相を切り替える位相切替回路（例えば後述するセレクタ１３０を含む構成要素）と、を備えたことを特徴とする。
【０００９】
この発明によれば、基準クロックＦ０を分周することにより、システムクロックＴ０と基準クロックＦ０との間のセットアップタイムおよびホールドタイムが、基準クロックＦ０そのものでリタイミングするときに比べて拡大され、タイミング上の余裕が生まれる。
【００１０】
ここで、例えば分周回路に基準クロックＦ０と同期したリセット信号を供給することが難しい為に、分周回路にリセットをかけない構成とした場合、分周回路の初期状態が例えば電源投入の度に異なり、分周回路の出力が、システムクロックＴ０に対して同相である場合と逆相である場合とが起こり、基準クロックＦ０とシステムックロックＴ０との間のタイミングエラーが発生する場合がある。
【００１１】
このような場合、エラー検出回路により例えば分周回路の出力の位相を判定することによりタイミングエラーを検出し、システムクロックＴ０に対して例えば同相のクロックが出力された場合には、分周回路から出力されるクロックの位相を位相切替回路により切り替えることにより、常にシステムクロックに対して例えば逆相の適正な位相のクロックでリタイミングが行われる。これにより、セットアップタイムおよびホールドタイムが確保されて、システムクロックが波形整形される。
【００１２】
このように、基準クロックを分周して、その位相を適正に切り替えることにより、セットアップタイムおよびホールドタイムに余裕が生まれ、各チャンネル毎の環境の違いによる波形変形分を全チャンネルについて容易に吸収することが可能となり、従ってセットアップタイムＴとホールドタイムとを、全チャンネル同時に確保することが可能となる。
【００１３】
要約すると、この発明は、基準クロックを分周することでセットアップタイムおよびホールドタイムに余裕を持たせ、分周により生じうる位相の反転を検出して適正な位相のクロックでシステムクロックをリタイミングし、このシステムクロックを波形整形するものである。
【００１４】
また、前記エラー検出回路は、例えば、前記システムクロックをホールドタイム分だけ遅延させる第１の遅延回路（例えば後述する固定遅延器１４１に相当する構成要素）と、前記第１の遅延回路により遅延されたシステムクロックをさらにセットアップタイム分だけ遅延させる第２の遅延回路（例えば後述する固定遅延器１４２に相当する構成要素）と、前記位相切替回路を介して前記分周回路から与えられるクロックに基づき、前記システムクロックをリタイミングする第１のフリップフロップ回路（例えば後述するフリップフロップ回路１４３に相当する構成要素）と、前記位相切替回路を介して前記分周回路から与えられるクロックに基づき、前記第１の遅延回路により遅延された前記システムクロックをリタイミングして外部に出力する第２のフリップフロップ回路（例えば後述するフリップフロップ回路１４４に相当する構成要素）と、前記位相切替回路を介して前記分周回路から与えられるクロックに基づき、前記第１および第２の遅延回路により遅延された前記システムクロックをリタイミングする第３のフリップフロップ回路（例えば後述するフリップフロップ回路１４５に相当する構成要素）と、前記第１および第３のフリップフロップ回路の各出力信号を入力し、前記第１のフリップフロップ回路の出力信号がＨレベルであり、かつ前記第２のフリップフロップ回路の出力信号がＬレベルである場合に、タイミングエラーが発生したことを示すエラーフラグを出力する論理回路（例えば後述する論理積回路１４６に相当する構成要素）と、を有することを特徴とする。
【００１５】
さらに、前記分周回路は、例えば、前記基準クロックを２分周して、互いに逆位相の関係にある第１および第２のクロック（例えば後述するクロックＦ１，Ｆ１ｎに相当する要素）を前記位相切替回路に出力し、前記位相切替回路は、前記エラー検出回路の検出結果に応じて前記第１および第２のクロックの何れかを選択して前記エラー検出回路に出力することを特徴とする。
【００１６】
さらにまた、前記論理回路は、例えば、前記第１のフリップフロップ回路の出力信号を正論理として入力すると共に前記第３のフリップフロップ回路の出力信号を負論理として入力する論理積回路（例えば後述する論理積回路１４６に相当する構成要素）を有することを特徴とする。
【００１７】
さらにまた、前記システムクロックを波形整形して得られる信号として、例えば、前記第２のフリップフロップ回路の出力信号（例えば後述する信号Ｏに相当する要素）を出力することを特徴とする。
さらにまた、前記システムクロックは、例えば、前記基準クロックと信号源を共通にするシステムクロック発生器（例えば後述するシステムクロック信号発生器１０に相当する構成要素）により発生されたことを特徴とする。
【００１８】
【発明の実施の形態】
以下、図面を参照しながら、この発明の実施の形態を説明する。
図１に、この発明の実施の形態にかかる波形整形回路の構成を示す。
同図において、符号１２０は、所定の基準クロックＦ０を２分周するための分周回路であり、互いに逆位相の関係にあるクロックＦ１とクロックＦ１ｎとを出力する。符号１４０は、分周回路１２０により分周されたクロックを用いて、システムクロック発生器１０から供給される任意のシステムクロックＴ０をリタイミングして外部に出力すると共に、分周回路１２０により分周されたクロックとシステムクロックＴ０との間のタイミングエラーを検出するためのエラー検出回路である。
【００１９】
符号１３０は、分周回路１２０とエラー検出回路１４０との間に設けられ、エラー検出回路１４０によりタイミングエラーが検出された場合に、分周回路１２０からエラー検出回路１４０に与えられるクロックの位相を切り替えるための位相切替回路（符号なし）をなすセレクタであって、エラー検出回路１４０の検出結果に応じてクロック選択信号Ｓに基づきクロックＦ１，Ｆ１ｎの何れかを選択してエラー検出回路１４０に出力する。この実施の形態では、クロック選択信号ＳがＬレベル（論理値「０」）のときに、リタイミングクロックＦ２としてクロックＦ１がセレクタ１３０より出力され、またクロック選択信号ＳがＨレベル（論理値「１」）のときに、リタイミングクロックＦ２としてクロックＦ１ｎが出力される。
【００２０】
ここで、エラー検出回路１４０の構成を詳細に説明する。
エラー検出回路１４０は、固定遅延回路１４１，１４２と、フリップフロップ回路１４３，１４４，１４５と、論理積回路１４６とから構成される。固定遅延回路１４１は、システムクロックＴ０をホールドタイムＴhd 分だけ遅延させるものであり、固定遅延回路１４２は、固定遅延回路１４１により遅延されたシステムクロックをさらにセットアップタイムＴsu 分だけ遅延させるものである。
【００２１】
また、フリップフロップ回路１４３は、セレクタ１３０を介して分周回路１２０から与えられるクロックに基づきシステムクロックＴ０をリタイミングするものである。フリップフロップ回路１４４は、セレクタ１３０を介して分周回路１２０から与えられるクロックに基づき、固定遅延回路１４１により遅延されたシステムクロックをリタイミングするもので、この出力信号は、システムクロックＴ０を波形整形して得られる信号として外部の同期回路１５０に出力される。同期回路１５０は、フリップフロップ回路１４４から出力された信号Ｏを例えばシステムクロックとして入力して動作するものである。フリップフロップ回路１４５は、セレクタ１３０を介して分周回路１２０から与えられるクロックに基づき、固定遅延回路１４１，１４２により遅延されたシステムクロックをリタイミングするものである。
【００２２】
さらに、符号１４６は、フリップフロップ回路１４３の出力信号を正論理として入力すると共にフリップフロップ回路１４５の出力信号を負論理として入力する論理回路であり、フリップフロップ回路１４３の出力信号の論理値がＨレベルであり、かつフリップフロップ回路１４５の出力信号の論理値がＬレベルである場合に、タイミングエラーが発生したことを示すエラーフラグＯerr としてＨレベルを出力する。
【００２３】
なお、システムクロック発生器１０から供給されるシステムクロックＴ０は、基準クロックＦ０と信号源を共通にしている。また、特に図示しないが、波形整形回路１１０は、エラー検出回路１４０によりタイミングエラーが検出された場合に、分周回路１２０からエラー検出回路１４０に与えられるクロックの位相を切り替えるためのクロック選択信号Ｓを生成する制御回路をさらに備え、この制御回路は、セレクタ１３０と共に位相切替回路（符号なし）を構成する。
【００２４】
以下、図２ないし図４に示すタイムチャートを参照しながら、この実施の形態にかかる波形整形回路の動作を説明する。
なお、以下の説明において、例えばシステムクロックに対してリタイミングクロックが同相（同位相）であると言うときは、これらのクロックの立ち上がりエッジの位相が概ね一致している場合を意味し、逆相（逆位相）であると言うときは、これらの一方のクロックの立ち上がりエッジと他方のクロックの立ち下がりエッジとが概ね一致している場合を意味するものとする。ただし、この「一致」なる概念は厳格に解されず、少なくともホールドタイムおよびセットアップタイムにより規定される時間領域内で一致していれば足りるものとする。
【００２５】
分周回路１２０は、所定の基準クロックＦ０を２分周して、クロックＦ１と、このクロックＦ１と逆位相のクロックＦ１ｎとを生成する。いま、クロック選択信号ＳがＬレベルにあると、セレクタ１３０により、クロックＦ１がリタイミングクロックＦ２としてエラー検出回路１４０に出力される。
【００２６】
ここで、この実施の形態では、システムクロックＴ０のリタイミングは、リタイミングクロックＦ２の立ち上がりエッジで行われるものとし、システムクロックに対するリタイミングクロックの適正な位相関係は予め取り決められている。具体的には、図２に示すクロックＦ１や、図３に示すクロックＦ１ｎのように、システムクロックＴ０に対してリタイミングクロックＦ２が逆位相となるような場合に正常にリタイミングが行われる。このような位相関係が満足されることにより、例えば図２において、システムクロックＴ０の立ち上がりエッジ（信号変化）に対して、リタイミングクロックＦ２の立ち上がりエッジが、ホールドタイムおよびセットアップタイムを満足する。
【００２７】
ところで、分周回路１２０は、フリップフロップ回路からなり、その負論理の出力を入力部に帰還させて構成されているため、電源投入の度に分周回路１２０の内部状態が異なる場合が起こり得る。このため、電源投入直後において、システムクロックＴ０〜Ｔ２に対するクロックＦ１，Ｆ１ｎの位相関係が確定されず、図２および図３にそれぞれ示すように、クロックＦ１，Ｆ１ｎの位相が逆になる場合があり、システムクロックに対するリタイミングクロックの位相を確定することができない。
【００２８】
そこで、この実施の形態では、後述するように、システムクロックとリタイミングクロックとの間のタイミングエラーを検出して、クロックＦ１とクロックＦ１ｎのうち、システムクロックに対して適正な位相関係を有する何れかのクロックをセレクタ１３０により選択し直すことにより、適正なリタイミングを可能としている。
【００２９】
以下、システムクロックとリタイミングクロックとの間のタイミングエラーを検出してリタイミングを行う点について詳細に説明する。
エラー検出回路１４０において、フリップフロップ回路１４３は、セレクタ１３０からのリタイミングクロックＦ２を用いて、システムクロック発生器１０から供給されるシステムクロックＴ０をリタイミングし、論理積回路１４６に正論理入力として与える。
【００３０】
また、フリップフロップ回路１４４は、同じくセレクタ１３０からのリタイミングクロックＦ２を用いて、固定遅延回路１４１によりホールドタイムＴhd 分だけ遅延されたシステムクロックＴ１をリタイミングする。このフリップフロップ回路１４４の出力信号Ｏが、システムクロック発生器１０から供給されるシステムクロックＴ０が波形整形された信号として外部の同期回路１５０に出力される。さらに、フリップフロップ回路１４５は、同じくセレクタ１３０からのリタイミングクロックＦ２を用いて、固定遅延回路１４２によりセットアップタイムＴsu 分だけ遅延されたシステムクロックＴ２をリタイミングし、論理積回路１４６に負論理入力として与える。
【００３１】
ここで、図４にクロックＦ２−１として示すように、リタイミングクロックＦ２が、外部に出力される信号Ｏを与えるシステムクロックＴ１に対して同相である場合、クロックＦ２−１の立ち上がりエッジＪ１でシステムクロックＴ０およびシステムクロックＴ２が、フリップフロップ回路１４３およびフリップフロップ回路１４５にそれぞれ取り込まれる。この結果、フリップフロップ回路１４３の出力信号がＨレベルとなり、フリップフロップ回路１４５の出力信号がＬレベルとなって、論理積回路１４６から出力されるエラーフラグＯerr がＨレベルとなる。
【００３２】
すなわち、クロックＦ２−１のように、リタイミングクロックＦ２がシステムクロックＴ１と同相であり、且つリタイミングクロックＦ２の立ち上がりエッジが、システムクロックＴ１に対してホールドタイムおよびセットアップタイムの何れかに違反する時間位置（システムクロックＴ０の立ち上がりエッジとシステムクロックＴ２の立ち上がりエッジとの間の期間）にある場合、エラーフラグＯerr がＨレベルとなって、システムクロックＴ１に対するリタイミングクロックＦ２の位相が適正でないことが報知される。
【００３３】
これに対し、図４にクロックＦ２−２として示すように、リタイミングクロックＦ２がシステムクロックＴ１に対して逆相である場合、クロックＦ２−２の立ち上がりエッジＪ２では、フリップフロップ回路１４３およびフリップフロップ回路１４５の出力信号が共にＨレベルとなり、論理積回路１４６から出力されるエラーフラグＯerr がＬレベルとなる。
【００３４】
すなわち、クロックＦ２−２のように、リタイミングクロックＦ２がシステムクロックＴ１と逆相である場合には、エラーフラグＯerr がＬレベルとなって、リタイミングクロックＦ２の位相が適正であることが把握される。この場合、外部に出力される信号Ｏ（波形整形された信号）を与えるシステムクロックＴ１に対して、リタイミングクロックＦ２がセットアップタイムおよびホールドタイムを満足し、リタイミングが正しく行われる。
【００３５】
ただし、上述のように、クロックＦ２−１を逆位相のクロックＦ２−２に切り替えて、クロックＦ２−２によりシステムクロックＴ１を適正にリタイミングするためには、クロックＦ２−１のエッジＪ１とクロックＦ２−２のエッジＪ２との時間間隔が、システムクロックＴ０の立ち上がりエッジとシステムクロックＴ２の立ち上がりエッジとの時間間隔（すなわちホールドタイムとセットアップタイムの和）よりも大きいこと（以下「第１の条件」と称す）と、システムクロックＴ１の周期とクロックＦ２−１，Ｆ２−２の周期とが整数比の関係にあること（以下「第２の条件」と称す）とが必要とされる。
【００３６】
ここで、上述の第１の条件が満足されると、クロックＦ２−１の立ち上がりエッジに対してクロックＦ２−２が、ホールドタイムとセットアップタイムの和以上に離間するので、クロックＦ２−２は、システムクロックＴ１に対してホールドタイムおよびセットアップタイムを必然的に満足することとなる。また、上述の第２の条件が満足されると、システムクロックＴ１の立ち上がりエッジおよび立ち下がりエッジの双方において、同様にホールドタイムおよびセットアップタイムが共に満足されることとなる。この実施の形態では、システムクロックＴ０と基準クロックＦ０の信号源が共通とし、この信号源の信号を整数比で分周または逓倍してシステムクロックと基準クロックを発生させている。これにより、システムクロックとリタイミングクロックの周期が整数比とされている。
【００３７】
したがって、上述の第１および第２の条件を満足することにより、クロックＦ２−１を逆位相のクロックＦ２−２に切り替えることにより、システムクロックＴ１を適正にリタイミングすることが可能となる。
なお、リタイミングクロックＦ２を与えるクロックＦ２−１，Ｆ２−２のデューティ比は、５０パーセントであることが好ましい。
【００３８】
ところで、前述のようにエラーフラグＯerr がＨレベルとなり、システムクロックとリタイミングクロックとの間の位相関係が適正でない場合、図示しない制御回路によりクロック選択信号Ｓの信号レベルを反転させて（この例では、ＬレベルからＨレベルに反転させる）、クロックＦ１とクロックＦ１ｎとのうち、それまで選択されていたクロック（この例ではクロックＦ１）に対して逆位相のクロック（この例ではクロックＦ１ｎ）をセレクタ１３０により選択し直す。
【００３９】
この結果、リタイミングクロックＦ２は、図６に示されるクロックＦ２−２に修正されて、それまでとは逆の位相に切り替えられ、システムクロックＴ１に対して適正な位相関係を有したものとなる。この位相の切り替え後、リタイミングクロックＦ２の位相は適正な位相となるので、エラーフラグＯerr はＬレベルに固定され、セットアップ・ホールドタイムを満たした適正なリタイミングが継続的に行われることとなる。
【００４０】
以上により、分周回路１２０から出力されるクロックＦ１，Ｆ１ｎの位相が確定せず、システムクロックＴ０とリタイミングクロックＦ２との位相関係が不適切な場合が生じたとしても、リタイミングクロックＦ２の位相が切り替えられて、リタイミングが適正に行われる。
【００４１】
上述した実施の形態によれば、多チャンネルの同期回路にシステムクロックＴ０が分配された場合であっても、同様に分配された基準クロックＦ０を２分周することで、リタイミングするのに十分なセットアップ・ホールドタイムを確保することができる。これにより、波形の劣化が一様でない多チャンネルの同期回路のシステムクロックを容易にリタイミングして波形整形することができる。
【００４２】
以上、この発明の一実施の形態を説明したが、この発明は、この実施の形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計変更等があっても本発明に含まれる。例えば、上述の実施の形態では、分周回路１２０により基準クロックＦ０を２分周するものとしたが、これに限定されることなく、分周比を適宜設定すればよい。
【００４３】
また、上述の実施の形態では、分周回路１２０により互いに逆位相の関係にある２つのクロックＦ１，Ｆ１ｎを生成し、セレクタ１３０により選択するものとしたが、これに限定されることなく、１つの分周クロックを生成した後に、このクロックから逆位相のクロックを発生させ、何れかの位相のクロックを出力するように構成してもよい。
【００４４】
【発明の効果】
以上説明したように、この発明によれば、基準クロックを分周し、分周されたクロックを用いてシステムクロックをリタイミングして外部に出力すると共に前記分周されたクロックと前記システムクロックとの間のタイミングエラーを検出し、タイミングエラーが検出された場合にクロックの位相を切り替えるようにしたので、各チャンネルの環境に左右されることなく、システムクロックと基準クロックとの間のタイミングを規定するセットアップタイムとホールドタイムとを、全チャンネル同時に確保することが可能となる。
【００４５】
また、前記システムクロックをホールドタイム分だけ遅延させ、前記遅延されたシステムクロックをさらにセットアップタイム分だけ遅延させ、前記分周されたクロックに基づき前記システムクロックをリタイミングし、前記分周されたクロックに基づき前記ホールドタイム分だけ遅延されたシステムクロックをリタイミングして外部に出力し、前記分周されたクロックに基づきホールドタイムおよびセットアップタイム分だけ遅延されたシステムクロックをリタイミングし、前記システムクロックをリタイミングして得られる信号がＨレベルであり且つホールドタイムおよびセットアップタイム分だけ遅延された前記システムクロックをリタイミングして得られる信号がＬレベルである場合に、タイミングエラーが発生したことを示すエラーフラグを出力するようにしたので、前記分周されたクロックを用いてシステムクロックをリタイミングして外部に出力すると共に前記分周されたクロックと前記システムクロックとの間のタイミングエラーを検出することが可能となる。
【００４６】
さらに、前記基準クロックを２分周して、互いに逆位相の関係にある第１および第２のクロックを出力し、前記タイミングエラーの検出結果に応じて前記第１および第２のクロックの何れかを選択して出力するようにしたので、クロックの位相を切り替えることが可能となる。
【００４７】
さらにまた、前記システムクロックをリタイミングして得られる信号を正論理として入力すると共に、ホールドタイムおよびセットアップタイム分だけ遅延された前記システムクロックをリタイミングして得られる信号を負論理として入力する論理積回路を有するものとしたので、前記システムクロックをリタイミングして得られる信号がＨレベルであって、且つホールドタイムおよびセットアップタイム分だけ遅延された前記システムクロックをリタイミングして得られる信号がＬレベルの場合にエラーフラグを出力することが可能となる。
【００４８】
さらにまた、前記システムクロックを波形整形して得られる信号として、ホールドタイム分だけ遅延された前記システムクロックをリタイミングして得られる信号を出力するようにしたので、この信号を基準としてホールドタイムおよびセットアップタイムのタイミングエラーを検出することが可能となる。
【００４９】
さらにまた、前記システムクロックは、前記基準クロックと信号源を共通にするシステムクロック発生器により発生されたものとしたので、システムクロックの周期と基準クロックの周期とが整数比となる。したがってシステムクロックをリタイミングするクロックの位相を逆位相に切り替えることにより適正なリタイミングを行うことが可能となる。
【図面の簡単な説明】
【図１】この発明による波形整形回路の実施例の構成を示す回路ブロック図である。
【図２】この発明による波形整形回路の各信号（F1がT0と逆相の場合）のタイムチャートである。
【図３】この発明による波形整形回路の各信号（F1nがT0と逆相の場合）のタイムチャートである。
【図４】この発明によるタイミングエラー検出回路の動作を説明するためのタイムチャートである。
【図５】従来の波形整形回路の構成を示す回路ブロック図である。
【図６】従来の形整形回路の各信号のタイムチャートである。
【符号の説明】
１０：システムクロック発生器
１００−１〜１００−ｎ：チャンネル
１１０：波形整形回路
１２０：分周回路
１３０：セレクタ
１４０：エラー検出回路
１５０：同期回路
１４１，１４２：固定遅延器
１４３〜１４５：フリップフロップ回路
Ｔ０，Ｔ１，Ｔ２：システムクロック
Ｆ０：基準クロック
Ｆ１，Ｆ１ｎ：クロック
Ｆ２：リタイミングクロック
Ｓ：クロック選択信号
Ｏ：信号（同期回路のシステムクロック）
Ｏerr：エラーフラグ

Claims

所定の基準クロックを用いて任意のシステムクロックをリタイミングし、前記システムクロックを波形整形する波形整形回路であって、
前記基準クロックを分周する分周回路と、
前記分周回路により分周されたクロックを用いて前記システムクロックをリタイミングして外部に出力すると共に、前記分周回路により分周されたクロックと前記システムクロックとの間のタイミングエラーを検出するエラー検出回路と、
前記分周回路と前記エラー検出回路との間に設けられ、前記エラー検出回路によりタイミングエラーが検出された場合に、前記分周回路から前記エラー検出回路に与えられるクロックの位相を切り替える位相切替回路と、
を備えたことを特徴とする波形整形回路。
前記エラー検出回路は、
前記システムクロックをホールドタイム分だけ遅延させる第１の遅延回路と、
前記第１の遅延回路により遅延されたシステムクロックをさらにセットアップタイム分だけ遅延させる第２の遅延回路と、
前記位相切替回路を介して前記分周回路から与えられるクロックに基づき、前記システムクロックをリタイミングする第１のフリップフロップ回路と、
前記位相切替回路を介して前記分周回路から与えられるクロックに基づき、前記第１の遅延回路により遅延された前記システムクロックをリタイミングして外部に出力する第２のフリップフロップ回路と、
前記位相切替回路を介して前記分周回路から与えられるクロックに基づき、前記第１および第２の遅延回路により遅延された前記システムクロックをリタイミングする第３のフリップフロップ回路と、
前記第１および第３のフリップフロップ回路の各出力信号を入力し、前記第１のフリップフロップ回路の出力信号がＨレベルであり、かつ前記第２のフリップフロップ回路の出力信号がＬレベルである場合に、タイミングエラーが発生したことを示すエラーフラグを出力する論理回路と、
を有することを特徴とする請求項１に記載された波形整形回路。
前記分周回路は、前記基準クロックを２分周して、互いに逆位相の関係にある第１および第２のクロックを前記位相切替回路に出力し、
前記位相切替回路は、前記エラー検出回路の検出結果に応じて前記第１および第２のクロックの何れかを選択して前記エラー検出回路に出力することを特徴とする請求項１に記載された波形整形回路。
前記論理回路は、前記第１のフリップフロップ回路の出力信号を正論理として入力すると共に前記第３のフリップフロップ回路の出力信号を負論理として入力する論理積回路を有することを特徴とする請求項２に記載された波形整形回路。
前記システムクロックを波形整形して得られる信号として、前記第２のフリップフロップ回路の出力信号を出力することを特徴とする請求項２に記載された波形整形回路。
前記システムクロックは、前記基準クロックと信号源を共通にするシステムクロック発生器により発生されたことを特徴とする請求項１ないし５に記載された波形整形回路。