JP2976198B2 - クロック同期回路 - Google Patents

クロック同期回路

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    • H03L7/087—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using at least two phase detectors or a frequency and phase detector in the loop

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、クロック同期回路
に関し、特に消費電力を低減できるようにしたクロック
同期回路に関する。
【０００２】
【従来の技術】以下、添付図面に基づき本発明のクロッ
ク位相比較器を説明する。図１は、一般的なクロック同
期回路の構成ブロック図であり、図２は、従来の技術の
位相比較器の動作波形図である。クロック同期回路は、
図１に示すように、入力される外部クロックと位相補正
され出力される内部クロックとを比較して外部クロック
が内部クロックより早いか遅いかを検出して位相誤差検
出信号を出力する位相比較器５と、位相比較器５の位相
誤差検出信号に基づいて充放電を選択的に行って位相誤
差補正のためのチャージを出力するチャージポンプ６
と、チャージポンプ６のチャージ信号に基づいて入力バ
ッファ１を介して入力されるクロック信号の位相誤差を
補正して出力バッファ３へ出力する位相補正部２と、各
ブロックを制御する制御部４とを含めて構成される。
【０００３】上記のように構成されるクロック同期回路
の位相比較器は、外部クロックとフィードバックされる
内部クロックとが入力され、この２つのクロックの位相
を比較して、基準になるフィードバッククロックよりも
外部クロックの位相が早いときにはハイ信号を出力し、
遅いときにはロー信号を出力する。
【０００４】図２は、従来の技術のクロック同期比較器
の動作波形を示す。フィードバッククロックの立ち上が
りエッジ（ＲＥ）で判断する。そのとき、入力される外
部クロックがローであるときは、クロック位相比較器の
出力がローになり、入力される外部クロックの位相が遅
いことを示す。逆に入力される外部クロックがハイであ
るときは、クロック位相比較器の出力がハイになって、
入力される外部クロックの位相が早いことを示す。
【０００５】
【発明が解決しようとする課題】このような従来の技術
のクロック同期回路において、位相比較器は、比較する
クロックが基準クロックに比べて早いか、遅いかの如何
だけを比較するため、位相を合わせるときに、位相を調
節するシステムは位相を遅くするモードと位相を早める
モードとを連続的に繰り返すようになる。そのため、不
必要に電力を消費することになる。これは、実際の位相
調節の状況で無い、スタンドバイ状態での消費電力の増
加の原因となる。本発明は、このような従来の技術のク
ロック同期回路のクロック位相比較器の問題点を解決す
るためになされたもので、消費電力を減少させることが
できるようにしたクロック同期回路を提供することを目
的とする。
【０００６】
【課題を解決するための手段】消費電力を効率よく低減
できるようにした本発明のクロック同期回路は、外部ク
ロックを所定の時間遅延させたクロック信号、フィード
バックされたクロック信号との位相誤差を検出する第１
位相比較部、外部クロック信号とフィードバッククロッ
ク信号を所定時間遅延させたクロック信号との位相誤差
を検出する第２位相比較部、第１、第２位相比較部の位
相誤差検出信号に基づいてチャージ量を変化させて出力
するチャージポンプ、チャージポンプから出力されるチ
ャージ量に基づいて外部クロックの位相を補正して出力
する位相補正部、及び、位相補正部により、外部クロッ
クの位相がフィードバッククロックの位相と同期される
て、システムの一部或いは全体がパワーセーブモードに
転換されるようにする制御部を備えることを特徴とす
る。
【０００７】
【発明の実施の形態】以下、図面に基づき本発明実施形
態のクロック同期回路を詳細に説明する。図３は、本実
施形態のクロック同期回路の構成ブロック図であり、図
４、図５は、本実施形態の位相比較器の動作波形図及び
動作テーブルである。本実施形態は、外部クロックを入
力バッファ３０へ送り、その出力を位相補正回路３１で
制御部３２からの信号によって補正して出力バッファ３
６を介して内部クロックとしてほぼ一定の周期のクロッ
クを出力する。本実施形態のクロック同期回路は、図３
に示すように、二つのシュミットトリガ部３７、３８と
二つのインバータ３９、４０と二つの位相比較器３３、
３４とを備えているいるのが特徴である。第１シュミッ
トトリガ部３７は、外部クロック(clkin )をシュミット
トリガ反転して出力し、第２シュミットトリガ部３８は
位相補正されフィードバックされたクロック信号(clkfb
k)をシュミットトリガ反転して出力する。第１インバー
タ３９は外部クロック(clkin )を反転して出力し、第２
インバータ４０はと、位相補正されフィードバックされ
たクロック信号(clkfbk)を反転して出力する。第１位相
比較部３３は第１シュミットトリガ部３７と第２インバ
ータ４０とから出力されるそれぞれのクロック信号を受
け、２つのクロック信号を比較して早いか遅いかを表す
位相誤差検出信号を出力する。第２位相比較部３４は、
第２シュミットトリガ部３８と第１インバータ３９とか
ら出力されるそれぞれのクロック信号を受け、２つのク
ロック信号を比較して位相誤差検出信号を出力する。本
実施形態におけるチャージポンプ３５は、これらの第
１、第２位相比較部３３、３４の位相誤差検出信号に基
づいて充放電を選択的に行って位相誤差補正のためのチ
ャージを出力する。位相補正部３１は、チャージポンプ
３５のチャージ信号に基づいて入力バッファ３０を介し
て入力されるクロック信号の位相誤差を補正して出力バ
ッファ３６へ出力し、制御部３２は各ブロックを制御す
る。
【０００８】上記の第１、第２シュミットトリガ部３
７、３８を経るクロックは、第１、第２インバータ３
９、４０を経るクロックに比べて、クロックジッタ許容
限界の１／２だけが遅延されて反転出力される。第１シ
ュミットトリガ部３７の遅延時間をｔ1 とし、第２シュ
ミットトリガ部３８の遅延時間をｔ2 とする。従って、
第１シュミットトリガ部３７の出力であるノード３クロ
ックはｔ1 だけ遅れ、第２シュミットトリガ部３８の出
力であるノード４クロックはｔ2 だけ遅れる。ここでｔ
1、ｔ2は等しいとする。もちろん、等しくなければなら
ないわけではなく違うようにしても差し支えない。そし
て、第１位相比較部３３は、外部クロック(clkin )の第
１シュミットトリガ部３７で反転したノード３クロック
を受け、フィードバッククロック(clkfbk)の反転した第
２インバータで反転したノード１クロックを受け、第２
位相比較部３４は、外部クロック(clkin )を第１インバ
ータ３９で反転したノード２クロックを受け、フィード
バッククロック(clkfbk)を第２シュミットトリガ部３８
で反転したノード４クロックを受ける。したがって、互
いに対称的な出力構造を有する。
【０００９】次に、上記のように構成される本実施形態
のクロック同期回路の動作について説明する。上記のよ
うに、第１、第２シュミットトリガ部３７、３７、第
１、第２インバータ３９、４０ではいずれもクロックを
反転してそれぞれのノードクロックであるが、比較部で
は反転した信号同士を比較することになるので、以下の
説明においては説明上単にクロックという。まず、図４
の（ａ）は、入力される外部クロックが、フィードバッ
ククロックよりも位相が遅い場合を示す。第２シュミッ
トトリガ部３８の遅延時間ｔ2 より遅れたとする。する
と、第２位相比較部３４は、入力される外部クロックの
ノード２クロックとｔ2 だけ遅れたフィードバッククロ
ックであるノード４クロックとの位相を互いに比較する
ようになる。第２位相比較部３４の出力値は、入力され
る外部クロック(clkin )がノード４のクロックよりも位
相が遅いのでローとなる。この場合、第１シュミットト
リガ部３７の出力であるノード３はより遅くなるので第
１位相比較部３３の出力値もやはりローとなる。
【００１０】そして、（ｂ）は、外部クロックとフィー
ドバッククロックとが、−ｔ1 〜＋ｔ2 の範囲で同期さ
れる場合を示す。このとき、その範囲内で外部クロック
が遅れた場合は、第２位相比較部３４は、外部クロック
(clkin )の位相が早いので、出力値はハイとなる。一
方、第１位相比較部３３は第１シュミットトリガ部３７
の出力が遅れるので、依然としてローのままである。外
部クロックが上記の範囲内で早くなった場合は、逆に第
１位相比較器３３がローになり、第２位相比較部３４は
ハイになる。いずれにしても外部クロックの変化が上記
範囲内にあれば双方の位相比較部の出力は互いに逆にな
る。
【００１１】さらに、（ｃ）の場合には、入力される外
部クロックが、フィードバッククロックよりも位相が早
い場合を示す。このときは、第１位相比較部３３、第２
位相比較器いずれもその出力がハイになるのは特に説明
するまでもないであろう。
【００１２】そして、上記の３つの場合のほか、２種の
位相が１８０゜の位相差を有している場合があるが、こ
の場合には第１位相比較部３３の出力値はハイとなり、
第２位相比較部３４の出力値はローとなるため、以前の
状態を保持するようになる。
【００１３】上記のような第１、第２位相比較部３３、
３４の出力信号は５に示すようにチャージポンプ３５に
入力され、チャージポンプ３５では充放電を選択的に行
って出力されるチャージ量を変化させるようになってい
る。すなわち、第１、第２位相比較部３３、３４の出力
信号が、ハイ、ハイである場合にはファストとされて位
相補正回路３１で外部クロックの位相を遅くする動作を
行い、ロー、ローである場合には外部クロックの位相を
位相補正回路３１で早める動作を行う。そして、ロー、
ハイ又はハイ、ローである場合には２つのクロックが同
期していることを示す。このように、本実施形態のクロ
ック同期回路は、位相比較を、相互反対の出力構造を有
する２つのルートで行って、ある範囲で位相が合ってい
る場合は同期と判断し、制御部３３でシステムの一部或
いは全体をディザーブルさせるパワーセーブモードに転
換するようになっている。特に説明しないが当業者であ
れば任意の回路によってパワーセーブさせることができ
るであろう。要するに、本実施形態においてはある範囲
で同期していることを検出している。その検出結果をど
のように利用するかは任意である。
【００１４】
【発明の効果】このような本発明のクロック同期回路
は、外部クロックを遅延させて内部クロックと位相差を
比較する比較部と、内部クロックを遅延させて外部クロ
ックと位相差を比較する比較部との二つの比較部を用い
てそれぞれの位相差を検出するようにしたので、外部ク
ロックが内部クロックに対して、進んでいる、遅れてい
るのほかに遅延させた範囲にあることを検出することが
できるので、その遅延させた範囲にある場合を同期と見
なして、単に位相を進めたり、送らせたりするだけでな
く、状態を維持させることができ、しかもそのときその
検出結果に基づいてその後の制御を行うことができるよ
うになった。
【図面の簡単な説明】
【図１】 一般的なクロック同期回路の構成ブロック
図、
【図２】 従来の技術の位相比較器の動作波形図、
【図３】 本発明のクロック同期回路の構成ブロック
図、
【図４】 本発明の位相比較器の動作波形図、
【図５】 本発明の位相比較器の動作テーブル。
【符号の説明】
３０ 入力バッファ ３１ 位相補正部 ３２ 制御部 ３３ 第１位相比較部 ３４ 第２位相比較部 ３５ チャージポンプ ３６ 出力バッファ ３７ 第１シュミットトリガ部 ３８ 第２シュミットトリガ部 ３９ 第１インバータ ４０ 第２インバータ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 1/04 - 1/14

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】 外部クロックを反転させて所定の時間
    遅延させたクロック信号を出力する第１シュミットトリ
    ガ部、フィードバックされた内部クロックを反転させた
    クロック信号を出力する第２インバータ、並びに前記第
    １シュミットトリガ部及び前記第２インバータから出力
    されたクロック信号の位相誤差を検出する第１位相比較
    部と、前記 外部クロックを反転させたクロック信号を出力する
    第１インバータ、前記内部クロックを反転させて所定の
    時間遅延させたクロック信号を出力する第２シュミット
    トリガ部、並びに前記第１インバータ及び前記第２シュ
    ミットトリガ部から出力されたクロック信号の位相誤差
    を検出する第２位相比較部と、 前記第１、第２位相比較部の位相誤差検出信号に基づい
    てチャージ量を変化させて出力するチャージポンプと、 前記チャージポンプから出力されるチャージ量に基づい
    て前記外部クロックの位相を補正して前記内部クロック
    を出力する位相補正部と、 前記位相補正部により、前記外部クロックの位相が前記
    内部クロックの位相と同期されると、システムの一部或
    いは全体がパワーセーブモードに転換されるようにする
    制御部と、 を備えることを特徴とするクロック同期回路。
  2. 【請求項２】 第１位相比較部から出力される位相誤
    差検出信号がローであり、第２位相比較部から出力され
    る位相誤差検出信号がハイであるとき、又はその逆であ
    るときには、入力される外部クロックの位相を変化させ
    ず、システムの一部或いは全体をディザーブル状態に転
    換することを特徴とする請求項１に記載のクロック同期
    回路。
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KR20040031343A (ko) 클럭간 동기 회로

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