JP2007104143A - 伝送装置 - Google Patents
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Abstract
【解決手段】
増設した装置内において、現用/予備用装置から供給されるそれぞれのクロックを比較する。 比較結果に基づきそれぞれのクロックを可変遅延させ、増設した装置においても現用と予備回線に対してクロック位相制御を行えるようにする。
【選択図】図4
Description
また、位相検出結果がウインド幅を超えている場合は瞬時に同位相とさせる補正処理を行うことができる。
(1) ポイントツーポイント構成:
これらは、光端局間をポイントツーポイントで接続し、非切戻し回線保護方式(1+1 Line protection)により、現用予備回線をオートマティックプロテクションスイッチにより回線を現用予備切り替えする。
(2)Linear ADM構成:
リンク上の中間(中継)局に位置し、装置内でAdd/Drop機能による経路設定を行い、前記同様の回線の冗長を図る。
(3)UPSR(Uni−directional Path Switched Ring)構成:
2ファイバーリング構成でEast側のパスWest側のパスに同一信号を送信し、受信側パススイッチにて品質の良い方の回線を選択(パスレベルでの冗長機能)する。
(4)2ファイバー・バイダイレクショナル・ライン・スイッチリング(Bi−directional Line Switched Ring:BLSR)構成:
2ファイバーリング構成で障害が発生した場合に、自動予備回線切替装置(Automatic Protection Switch:APS)がオーバヘッドバイトを用いてLine単位でループバック制御を行い、予備回線へ信号を移替ることで回線の救済を図る。
(5)4F−BLSR構成:
4ファイバリング構成で非切戻し回線保護方式(1+1 Line protection)での回線救済、現用/予備回線両方断時のAPS−OHbyteを用いた回線単位のループバック動作での回線救済を行う。
図6の(2)の位置では図7の(2)のクロックが出力されている。
(1)レジスタ137、137’の値を取り込む。
(2)第1の位相差規格とレジスタ137、137’の値を検証する。
(3)制御回路133を動作させ可変遅延素子132を制御する。
(4)制御回路133’を動作させ可変遅延素子132’を制御する。
(5)現用基準クロックにて運用開始する。
(6)第2の位相差規格とレジスタ137、137’の値を検証する。規格外の場合は(7)に進み、規格内の場合は(8)に進む。
(7)規格外の場合は現在基準クロックとして使用していないスタンバイ側のクロックを制御するように、増設部内回線設定部31、31’内のPLL回路66、66’および、または、現用クロック部95,予備用クロック部95’内のPLLを制御する。
(8)規格内の場合制御終了
上記の動作により、システムの立ち上げ時の動作とスタンバイの関係がない状態の場合に柔軟なクロック間の位相同期を行うことが出来る。
4、4’5、5’ 現用回線
6、6’、7、7’ 予備用回線
8、8’、9、9’ 回線
10、10’、11、11’、12、12’、13、13’、14、14’、15、15’ 受信装置
20、20’、21、21’、22、22’、23、23’、24、24’、25、25’ 送信装置
30 現用回線設定部
30’ 予備用回線設定部
31、31’ 増設部内回線設定部
41、42、43 回線分岐装置
51、52、53 回線切替装置
60 回線設定用スイッチ
61、61’ 切替スイッチ
62、62’ 位相比較器
63、63’ ループフィルター
64、64’ 電圧制御型発信器
65、65’、66、66’ PLL回路
67、67’ 遅延素子
68、68’ 選択回路
71、71’、72、72’、73、73’、74、74’、75、75’、76、76’ インターフェース部
77 現用/予備設定回路
78 動作/非動作設定回路
80、80’、81,82、82’、83、 バスインターフェース部
84、84’、85、85’ 可変遅延素子
86、86’ 位相制御回路
87、87’ 位相比較器
88、88’ クロック選択回路
90、91 増設部
94 切替部
95 現用クロック部
95’ 予備用クロック部
96 現用タイミングクロック発生部
96’ 予備用タイミングクロック発生部
97 増設部内現用タイミングクロック発生部
97’ 増設部内予備用タイミングクロック発生部
98 回線設定部内現用クロック部
98’ 回線設定部内予備用クロック部
100 本体部
101a,101b 1/2分周回路
102a,102b 固定遅延回路
103 排他的論理和回路
104 積分回路
105a,105b バイアス電圧比較器
106 位相補正判定回路
107 保護回路
108 アップダウンカウンタ
109 デコード回路
110a、110b 出力バッファー回路
120a、120b PLL回路
121a、121b 位相調整部
122 位相検出回路
123 位相制御回路
124a、124b デコーダ回路
125a、125b カウンタ回路
126 制御信号切替回路
127 保持回路
128a、128b タイミング制御用パルス生成回路
129a、129b 微分回路
130 制御方向切替回路
131 位相補正判定回路
132、132’ 可変遅延素子
133、133’ 制御回路
134、134’ 選択回路
135、135’ 位相比較回路
136、136’ 選択回路
137、137’ レジスタ
138、138’ デコーダ回路
139 制御装置
Claims (5)
- 第1のクロックを発生する第1クロック源と、第2のクロックを発生する第2クロック源とを有する第1装置と、
該第1クロックを該第2クロックに引き込むための第1クロック引き込み手段と、該第2クロックを該第1クロックに引き込むための第2クロック引き込み手段と、該第1クロック引き込み手段と該第2クロック引き込み手段のクロック出力の位相を比較する位相比較手段と、該位相比較手段の結果に基づき該第1クロック引き込み手段と該第2クロック引き込み手段の位相制御量を制御する位相制御手段を有する第2装置とを設けることを特徴とする伝送装置。 - 該第1クロック引き込み手段は可変遅延する第1可変遅延素子で、該第2クロック引き込み手段は可変遅延する第2可変遅延素子で、該位相制御手段により位相遅延量が制御されることを特徴とする請求項1記載の伝送装置。
- 該第1クロック引き込み手段は該第1のクロックをn逓倍に周波数を上げる第1PLL回路と、該第1PLL回路の出力をカウントする第1カウンタと、該第1カウンタの出力値をデコードして基のクロック周期に直す第1デコーダからなり、
該第2クロック引き込み手段は該第2のクロックをn逓倍に周波数を上げる第2PLL回路と、該第2PLL回路の出力をカウントする第2カウンタと、該第2カウンタの出力値をデコードして基のクロック周期に直す第2デコーダからなり、
該位相検出手段は該第1カウンタの値で作成したウインド信号と該第2カウンタ回路の出力を該第1PLL回路出力で打ち抜いた信号との比較結果、または、該第2カウンタの値で作成したウインド信号と該第1カウンタ回路の出力を該第2PLL回路出力で打ち抜いた信号との比較結果を出力し、
該位相制御手段は該位相検出手段の比較結果に基づき該第1カウンタまたは該第2カウンタのカウント値を制御することを特徴とする請求項1記載の伝送装置。 - 該第1クロック引き込み手段と該第2クロック引き込み手段は、該位相比較手段とは異なるユニットに構成され、該位相比較手段の比較結果を該第1クロック引き込み手段と該第2クロック引き込み手段に転送して位相補正することを特徴とする請求項1記載の伝送装置。
- 該伝送装置立ち上げ時は位相差幅に対応して該第1クロックまたは該第2クロックのどちらかの位相を制御し、
該伝送装置が運用時はシステムに使用されていないスタンバイ側のクロック引き込み手段を制御することを特長とする請求項1記載の伝送装置。
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