CN104731003B - 用于简化输入信号的装置 - Google Patents

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Abstract

本公开涉及用于简化输入信号的装置，所述装置配置为通过将1相位/2输入/1倍模态、1相位/2输入/2倍模态、CW/CCW模态、2相位/1倍模态、2相位/2倍模态、2相位/4倍这六个输入模态转换为根据连接到PLC高速计数器的译码器的种类的相同的形状，发送到微处理器，以及将六种输入模态添加到高速计数器输入电路的逻辑门电路来简化微处理器的处理并提高速度。

Description

用于简化输入信号的装置
技术领域
本公开的示例性实施例一般涉及用于简化输入信号的装置。
背景技术
在本背景技术中公开的信息仅用于增强对本公开的一般背景的理解，而不应视为承认或以任何形式表明，该信息构成对本领域的技术人员已知的现有技术。
通常，可编程逻辑控制器(PLC)的高速计数器模块是这样的模块：其配置为起到对无法通过一般的计数器命令计数的脉冲发生器或译码器的快速脉冲信号进行计数的作用。
图1是示出根据现有技术的PLC高速计数器的结构的框图。
参照图1，输入电路20将通过译码器10所产生的高速脉冲信号转换为用于传送到微处理单元(MPU)30的外部中断端口的CMOS级信号。当连接到输入电路20的外部中断端口的信号上升或下降，也就是在上升沿和下降沿时，MPU 30响应于译码器10的脉冲输入模态而对电流值进行加、减或不作任何操作地忽略。
图2是示出根据现有技术的PLC高速计数器的输入电路20的框图。
参照图2，来自外部连接器的译码器10的A相和B相的信号转被换为CMOS信号，其依次传送至MPU 30的A相和B相外部中断端口。
图3a至3f是示出六个不同输入模态及其根据译码器10的类型的操作的示意图。下文中，为了方便，第一模态指代1相位/2输入/1倍的模态，第二模态指代1相位/2输入/2倍的模态，第三模态指代CW(顺时针)/CCW(逆时针)模态，第四模态指代2相位/1倍的模态，第五模态指代2相位/2倍的模态，并且第六模态指代2相位/4倍的模态。后面将说明第一模态至第六模态的详细操作。
图4是示出当在PLC高速计数器中的MPU 30的外部中断端口中产生中断时的根据现有技术的中断处理的流程的流程图。图4a示出了在A相产生中断的情况，而图4b示出了在B相产生中断的情况。
参照图4a和图4b，当在A相产生中断时，MPU 30以通过每次在第一至第六模态中产生中断的哪一模态重复来判定的方法来操作。此外，当在B相产生中断时，MPU 30以通过每次在第三模态和第六模态之间产生中断的哪一模态重复来判定的方法来操作。因此，当产生中断时，MPU 30通过每次重复输入模态对应的何种模态来判定。
同时，无论何时检测到连接到外部中断端口的输入信号的上升沿或下降沿时，MPU30都暂时停止PLC扫描程序，并且在中断产生后执行高速计数器处理程序。因此，根据现有技术，当检测到输入模态的边沿时，响应于与输入模态一致的图4a和图4b中所示的处理性能而延长中断处理时间，并且当输入脉冲串(列)的速度增大时，由于中断处理的延迟，导致MPU的资源过度地且不利地被占用。其结果的另一缺陷是PCL扫描程序的处理速度减慢。
发明内容
本发明公开已作为解决前述的现有技术的缺陷/问题而做出并且因此本发明的一些实施例的目标是提供用于简化输入信号的装置。
在本公开的一个总方案中，提供了一种用于简化输入信号的装置，其配置为通过将输入转换为单信号来向MPU(微处理单元)输入PLC高速计数器模块中的输入电路的输出，所述装置包括：
第一检波器，其配置为通过检测参考信号的上升沿或下降沿来输出响应于上升沿和下降沿的单脉冲，所述参考信号为响应于高速计数器模块的工作模态的加计算或减计算的参考；
第二检波器，其配置为从所述第一检波器的输出来检测配置为响应于高速计数器模块的工作模态而执行实际的加计算或减计算的上升沿或下降沿的脉冲；以及
开关单元，其配置为利用加计算或减计算来输出所述第二检波器的输出。
优选地，但非必要地，所述第一检波器可以包括：第一振荡单元，其配置为通过检测第一输入的上升沿来输出信号脉冲；第二振荡单元，其配置为通过检测第一输入的下降沿来输出信号脉冲；第三振荡单元，其配置为通过检测第二输入的上升沿来输出信号脉冲；第四振荡单元，其配置为通过检测第二输入的下降沿来输出信号脉冲；以及边沿检测器(edge detector)，其配置为响应于工作模态而仅检测来自第一振荡单元至第四振荡单元的参考信号的输出。
优选地，但非必要地，所述工作模态可以包括1相位/2输入/1倍方法的第一模态、1相位/2输入/2倍方法的第二模态、CW/CCW方法的第三模态、2相位/1倍方法的第四模态、2相位/2倍方法的第五模态、2相位/4倍方法的第六模态中的任意一个模态。
优选地，但非必要地，所述开关单元可以包括：2比特开关，其配置为通过接收2比特输入而响应于控制信号来执行一对一连接或交叉连接；以及开关控制器，其配置为通过输出响应于所述工作模态的加计算或减计算来控制所述2比特开关。
优选地，但非必要地，控制信号可以通过使用MPU的通用输出端口来发送到第一检波器、第二检波器和开关单元。
优选地，但非必要地，所述边沿检测器可以响应于工作模态而将不是参考信号的输入移除。
优选地，但非必要地，所述边沿检测器可以响应于工作模态而将对应于参考信号的输出进行组合。
根据本公开的用于简化输入信号的装置具有的有益效果在于，通过简化高速计数器输入信号能够简化MPU的中断处理。其他的有益效果在于，通过简化MPU的中断处理能够提升加计算或减计算的处理速度。
另外的有益效果在于，通过选择性地仅发送响应于单稳态多振荡器和简单逻辑电路的每个输入模态下传送的脉冲串，能够提高MPU的效率并且能够大幅简化中断处理程序。
附图说明
附图仅通过示例而非限制的方式图示了根据本构思的一个或多个示例性实施例。在图中，相同的附图标记指代相同或相似的元件。
因此，将参照所附示例性图示，通过下面的一些示例性实施例的详细说明书，将更容易理解各种潜在的实际且有用的实施例，其中：
图1是示出根据现有技术的PLC高速计数器的结构的框图；
图2是示出根据现有技术的PLC高速计数器的输入电路20的一般构造框图；
图3a至3f是示出六个不同输入模态及其与译码器的类型一致的操作的示意图；
图4a和图4b是示出当在PLC高速计数器中的MPU 30的外部中断端口中产生中断时的常规的中断处理的流程的流程图；
图5是示出根据本公开的示例性实施例的包括有用于简化输入信号的装置的PLC高速计数器的结构的示意图；
图6是示出根据本公开的示例性实施例的用于简化输入信号的装置100的结构框图；
图7a和图7b是示出根据本公开的用于简化输入信号的装置100的第一至第五振荡单元111、112、113、114、115的每个的内部结构的示意图；
图8a和图8b是示出根据本公开的用于简化输入信号的装置100中的开关单元130的2比特开关132的内部结构的示意图和真值表；
图9是示出根据本公开的示例性实施例的用于简化输入信号的装置100的内部电路的示意图；
图10是示出根据本公开的示例性实施例的用于简化输入信号的装置100中的用于逻辑电路控制的MPU 30的每个输入模态的通用输出端口值的示意图；
图11至图16是示出在第一至第六模态下第一检波器110、第二检波器120、开关控制器131、2比特开关132的输出的波形的示意图。
具体实施方式
下文将参照图示一些示例性实施例的附图来更具体地描述多种示例性实施例。本发明的构思可以体现为多种不同的形式，但并不被示出的示例性实施例所限制。更确切地，所描述的方案旨在涵盖所有落在本公开的范围和新颖构思内的替代例、改进例和变型例。
在下文中，将参照附图详细描述根据本发明的示例性实施例。
根据本公开的示例性实施例的输入信号简化装置应用于PLC高速计数器以通过简化6种模态的信号来提升处理速度。因此，将首先详细描述图1的MPU 30中6种模态的操作。
如前述的图3a至图3f是示出与译码器的类型一致的六个不同输入模态及其操作的示意图。
图3a示出了1相位/2输入/1倍方法的第一模态，其中当B相输入脉冲为断(OFF)且A相中产生上升沿时计数器加，并且当B相输入为通(ON)且A相中产生下降沿时计数器减。
图3b示出了1相位/2输入/2倍方法的第二模态，其中当B相输入脉冲为OFF且A相中产生上升沿时计数器加，计数器加，且当产生下降沿时计数器减。此外，当B相输入为ON，且A相中产生上升沿时计数器减，且当产生下降沿时计数器加。
图3c示出了CW/CCW方法的第三模态，其中仅当B相输入脉冲为OFF且A相中产生上升沿时计数器加，并且仅当A相输入脉冲为OFF，且B相中产生上升沿时计数器减。
图3d示出了2相位/1倍方法的第四模态，其中当A相中产生上升沿且通过计算A相和B相之间的相位差而得出A相的相位在前时计数器加，并且当产生下降沿且B相的相位在前时计数器减。
图3e是出了2相位/2倍方法的第五模态，其中当A相中产生上升沿且通过计算A相和B相之间的相位差而得出A相的相位在前时计数器加，且当产生下降沿时计数器减。此外，当A相中产生上升沿且B相的相位在前时计数器减，并且当产生下降沿时计数器减。
图3f示出了2相位/4倍方法的第六模态，其中无论何时A相中或B相中产生上升沿或下降沿，并且通过计算A相和B相之间的相位差而得出A相的相位在前时计数器加，并且无论何时A相中或B相中产生上升或下降沿，且B相的相位在前时计数器减。
前述的第一至第六模态的每个模态在执行加计算或减计算的条件方面都不同。然而，对于每个模态，能够在用来判定是否执行加或减的参考信号和用来判定执行加计算或减计算的条件的状态信号之间作出分类。
在第一模态、第二模态、第四模态和第五模态的情况下，仅当在A相中产生上升沿或下降沿时才执行加计算或减计算，那么A相中的信号为参考信号。此外，用来执行加计算或减计算的条件根据第一模态和第二模态的B相信号的ON/OFF而改变，则B相信号为状态信号。
在第三模态和第六模态的情况下，即使在B相的上升沿或下降沿的情况下也执行加计算或减计算，则A相和B相中的两个信号都是参考信号。在第三模态至第六模态的情况下，用来执行加计算或减计算的状态条件通过A相信号和B相信号来判定，则状态信号为A相信号和B相信号。
图5是示出根据本公开的示例性实施例的包括有用于简化输入信号的装置100的PLC高速计数器的结构的示意图。
参照图5，根据本公开的装置100(下文中简称为装置)介于在图2的输入电路20和MPU 30之间以从输入电路20接收A相信号和B相信号，其中上述的6种模态转换为单模态，并且当需要相加时可以在A相中产生单脉冲，并且当需要相减时可以在B相中产生单脉冲，从而能够简化MPU 30的输入信号。下文中，通过将译码器的高速脉冲信号转换为CMOS级信号而输出的输入电路20的相位信号定义为第一输入，并且B向信号定义为第二输入。
图6是示出根据本公开的示例性实施例的装置100的结构框图。
参照图6，装置可以包括第一检波器110、第二检波器120和开关单元130。
第一检波器110可以检测第一输入和第二输入的上升沿和下降沿。对于每个检测到的边沿，可以产生并输出单脉冲信号，其中第一检波器110的输出可以用作第二检波器120的输入信号。第二检波器120可以检测在通过第一检波器110检测到的上升沿和下降沿中的配置为实际执行加计算或减计算的边沿。第一检波器的第一输入、第二输入和输出可以输入至第二检波器120。当为加时，开关单元130可以输出配置为执行由第二检波器120判定的加计算或减计算的边沿作为第一输出，当为减时，开关单元130可以输出配置为执行由第二检波器120判定的加计算或减计算的边沿作为第二输出。
图7a和图7b是示出根据如图9所示的本公开的用于简化输入信号的装置100的第一至第五振荡单元111、112、113、114、115的每个的内部结构的示意图。
参照图7a和图7b，在A相的输入为低并且当B相中产生上升沿时，可以输出一次(一个冲击脉冲)输出Q，并且在B相的输入为高且当A相的输入中产生下降沿时，可以输出一次(一个冲击脉冲)输出Q。因此，能够通过使用本公开的振荡单元来检测每个脉冲的上升沿或下降沿。此外，第一至第五振荡单元的示例性实施例可以为单稳态(单冲击)多振荡器。
图8a和图8b是示出根据本公开的用于简化输入信号的装置100中的开关单元130的2比特开关132的内部结构的示意图和真值表。
根据本公开的2比特开关132以这样的形式操作：当OE信号为低时，输入/输出端口根据EX信号而以一对一或交叉的方式连接。更确切地，当EX信号为低时2比特开关132以一对一对的方式连接，而当EX信号为高时2比特开关132以交叉的方式连接。
图9是示出根据本公开的示例性实施例的用于简化输入信号的装置100的内部电路的示意图。
参照图9，将以下面的方式详细描述每个元件。
第一检波器110可以通过接收第一输入和第二输入来输出一个单信号。第一检波器110可以响应于PLC高速计数器的输入信号的第一至第六模态而检测作为相减或相加参考的参考信号的所有的上升沿和下降沿。对于作为相减或相加参考的参考信号的每个上升沿和每个下降沿，第一检波器可以输出单脉冲。
更确切地，在第一模态、第二模态、第四模态和第五模态的情况下，响应于第一输入(A相)的上升沿或下降沿而进行加计数或减计数。换句话说，因为第一输入(A相)的信号为参考信号，所以第一检波器110的输出可以为在第一输入(A相)的每个上升沿或下降沿输出的单脉冲信号。
尽管第一检波器110的具体电路可以根据所使用的逻辑电路元件而可变地实现，但本公开的第一检波器110的具体电路已使用四个振荡单元和逻辑元件门来实现，将以下面的方式详细描述其操作。
第一振荡单元111可以检测第一输入(A相)信号的上升沿并在每个边沿输出单脉冲，并且第二振荡单元112可以检测第一输入(A相)信号的下降沿并在每个检测的边沿输出单脉冲。第三振荡单元113可以检测第二输入(B相)信号的上升沿并在每个边沿输出单脉冲，并且第四振荡单元114可以检测第二输入(B相)信号的下降沿并在每个检测到的边沿输出单脉冲。
在通过第一至第四振荡单元111、112、113、114检测到的上升沿或下降沿信号中任何不是用于在此描述的第一至第六模态的每个的加或减的参考的信号不可以使用与(AND)门输出。在作为用于加或减的参考的信号的每个上升沿或下降沿产生的单脉冲信号可以通过AND门输出，并且通过AND门输出的单脉冲信号可以通过或(OR)门组合为一个单信号而成为第一检波器110的输出。
利用第一检波器(110)的第一输入和第二输入及输出作为输入，第二检波器120可以输出已经提取了用于实际执行加计算或减计算的上升沿或下降沿的脉冲串。更确切地，第二检波器120能够响应于PLC高速计数器的每个工作模态而在从第一检波器110输入的作为加或减的参考的参考信号的所有上升沿或下降沿中提取实际执行加计算或减计算的情况。第二检波器120能够通过来自第一输入和第二输入的表明用于实际实现加或减的条件的状态信号信息而仅提取实际执行加或减的脉冲。
现在，将描述根据本公开的示例性实施例的用于简化输入信号的装置(装置)中的开关单元130的结构。
装置的开关单元130可以包括开关控制器131和2比特开关132。
开关控制器131能够响应于每个模态仅从第一输入和第二输入提取状态信号。开关控制器131可以由D触发器、两个AND元件和一个OR元件形成，但可以通过其他除此之外的各种元件来实现。
当利用开关控制器131的信号和第二检波器120的输出来执行加计算时，2比特开关132可以将脉冲信号输出到第一输出，而当执行减计算时，2比特开关132可以将脉冲信号输出到第二输出。也即，通过利用开关控制器(131)处的表明加状态或减状态的状态信号作为控制信号而将脉冲信号划分为加计算脉冲和减脉冲信号，2比特开关132可以响应于由第二检波器120输出的加计算或减计算而输出脉冲信号。MPU 30的通用输出端口可以用于根据本公开的示例性实施例的简化输入信号的装置的逻辑电路的控制。
图10是示出根据本公开的示例性实施例的用于简化输入信号的装置100中的用于逻辑电路控制的MPU 30的每个输入模态的通用输出端口值的示意图。
图10的通用输出端口值工作于图8的设计电路并且可以通过电路改变而变成合适的逻辑值。也就是，当改变了作为本公开的基本元件的第一检波器、第二检波器和开关单元的内部电路时，图10的通用输出端口值优选地适当改变。
图11至图16是示出在第一至第六模态下第一检波器110、第二检波器120、开关控制器131和2比特开关132的输出的波形的示意图。
参照图11，在第一模态的情况下，也就是在1相位/2输入/1倍模态的情况下，能够注意到，第一检波器110的输出在作为第一模态的参考信号的A相中的每个上升沿或下降沿产生单脉冲。此外，能够注意到，当B相信号为OFF并且A相或B相信号的上升沿为ON时，仅在A相中的下降沿的情况下才检测到第二检测器120的输出。
还能注意到的是，开关控制器131的输出响应于作为第一模态的状态信号的B相状态而均等地输出B相信号。
此外，能够注意到的是，通过使用第二检波器120的输出和开关控制器131的输出作为输入而输出的2比特开关132的输出被分类为第一输出和第二输出，并且第二检波器120的输出信号通过根据响应于开关控制器131的输出的加计算和减计算来划分而被输出。
参照图12，能够注意到的是，在第二模态的情况下，也就是在1相位/2输入/2倍模态的情况下，第二检波器120的输出在为第二模态的参考信号的A相中的每个上升沿或下降沿产生单脉冲。此外，第二检波器120的输出为在第一检波器110的输出中执行实际的加计算或减计算的上升沿或下降沿的脉冲串。
然而，在1相位/2输入/2倍模态的情况下，因为在A相中的每个上升沿或下降沿执行了响应于B相信号的加计算和减计算之中的一种计算，所以第一检波器110的输出和第二检波器120的输出相同。
能够注意到的是，开关控制器131的输出与作为第二模态的状态信号的B相信号相同，并且作为最终输出的2比特开关132的输出被划分为第一输出和第二输出，并且第二检波器120的输出信号通过被划分为响应于开关控制器131的输出的加计算或减计算而输出。
参照图13，能够注意到的是，在第三模态的情况下，也就是，在CW/CCW模态的情况下，第一检波器110的输出作为第三模态的参考信号的A相信号和B相信号，并且仅在其中的上升沿执行加计算或减计算，使得在A相的每个上升沿和B向的每个下降沿产生单信号。
此外，还能够注意到的是，第二检波器120的输出是这样的：当作为第三模态的状态信号的A相信号和B相信号为OFF时，仅检测到A相中的上升沿的脉冲，并且当A相信号为OFF时仅检测到B相中的上升沿的脉冲。无论何时作为第三模态的状态信号的A相信号和B相信号改变，开关控制器131的输出作为反转信号被输出。
能够注意到的是，作为最终输出的2比特开关132的输出被划分为第一输出和第二输出，并且第二检波器120的输出信号为通过被划分为响应于开关控制器131的输出的加和减计算来输出。
参照图14，能够注意到的是，在第四模态的情况下，也就是，在2相位/1倍模态的情况下，第一检波器110的输出在作为第四模态的参考信号的A相信号的每个上升沿或下降沿产生脉冲。
此外，能够注意到的是，第二检波器120的输出是这样的：除了响应于作为状态信号的A相和B相之间的相位差而得出A相在B相之前且在A相产生上升沿时以及当B相在A相之前且A相产生下降沿时，排除其余的脉冲。
开关控制器131的输出为这样的：当A相在B相之前而输出低信号，和当B相在A相之前而输出高信号时输出能够辨别加状态和减状态的控制信号。
能够注意到的是，2比特开关132的输出被划分为第一输出和第二输出，并且第二检波器120的输出信号通过被划分为响应于开关控制器131的输出的加计算和减计算而输出。
参照图15，能够注意到的是，在第五模态的情况下，也就是，在2相位/2倍模态的情况下，第一检波器110的输出在作为第五模态的参考信号的A相信号的每个上升沿和下降沿都产生脉冲。
此外，第二检波器120的输出为这样的：除了当响应于为状态信号的A相和B相之间的相位差而得出A相在B相之前且在A相产生上升沿时以及当B相在A相之前且A相产生下降沿时，排除其余的脉冲。
开关控制器131的输出为这样的：当A相在B相之前而输出低信号时，和当B相在A相之前而输出高信号时，输出能够辨别加状态和减状态的控制信号。
能够注意到的是，2比特开关132的输出被划分为第一输出和第二输出，并且第二检波器120的输出信号通过被划分为响应于开关控制器131的输出的加计算和减计算而输出。
参照图16，在第六模态的情况下，也就是，在2相位/4倍模态的情况下，第一检波器110的输出在作为第六模态的参考信号的A相和B相的每个上升沿和下降沿产生脉冲。此外，能够注意到的是，第二检波器120的输出仅剩余了第一检波器110的输出中的执行了实际的加计算或减计算的瞬间的脉冲。
然而，在第六模态的情况下，因为在A相的每个上升沿或下降沿执行了加计算或减计算，所以第一检波器110的输出和第二检波器120的输出相同。
能够注意到的是，开关控制器131的输出通过划分A相的相位在B相的相位之前的情况和B相的相位在A相的相位之前的情况来分别输出低信号和高信号。
能够注意到的是，2比特开关132的输出被划分为第一输出和第二输出，并且第二检波器120的输出信号通过被划分为响应于开关控制器131的输出的加计算和减计算而输出。
如前述所讨论的，根据本公开的示例性实施例的用于简化输入信号的装置能够将六个模态的输入信号改变为由单脉冲和减信号形成的加信号。
尽管已经参照数个其示范实施例描述了一些实施例，但应该理解的是，本领域技术人员能够设想出将落在本公开原理的精神和范围内的许多其他修改和实施例。
更具体地，在本公开、附图及所附权利要求的范围内可以对主题组合布置的组成部件和/或布置做出各种变化和修改。除了对组成部件和/或布置做出的各种变化和修改以外，对于本领域的技术人员来说，替代使用也将是显而易见的。

Claims (7)

1.一种用于简化输入信号的装置，其配置为通过将输入转换为单信号来向MPU(微处理单元)输入PLC高速计数器模块的输入电路的输出，所述装置包括：
第一检波器，其配置为通过检测参考信号的上升沿或下降沿来输出响应于上升沿和下降沿的单脉冲，所述参考信号为响应于高速计数器模块的工作模态的加计算或减计算的参考；
第二检波器，其配置为从所述第一检波器的输出来检测配置为响应于高速计数器模块的工作模态而执行实际的加计算或减计算的上升沿或下降沿的脉冲；以及
开关单元，其配置为使用加计算或减计算来输出所述第二检波器的输出；
其中，所述第二检波器通过来自第一输入和第二输入的表明用于实际实现所述加或所述减的条件的状态信号信息而仅提取实际执行所述加或所述减的脉冲。
2.根据权利要求1所述的装置，其中，所述第一检波器包括：第一振荡单元，其配置为通过检测第一输入的上升沿来输出信号脉冲；第二振荡单元，其配置为通过检测第一输入的下降沿来输出信号脉冲；第三振荡单元，其配置为通过检测第二输入的上升沿来输出信号脉冲；第四振荡单元，其配置为通过检测第二输入的下降沿来输出信号脉冲；以及边沿检测器，其配置为响应于工作模态而仅检测来自第一振荡单元至第四振荡单元的参考信号的输出。
3.根据权利要求1所述的装置，其中，所述工作模态包括1相位/2输入/1倍方法的第一模态、1相位/2输入/2倍方法的第二模态、CW/CCW方法的第三模态、2相位/1倍方法的第四模态、2相位/2倍方法的第五模态、2相位/4倍方法的第六模态中的任意一个模态。
4.根据权利要求1所述的装置，其中，所述开关单元包括：2比特开关，其配置为通过接收2比特输入而响应于控制信号来执行一对一连接或交叉连接；以及开关控制器，其配置为通过响应于工作模态的加计算或减计算输出来控制所述2比特开关。
5.根据权利要求1所述的装置，其中，通过使用MPU的通用输出端口来向第一检波器、第二检波器和开关单元发送控制信号。
6.根据权利要求2所述的装置，其中，所述边沿检测器响应于工作模态而将不是参考信号的输入移除。
7.根据权利要求2所述的装置，其中，所述边沿检测器响应于工作模态而将对应于参考信号的输出进行组合。
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