CN1902502A - 延迟故障测试电路以及相关方法 - Google Patents

Abstract

本发明提供一种延迟故障测试电路，该延迟故障测试电路用于响应于与将要测试的被设置为以不同速度运行的逻辑电路相关联的两个相应不同频率时钟信号来产生两时钟脉冲序列，并且被如此设置使得时钟脉冲中第二个的上升沿被对准，并且该电路进一步包括：计数装置，用于产生参考计数值，用于在所述计数值达到第一阈值时开始该两个时钟脉冲中第一个时钟脉冲的装置，用于在所述计数值达到第二阈值时结束该两个时钟脉冲中第一个时钟脉冲的装置，用于在所述计数值达到第三阈值时开始该两个时钟脉冲中第二个时钟脉冲的装置，用于在所述计数值达到第四阈值时结束该两个时钟脉冲中第二个时钟脉冲的装置，其中第三阈值对于两个输入时钟信号是公共的，而第一、第二和第四阈值基于时钟信号各自的频率。

Description

延迟故障测试电路以及相关方法

本发明涉及用于测试集成电路中电阻和/或电容故障的延迟故障测试电路以及相关方法。

通过美国专利申请US2003/0101396A1知道了这样的配置，并且该申请公开了延迟故障测试电路，该延迟故障测试电路被安排用于在输入时钟信号上产生两脉冲序列，以便允许测试以不同应用速度运行的集成电路内部逻辑块之间的数据传输。

该电路被设计的使得然后以应用频率出现的在两脉冲序列中每一个内的第二脉冲的上升沿或正沿被对准。

然而不利地是，在上述参考文件内产生两个脉冲的方式显示出对性能的限制。一旦请求需要这样的脉冲，则产生两个应用频率时钟脉冲占用相当多的时间。通常这个时间延迟也取决于测试中的电路内所需时钟的频率。在该文件中公开的方案依赖于当到时钟发生器的输入实际上发生输入时钟脉冲中每一个的第二边沿被对准的事件时，则有必要再次等待这种事件的发生，以便能够并且将这种该事件传送到输出端。

如果这种事件没有再次发生，则该方案无论如何是失败的。另外，作为进一步的限制，这篇美国专利申请的主题不能用于其周期是在测试中的电路内出现的最快时钟周期的奇数倍的时钟。这意味着，在故障测试期间，其周期是最快周期奇数倍的那些时钟必须用等于最接近的偶数倍的周期来重新生成。例如，如果最快的时钟频率是“f”，周期T＝1/f，并且时钟中的一个具有频率f/3(周期是3T)，则在延迟测试期间，必须生成f/4(周期是4T)频率的时钟，而不是f/3频率的时钟，这意味着它不遵循必要的具体要求。那么，不利地是，延迟故障测试按照较慢的周期为4T的时钟进行，而不是按照所期望的周期3T的时钟进行。

最后，已知的设计对于某些具有50％占空因数的时钟频率将不工作，因此需要修改该占空因数。这代表该已知方案另一个特别不利的限制。

本发明寻求提供一种优于已知的这种电路和方法的延迟故障测试电路以及相关方法。

根据本发明的一方面，提供一种延迟故障测试电路，该延迟故障测试电路用于响应于与以不同速度运行的逻辑电路相关联的不同频率的两个相应时钟信号来产生两时钟脉冲序列，并且该电路被如此设置得使时钟脉冲中第二个的上升沿被对准，该电路包括：

计数装置，用于产生参考计数值；

用于在所述计数值达到第一阈值时开始该两个时钟脉冲中第一个时钟脉冲的装置；

用于在所述计数值达到第二阈值时结束该两个时钟脉冲中第一个时钟脉冲的装置；

用于在所述计数值达到第三阈值时开始该两个时钟脉冲中第二个时钟脉冲的装置；

用于在所述计数值达到第四阈值时结束该两个时钟脉冲中第二个时钟脉冲的装置；其中

第三阈值对于两个输入时钟信号是公共的，而第一、第二和第四阈值基于时钟信号各自的频率。

优选地，所述第一、第二和第四阈值包括最快的时钟频率和与正在测试的逻辑电路相关联的时钟频率的比值的函数。另外，第一、第二和第四阈值还是上述比值的最大值的函数。

在这种情况下，可以从所述最大比值和与正在测试的逻辑电路相关的时钟信号的比值之间的差值来导出第一阈值。

另外，如果与正在测试的逻辑电路相关联的时钟信号的比值包括偶数，则可以基于所述最大比值和该比值的一半之间的差值来确定第二阈值。

替换地，如果与正在测试的逻辑电路相关联的时钟信号的特定比值包括奇数，则可以基于所述最大比值和该特定比值的一半加一之间的差值来确定第二阈值。

有利的是，基于所述最大比值和与正在测试的逻辑电路相关的时钟信号的特定分割比值的一半的和来确定第四计数阈值。

优选地，包括比值发生器，在比值发生器中，上述比值通过计数器来实现。

有利的是，该电路能够使用两个计数器，以便计算上述比值中的每一个。

这样，该两个计数器中的第一个计数器可被配置为被馈送fastclk信号，并接收由两个所述计数器中另一计数器产生的启动信号。

此外，第二计数器被配置为被馈送时钟信号，对于该时钟信号来计算分割比。

所述第二计数器的最低有效位优选地包括被递送到所述第一计数器的启动信号，并且其中，该第二计数器的最高有效位包括指示所需比值已被确定的信号。

由于当需要时能够几乎即时产生所需要的两个应用频率时钟脉冲，因此本发明尤其有利。特别地，在某种意义上不依赖于所涉及时钟信号的实际频率来产生其第二上升沿对准的两个应用频率时钟脉冲。有利地是，本发明产生两个对准的时钟脉冲边沿，而不管时钟信号输入端的性质，也不管是否以前发生了输入时钟的第二时钟脉冲的上升沿对准的事件。

作为更进一步的优点，本发明能够容易地使用其周期表现为正在测试的电路内最快时钟周期的奇数倍的时钟运行，另外，在本发明中不出现在上述提及的现有技术文件中出现的占空因数限制。

根据本发明的另一方面，提供一种响应于与被设置为以不同速度运行的逻辑电路的相关联的不同频率的两个相应时钟信号来产生包括两时钟脉冲序列的延迟故障测试信号的方法，并且其中，时钟脉冲中第二个的上升沿被对准，该方法包括以下步骤：

产生参考计数值；

在所述计数值达到第一阈值时，开始该两个时钟脉冲中的第一个时钟脉冲；

在所述计数值达到第二阈值时，结束该两个时钟脉冲中的第一个时钟脉冲；

在所述计数值达到第三阈值时，开始该两个时钟脉冲中的第二个时钟脉冲；

在所述计数值达到第四阈值时，结束该两个时钟脉冲中的第二个时钟脉冲；其中

第三阈值对于两个输入时钟信号是公共的，而第一、第二和第四阈值基于时钟信号各自的频率。

该方法可有利地包括更多的方面，以便提供象上面讨论的那些特征一样的更多特征。

在下文中将通过例子参考以下的附图来进一步描述本发明：

图1A和图1B是图示根据本发明的设备和方法所需的时钟脉冲信号的性质的时序图；

图2是体现本发明的延迟故障脉冲发生器的示意性图，并图示这种发生器的引出线；

图3是图2中发生器的示意性框图；

图4是说明图3中所图示比值发生器单元操作的时序图；

图5是用于图示根据本发明出现两脉冲测试信号的生成的时序图，其中，两脉冲测试信号中，各自的第二脉冲的上升沿被对准。

首先转到图1A和图1B，其中除了频率为FMHZ的“fastclk”信号之外还图示了三个时钟信号clk(0)，clk(1)，clk(2)，其中，“fastclk”信号代表在正在测试的电路中出现的最快的时钟信号。图1A图示这种输入时钟信号，而图1B图示在四个时钟信号中每一个上产生的延迟故障测试信号，这些延迟故障测试信号分别被标识为fastclkout、clkout(0)、clkout(1)和clkout(2)，并且该图示出了在两脉冲序列中每一个序列内第二脉冲的对准。

虽然已知在前述现有技术文件中出现这种输出信号，但是以前讨论的关于生成这种信号的特定缺点可以根据本发明通过引用控制计数器来克服，所述控制计数器例如图1B所示产生计数值counter_p。

为确认起见，应当理解clk(0)具有频率F/2，clk(1)具有频率F/3，而clk(2)具有频率F/4。

现在转到图2，其中图示体现本发明的延迟故障脉冲发生器10的引出线。

在生成应用频率时钟的时钟发生器与被配置为从时钟发生器接收时钟的数字单元之间引入延迟故障脉冲发生器单元。脉冲发生器10被设置为当需要时在经过它的每一个时钟上产生两个应用频率脉冲，同时，两个应用频率脉冲的第二上升沿被对准。否则，该发生器简单地通过未改变的时钟脉冲。

再次参考图2，“fastclk”信号是频率为F的最快的时钟脉冲，其它的所有时钟脉冲clk(i)具有频率fclk(i)，以使得

对于所有的i，F/fclk(i)＝整数。

随后的真值表表1给出延迟故障单元的功能：

表1

Df_en	Scan_en	Clkout
			0	0	Clk
0	1	Clk
			1	0	脉冲
1	1	clk

更多的要求和优点是时钟输出具有0ps的相位偏移，应当在做出了请求之后，输出脉冲时显示出最小的延迟。在发生器不处于启动模式时，时钟信号中的延迟也应是最小的。

其中除了频率为FMHZ的“fastclk”信号之外还具有三个时钟信号clk(0)，clk(1)，clk(2)的例子是：

Clk(0)具有频率F/2；

Clk(1)具有频率F/3；和

Clk(2)具有频率F/4。

图1A中示出的是输入时钟信号，图1B中示出的是输出时钟信号。图1B中的输出时钟信号的第二上升沿是对准的，并且可以看到在每个输出时钟信号上存在两个在各自应用频率上的脉冲。

特别参考图5图示了本发明所体现的思想，并且该思想是对应于每个输入时钟信号人工产生两个时钟脉冲。在此基础上，输入和输出时钟信号没有相位关系。由于在每一个时钟信号只需要两个脉冲，因此可参考在复位之后开始计数的基准计时器“counter_p”来产生输出时钟信号clkout(i)。当“counter_p”大于被称为fecount(i)28的某个参考值时，每一个输出时钟信号clkout(i)被接入(设置到“1”)，并在计数值“counter_p”小于或等于某个参考计数secount(i)30的时候保持接入，并在“counter_p”超过该值时消失，以给出单个脉冲。

由于第二上升沿将被对准，因此对于每个时钟信号，当“counter_p”达到公共参考计数值32，第二脉冲开始。在被称为“max”的公共计数值32之后，每一个clkout(i)被接入，然后，直到“counter_p”小于或等于某个参考计数postcount(i)34之前保持接入，并在“counter_p”超过该值之后离开。

fecount(i)28、secount(i)30、和postcount(i)34值都是变量，并且是它们各自divratio(i)的函数，其中divratio(i)＝F/f(i)，F等于“fastclk”的频率，而f(i)是正被谈论的时钟信号的频率，并且值“max”是常数并等于divratio(i)的最大值，在这里也称为“divratio_max”。

计数值28，30被如下导出：

fecount(i)28＝max-divratio

如果divratio(i)是偶数，则secount(i)30＝max-divratio(i)/2；

如果divratio(i)是奇数，则secount(i)30＝max-(divratio(i)/2+1)，其中divratio(i)/2被四舍五入为最接近的较小整数。

基于上述计算，提供了如图5所示的脉冲序列“clkout_p(i)”。只要“divratio(i)”是偶数，“clkout(i)”是最终输出。然而在“divratio(i)”是奇数的情况下，“clkout_p”不具有50％的占空因数。这样，假设最终输出是如图5中所示的clkout_p(i)ORclkout_n(i)，其中“clkout_n(i)”是clkout_p(i)的延迟版本，并由反相的“fastclk”(也被称为“fastclk_n”)产生。

计数值34被如下导出：

postcount(i)34＝max+divratio(i)/2，并且如果divratio(i)是奇数，则divratio(i)/2被四舍五入为最接近的较小整数。

考虑具有下列值的一个例子：

divratio(0)＝2，

divratio(1)＝3，

divratio(3)＝4

则对于每一个时钟信号：出现以下计数值：

divratio_max＝4(如上面指出的，其还被称为“max”)

fecount(0)＝2，secount(0)＝3，postcount(0)＝5

fecount(1)＝1，secount(1)＝2，postcount(1)＝5

fecount(2)＝0，secount(2)＝4，postcount(2)＝6

将会理解的是，“fastclk”频率(ffclk)与输入时钟信号频率(fclk(i))的比值由它们各自的计数器[divratio(i)]来计算，这样，divratio(i)＝ffclk/fclk(i)，并且最大比值被计算为“divratio_max”。因此，如所指出的那样产生在其上开始时钟脉冲值的计数器值。

现在转到图3，该图提供图2中延迟故障脉冲发生器的一个实施例的框图。

发生器10包括复位逻辑单元12，其被设置为在它的“scan_en”输入端上检测“1”到“0”的转变，并且如果“deft_en”(延迟故障启动)信号是“1”，则发生器产生被称为“clr_n”的一时钟“0”脉冲。整个电路复位并且在该设计中的所有寄存器被清除为“0”。

包括在“fastclk”信号上升沿计数的计数器14。该计数器是基准计数器，其提供关于在哪里接入或切断各个时钟信号以便产生所需脉冲信号的基准点。

比值发生器16接收clk(i)信号，并被设置为对“divratio(i)”＝ffclk/fclk(1)求值。每一个divratio(i)被实现作为在“fastclk_n”(反相的fastclk)信号上在它的各个clk(i)的两个上升沿之间计数的计数器。该计数器其后停止并将最终计数存储为divratio(i)。

有利地是，两个计数器用于计算每一个divratio(i)值，如所提到的，其包括fastclk频率与clk(i)频率的比值。

此外，一个计数器被供给“fastclk_n”，并被设置为当它的启动输入是“1”时进行计数。该启动信号由这两个计数器中的另一计数器产生，其包括被标识为“encabl_generator”的两比特计数器，并且该计数器在停止之前计数为00，01，10。该计数器被供给clk(i)信号，将计算它的分割比。两比特计数器的LSB被提供到divratio(i)计数器的“enable”管脚，以便该计数器divratio(i)对clk(i)的两个上升沿之间的“fastclks”的数量进行计数。“enable_发生器”计数器的MSB被设置为提供“done(i)”信号，该信号由此表示比值已定。

图4提供该单元的工作图示，在该例子中，clk(i)具有的分割比是5。如见到的，当“done”信号升高到逻辑“1”时，divratio(i)计数器将所述比值存储在其中。

当“done(i)”中的每一个升高到“1”时，生成“ratios_done”信号，该信号是所有“done(i)”信号的逻辑与。

来自比值发生器16的divratio(i)信号被传送到最大分割比值发生器单元18、时钟控制20和延迟22。

单元18计算“divratio_max”的值，或简单计算“max”的值。其被配置为接收所有的divratio(i)，并输出在divratio(i)值当中最大的“divratio_max”。该单元对“fastclk_n”信号进行操作。

时钟控制20根据divratio(i)产生“clkout_p”和“max”值，并被设置为对“fastclk”信号进行操作。

延迟22被设置为将每一个clk(i)延迟半个fastclk时钟周期。它对“fastclk_n”信号进行操作，并用于调整具有奇数divratio(1)值的时钟的占空因数。

包括测试时钟脉冲发生器单元24，该测试时钟脉冲发生器单元24负责对“fastclk”信号产生两个脉冲。由于这是最快的时钟信号，计数器14对该时钟计时。然而，通过“counter_p”简单地生成两个“fastclk”脉冲是不可能的。在此基础上进行特定测量以生成所需要的脉冲。在定义了宽得足以包含两个“fastclk”脉冲的窗口的“counter_p”＝“max”-2和“counter_p”＝“max”+1处生成“enable”信号。然后通过经由“fastclk_n”对“enable”输出进行计时，将该“enable”输出延迟半个时钟周期，这样，“fastclk_out”则等于“enable”与“fastclk”相与的结果。

延迟22馈送到偏移平衡单元26，该单元26被配置为平衡所产生时钟信号的边沿之间的偏移。由于ODD时钟信号在它们的路径中具有附加的“或”门，因此相似的延迟必须添加到具有偶数比值的时钟信号上。“fastclk”也需要相对于剩余的时钟信号被平衡。

现在描述如图3中所图示的使用本发明的电路装置的操作。

在scan_en信号中任何1到0的转变用于触发脉冲发生器，并且如果在该时间点上deft_en是“1”，则脉冲发生器被有效地启动以产生所需要的两个脉冲序列。

“fastclk”频率与每一个单独的时钟输入clk(i)的频率之比用它们各自的计数器divratio(i)来计算，并且该信息被传送到单元16，以计算最大比值“divratio_max”，或简单地计算“max”值。在单元14内的counter_p然后开始计数，并在如上所描述的某时间点上，即fecount、secount、max和postcount，各个时钟信号进行转换，以产生“clkout_p”，在fastclk的下降沿将“clkout_p”延迟半个fastclk周期，以产生“clkout_n”。然后，对于具有奇数divratio(i)值的时钟，“clkout_n”值与clkout_p相或，以产生最终clkout(i)，对于偶数值的divratio(i)，“clkout_p”成为最终输出。

从“enable”与“fastclk”相与的结果中产生fastclkout。如上面所描述的产生“enable”值。

然而，如果deft_en是“0”，则clkout(1)将小于或等于clk(i)，这样，在不能允许操作本发明的情况下，输入时钟信号被直接传送通过，作为输出时钟信号。

所图示的实施例显示出本发明以下的有利特征。

由于该装置人工产生时钟信号，它不需要等待所有输入时钟信号一起上升然后输出那些脉冲的时间点，因此，本发明能够很快地工作，并且在做出请求之后的最短时间内产生时钟信号输出。产生脉冲所需要的时间由以下给出：

2*n(divratios_evalution)+n(max_calculation)+max+1其中，

2*ndivratios_evalution等于计算divratio(i)＝ffastclk/fslowestclk的时间；

nmax_calculation等于要计算最大值的时钟数量，如果使用逐次逼近法来计算最大值，则该数量的最大值可以达到在设计中的时钟数量(除fastclk之外)；和

Max＝ffastclk/fslowestclk

因此，如果在该设计中例如有5个时钟，

divratio(0)＝2

divratio(1)＝3

divratio(2)＝5

divratio(3)＝6

divratio(4)＝7，

则典型的等待时间将是

2*7+5+7+1＝27个时钟

在现有技术的装置中，必须等待所有的时钟信号一起上升，使用现有技术，将必须等待LCM数量的时钟信号，其中，LCM是所有divratio(i)的最小公倍数，在上述例子中，LCM(2，3，5，6，7)＝210。这是由于在所有时钟信号一起上升的两个实例之间的fastclk周期数量是所有divratio(i)的LCM。

因此本发明包括快速但非常小的电路装置，需要很少的部件。

此外，有利地是，该电路装置是通用的，因为它的VHDL设计被参数化，并且仅仅改变最小数量的参数，就可以为任何所需数量的具有不同分频比的时钟来产生新的设计。

由于在应用模式中，在数据路径内只有一个多路复用器，因此时钟信号不会被较大地延迟，这样，当处于应用模式时提供减小了的延迟。

然而，应当理解的是，从所图示的例子中，除fastclk之外的所有输入时钟信号clk(i)应具有频率fclk(i)，使得对于所有iF/fclk(i)＝整数，并且其中，F是fastclk的频率。

Claims (15)

1.延迟故障测试电路，用于响应于与被设置为以不同速度运行的逻辑电路相关联的不同频率的两个相应时钟信号来产生两时钟脉冲序列，并且被如此设置使得时钟脉冲中第二个的上升沿被对准，该电路包括：

计数装置，用于产生参考计数值；

用于在所述计数值达到第一阈值时开始该两个时钟脉冲中第一个时钟脉冲的装置；

用于在所述计数值达到第二阈值时结束该两个时钟脉冲中第一个时钟脉冲的装置；

用于在所述计数值达到第三阈值时开始该两个时钟脉冲中第二个时钟脉冲的装置；

用于在所述计数值达到第四阈值时结束该两个时钟脉冲中第二个时钟脉冲的装置；其中

第三阈值对于两个输入时钟信号是公共的，而第一、第二和第四阈值基于时钟信号各自的频率。

2.如权利要求1中所述的延迟故障测试电路，其中所述第一、第二和第四阈值包括最快的时钟频率和与正在测试的逻辑电路相关联的时钟频率的比值的函数。

3.如权利要求2中所述的延迟故障测试电路，其中，第一、第二和第四阈值是上述比值的最大值的函数。

4.如权利要求3中所述的延迟故障测试电路，其中，第一阈值是从所述最大比值和与正在测试的逻辑电路相关联的时钟信号的比值之间的差值导出的。

5.如权利要求3和4中所述的延迟故障测试电路，其中，如果与正在测试的逻辑电路相关联的时钟信号的比值包括偶数，则基于所述最大比值和该比值的一半之间的差值来确定第二阈值。

6.如权利要求3和4中所述的延迟故障测试电路，其中，如果与正在测试的逻辑电路相关联的时钟信号的比值包括奇数，则基于所述最大比值和该特定比值的一半加一之间的差值来确定第二阈值。

7.如权利要求4、5或6中任意一项或多项所述的延迟故障测试电路，其中，基于最大比值和与正在测试的逻辑电路相关联的时钟信号的特定分割比值的一半的总和来确定第四计数阈值。

8.如前述权利要求中任意一项或多项所述的延迟故障测试电路，其中，包括比值发生器，在比值发生器中，上述比值通过计数器来实现。

9.如权利要求8中所述的延迟故障测试电路，使用两个计数器，以便计算上述比值中的每一个。

10.如权利要求9中所述的延迟故障测试电路，其中，该两个计数器中的第一个计数器被设置为被馈送fastclk信号，并被设置为接收由两个所述计数器中另一计数器产生的启动信号。

11.如权利要求10中所述的延迟故障测试电路，其中第二计数器被配置为被馈送时钟信号，对于该时钟信号来计算分割比。

12.如权利要求11中所述的延迟故障测试电路，其中所述第二计数器的最低有效位包括被递送到所述第一计数器的启动信号，并且其中，该第二计数器的最高有效位包括指示所需比值已被确定的信号。

13.如权利要求3-7中任意一项或多项所述的延迟故障测试电路，包括fastclk脉冲发生器，在该发生器中，在参考所述最大比值所定义的窗口内生成启动信号。

14.一种响应于与被设置为以不同速度运行的逻辑电路相关联的不同频率的两个相应时钟信号来产生包括两时钟脉冲序列的延迟故障测试信号的方法，并且其中，时钟脉冲中第二个的上升沿被对准，该方法包括以下步骤：

产生参考计数值；

在所述计数值达到第一阈值时，开始该两个时钟脉冲中的第一个时钟脉冲；

在所述计数值达到第二阈值时，结束该两个时钟脉冲中的第一个时钟脉冲；

在所述计数值达到第三阈值时，开始该两个时钟脉冲中的第二个时钟脉冲；

在所述计数值达到第四阈值时，结束该两个时钟脉冲中的第二个时钟脉冲；其中

第三阈值对于两个输入时钟信号是公共的，而第一、第二和第四阈值基于时钟信号各自的频率。

15.如权利要求14中所定义的产生延迟故障测试信号的方法，包括根据权利要求2-13中任意一项或多项进行的步骤。

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