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Die
vorliegende Erfindung bezieht sich auf einen Verzögerungsfehlertestschaltkreis
und ein zugehöriges
Verfahren zur Verwendung im Testen eines integrierten Schaltkreises
für Widerstands-
und/oder kapazitative Fehler.
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Eine
solche Anordnung ist aus der US-Patentanmeldung US 2003/0101396
A1 bekannt, welche einen Verzögerungsfehlertestschaltkreis
offenbart, der ausgebildet ist, eine Zweipulsfolge auf eingehende
Taktsignale zu erzeugen, um so das Testen von Datenübertragungen
zwischen logischen Blöcken
innerhalb des integrierten Schaltkreises, der mit verschiedenen
Anwendungsgeschwindigkeiten läuft,
zu erzeugen.
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Der
Schaltkreis ist ausgebildet, so dass die ansteigenden, oder positiven,
Flanken der zweiten Pulse in jeder der Zweipulsfolgen, die dann
mit Anwendungsfrequenz auftreten, ausgerichtet sind.
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Die
Weise, in der die zwei Pulse in der obengenannten Referenz generiert
werden, weist jedoch unvorteilhafterweise Grenzen in der Leistung
auf. Eine relativ lange Zeit wird gebraucht, um die beiden Anwendungsfrequenztaktpulse
zu erzeugen, wenn eine Anfrage gestellt wurde, dass solche Pulse
benötigt
werden. Diese Zeitverzögerung
hängt auch
generell von den in dem zu testenden Schaltkreis erforderlichen
Frequenzen der Takte ab. Die in diesem Dokument offenbarte Anordnung
ist angewiesen auf das Auftreten eines Falls, bei dem die Eingaben
zu einem Taktgenerator tatsächlich
ein Ereignis sehen, in dem die zweiten Flanken von jedem der Eingabetaktpulse
ausgerichtet sind und es ist dann notwendig, wieder auf das Auftreten
eines solchen Ereignisses zu warten, um ein solches Ereignis freizugeben
und an die Ausgabe weiterzuleiten.
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Wenn
ein solches Ereignis nicht wieder auftritt, versagt die Anordnung
in jedem Fall. Als eine weitere Beschränkung kann Gegenstand dieser
US-Patentanmeldung
auch nicht für
Takte mit Zeitspannen, die ein ungerades Vielfaches der schnellsten
Taktzeitspanne sind, die in dem zu testenden Schaltkreis auftritt,
eingesetzt werden. Das heißt,
dass während
eines Fehlertests, die Takte, die Zeitspannen aufweisen, die ein
ungerades Vielfaches der schnellsten Zeitspanne sind, neu erzeugt
werden müssen
mit Zeitspannen, die gleich dem nächsten geraden Vielfachen sind.
Wenn beispielsweise die höchste
Taktfrequenz „f" ist, und eine Zeitspanne T
= 1/f, und einer der Takte eine Frequenz = f/3, (und eine Zeitspanne
= 3T) hat, dann muss während
des Verzögerungstests
anstelle von f/3, ein f/4 (Zeitspanne = 4T) Frequenzblock erzeugt
werden, was heißt,
dass es nicht den erforderlichen Spezifikationen folgt. Der Verzögerungsfehlertest
wird dann unvorteilhafterweise mit einem langsameren Takt durchgeführt, mit
Zeitspanne 4T, anstelle der gewünschten
Zeitspanne 3T.
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Schließlich wird
das bekannten Design nicht für
bestimmte Taktfrequenzen funktionieren, die eine 50%-Abtastrate
haben, die es daher erfordern, die Tastrate zu verändern. Dies
stellt eine weitere besonders nachteilige Begrenzung der bekannten
Anordnung dar.
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Die
vorliegende Erfindung strebt danach, einen Verzögerungsfehlertestschaltkreis
und ein zugehöriges
Verfahren bereitzustellen, mit Vorteilen gegenüber solchen bekannten Schaltkreisen
und Verfahren.
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Gemäß eines
Aspekts der vorliegenden Erfindung, wird ein Verzögerungsfehlertestschaltkreis
bereitgestellt zum Erzeugen einer Folge von Zweitaktpulsen in Antwort
auf zwei entsprechende Taktsignale unterschiedlicher Frequenz, die
Logikschaltungen zugeordnet sind, die zum Laufen mit unterschiedlichen
Geschwindigkeiten ausgebildet sind, und die so ausgebildet sind,
dass die Anstiegsflanken des zweiten der Taktpulse ausgerichtet
sind, wobei der Schaltkreis beinhaltet:
Zählmittel zum Erzeugen eines
Referenzzielwertes;
Mittel zum Initiieren des ersten von zwei
Taktpulsen, wenn der Zählwert
einen ersten Schwellenwert erreicht;
Mittel zum Beenden des
ersten von zwei Taktpulsen, wenn der Zählwert einen zweiten Schwellenwert
erreicht;
Mittel zum Initiieren des zweiten von zwei Taktpulsen,
wenn der Zählwert
einen dritten Schwellenwert erreicht;
Mittel zum Beenden des
zweiten der zwei Taktpulse, wenn der Zählwert einen vierten Schwellenwert
erreicht; wobei
der dritte Schwellenwert für beide Eingabesignale gemein
ist und die ersten, zweiten und vierten Schwellenwerte auf den jeweiligen
Frequenzen der Taktsignale basieren.
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Bevorzugterweise
umfassen die ersten, zweiten und vierten Schwellenwerte Funktionen
des Verhältnisses
der höchsten
Taktfrequenz zu der der zu testenden Logikschaltung zugeordneten
Taktfrequenz. Weiterhin sind die ersten, zweiten und vierten Schwellenwerte
Funktionen des Maximums der vorgenannten Verhältnisse.
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In
diesem Fall kann der erste Schwellenwert von der Differenz zwischen
dem genannten maximalen Verhältniswert
und dem Verhältniswert
für das
der zu testenden Logikschaltung zugeordnete Taktsignal abgeleitet
werden.
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Weiterhin
kann der zweite Schwellenwert auf Basis der Differenz zwischen dem
genannten maximalen Verhältniswert
und der Hälfte
des Verhältniswertes
für das
der zu testenden Logikschaltung zugeordnete Taktsignal bestimmt
werden, wenn der genannte Verhältniswert
eine gerade Zahl umfasst.
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In
der Alternative kann der zweite Schwellenwert auf Basis der Differenz
zwischen dem maximalen Verhältniswert
und der Hälfte
des Verhältniswerts
für das
der zu testenden Logikschaltung zugeordnete Taktsignal, plus eins,
ermittelt werden, wenn das bestimmte Verhältnis eine ungerade Zahl umfasst.
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Der
vierte Schwellenwert wird vorteilhafterweise auf Basis der Summe
des maximalen Verhältnisses und
der Hälfte
des bestimmten Teilungsverhältnisses
des der zu testenden Logikschaltung zugeordneten Taktsignals bestimmt.
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Bevorzugterweise
ist ein Verhältnisgenerator
beinhaltet, in welchem das vorgenannte Verhältnis durch einen Zähler implementiert
ist.
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Vorteilhafterweise
kann der Schaltkreis zwei Zähler
umfassen, um jedes der vorgenannten Verhältnisse zu berechnen.
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Auf
diese Weise kann der erste der zwei Zähler ausgebildet sein, um vom
fastclk-Signal versorgt
zu werden und um ein Freigabesignal, das vom anderen der zwei Zähler erzeugt
wird, zu empfangen.
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Weiterhin
ist der zweite Zähler
ausgebildet, um vom Taktsignal, bezüglich dessen das Teilungsverhältnis zu
berechnen ist, versorgt zu werden.
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Das
am wenigsten signifikante Bit des zweiten Zählers umfasst bevorzugterweise
das an den ersten Zähler
gelieferte Freigabesignal und wobei das signifikanteste Bit des
zweiten Zählers
bevorzugterweise ein Signal umfasst, das anzeigt, dass das erforderliche
Verhältnis
bestimmt wurde.
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Die
vorliegende Erfindung ist besonders vorteilhaft dadurch, dass die
beiden erforderlichen Anwendungsfrequenztaktpulse nahezu unverzögert erzeugt
werden können,
falls und wenn sie benötigt
werden. Insbesondere werden die zwei Anwendungsfrequenztaktpulse
mit ihren ausgerichteten Anstiegsflanken auf eine Weise unabhängig von
den aktuellen Frequenzen der betroffenen Taktsignale erzeugt. Die
Erfindung erzeugt die zwei ausgerichteten Pulsflanken vorteilhafterweise
ungeachtet der Art der Eingabe zum Taktsignal und ungeachtet, ob
es ein Auftreten eines vorherigen Ereignisses bei den Eingabetakten
mit ausgerichteten Anstiegsflanken ihrer zweiten Taktpulse gibt.
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Als
ein weiterer Vorteil kann die vorliegende Erfindung einfach mit
Takten funktionieren, die Zeitspannen haben, welche ein ungerades
Vielfaches der schnellsten Taktzeitspanne innerhalb des zu testenden Schaltkreises
haben und weiterhin treten die Tastgradbeschränkungen, wie sie im obengenannten
Stand der Technik-Dokument auftreten, in der vorliegenden Erfindung
nicht auf.
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Gemäß eines
anderen Aspekts der vorliegenden Erfindung, wird eine Methode zum
Erzeugen eines Verzögerungsfehlertestsignals
umfassend eine Folge von zwei Taktsignalen in Antwort auf zwei entsprechende
Taktsignale unterschiedlicher, Logikschaltungen, die zum Laufen
beim verschiedenen Geschwindigkeiten ausgebildet sind, zugeordneter
Frequenzen, und wobei die Anstiegsflanken des zweiten der Taktpulse
ausgerichtet sind, bereitgestellt, wobei die Methode die folgenden
Schritte beinhaltet:
Erzeugen eines Referenzzählwertes;
Initiieren
des ersten der zwei Taktpulse, wenn der Zählwert einen ersten Schwellenwert
erreicht;
Beenden des ersten der zwei Taktpulse, wenn der Zählwert einen
zweiten Schwellenwert erreicht;
Initiieren des zweiten der
zwei Taktpulse, wenn der Zählwert
einen dritten Schwellenwert erreicht;
Beenden des zweiten der
zwei Taktpulse, wenn der Zählwert
einen vierten Schwellenwert erreicht; wobei
der dritte Schwellenwert
für beide
Eingabetaktsignale gemein ist und die ersten, zweiten und vierten
Schwellenwerte auf den entsprechenden Frequenzen der Taktsignale
basieren.
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Das
Verfahren kann vorteilhafterweise weitere Aspekte beinhalten, um
Eigenschaften wie die oben diskutierten bereitzustellen.
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Die
Erfindung wird im Folgenden weiter, lediglich beispielhaft, mit
Bezug zu den beiliegenden Zeichnungen beschrieben, wobei:
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1A und 1B Impulspläne sind,
die die Art der erforderlichen Taktpulssignale gemäß der Vorrichtung
und des Verfahrens der vorliegenden Erfindung illustrieren;
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2 ein
schematisches Diagramm eines Verzögerungsfehlerpulsgenerators,
der die vorliegende Erfindung verkörpert, ist und den Pinout eines
solchen Generators illustriert;
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3 ein
schematisches Blockdiagramm des Generators von 2 ist;
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4 ein
Impulsplan ist, das den Betrieb des Verhältnisgeneratorblocks, der in 3 dargestellt
ist, darstellt; und
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5 ein
Impulsplan ist, das dazu dient, die Erzeugung der auftretenden Zweipulstestsignale
gemäß der vorliegenden
Erfindung, wobei die Anstiegsflanken der entsprechenden zweiten
Pulse ausgerichtet sind, zu illustrieren.
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Bezug
nehmend zunächst
auf 1A und 1B, werden
dort drei Taktsignale clk(0), clk(1), clk(2) in Ergänzung zu
einem „fastclk"-Signal mit einer
Frequenz von F MHz, welche das in dem zu testenden Schaltkreis auftretende
schnellste Taktsignal darstellt, illustriert. 1A illustriert
solche Eingabetaktsignale, wobei 1B die
auf jedem der vier Taktsignale erzeugten Verzögerungsfehlertestsignale illustriert
und entsprechend als fastclkout, clkout(0), clkout(1) und clkout(2)
identifiziert ist und welche die Ausrichtung der zweiten Pulse in
jeder der Zweipulsfolgen illustrieren.
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Während es
bekannt ist, dass solche Ausgabesignale im vorgenannten Stand der
Technik-Dokument auftreten, treten die besonderen Nachteile, die
vorangehend diskutiert wurden, in Bezug auf ihre Erzeugung auf,
und können
gemäß der vorliegenden
Erfindung durch Bezug zu einem Kontrollzähler, der Zählwerte counter_p, wie beispielsweise
in 1B dargestellt, erzeugt, überwunden werden.
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Zur
Bestätigung
sollte festgehalten werden, dass clk(0) eine Frequenz von F/2 hat,
clk(1) eine Frequenz von F/3 hat und clk(2) eine Frequenz von F/4
hat.
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Bezug
nehmend auf 2 ist der Pinout eines Verzögerungsfehlerpulsgenerators 10,
der die vorliegende Erfindung verkörpert, dargestellt.
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Der
Verzögerungsfehlerpulsgeneratorblock
ist zwischen den Taktgenerator, der die Anwendungsfrequenztakte
erzeugt, und den digitalen Block, der ausgebildet ist, um die Takte
vom Taktgenerator zu empfangen, eingesetzt. Der Pulsgenerator 10 ist
ausgebildet, um die zwei Anwendungsfrequenzpulse auf jeden Block, der
ihn durchläuft,
zu erzeugen, mit ihren zweiten Anstiegsflanken ausgerichtet, wenn
erforderlich. Andernfalls übergibt
der Generator die Takte einfach unverändert.
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Weiterhin
mit Bezug zu 2 ist „fastclk" die höchste Taktfrequenz F und alle
anderen Takte, clk(i) haben eine Frequenz fclk(i), so dass
F/fclk(i)
= ganze Zahl für
alle i.
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Die
folgende Wahrheitstabelle Tabelle 1 gibt die Funktion des Verzögerungsfehlerblocks
wieder:
| Df-en | Scan_en | Clkout |
| 0 | 0 | clk |
| 0 | 1 | clk |
| 1 | 0 | Takte |
| 1 | 1 | clk |
| | | |
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Weitere
Erfordernisse und Vorteile sind, dass die Taktausgaben Ops Impulspause
haben, minimale Verzögerungen
sollten dargestellt werden, um die Takte auszugeben, nachdem eine
Anfrage gemacht wurde. Auch die Verzögerungen in den Taktsignalen,
wenn der Generator nicht in einem aktiven Modus ist, sollten ein Minimum
sein.
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Ein
Beispiel mit drei Takten, clk(0), clk(1), clk(2) in Ergänzung zu „fastclk" mit einer Frequenz
von F MHz ist folgendermaßen:
Clk(0)
hat eine Frequenz von F/2;
Clk(1) hat eine Frequenz von F/3;
und
Clk(2) hat eine Frequenz von F/4.
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Die
Eingabetakte sind die in 1A gezeigten
und die Ausgabetakte sind die in 1B gezeigten. Die
Ausgabetakte in 1B haben ihre zweiten Anstiegsflanken
ausgerichtet und es ist zu sehen, dass es auf jedem Ausgabetakt
zwei mit entsprechenden Anwendungsfrequenzen sind.
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Das
durch die vorliegende Erfindung verkörperte Konzept ist insbesondere
illustriert mit Bezug auf 5 und ist
ausgestaltet, um die zwei Taktpulse entsprechend zu jedem der Eingabetakte
zu erzeugen. Auf dieser Basis haben die Eingabe- und Ausgabetakte
keine Phasen-Beziehung. Da nur zwei Pulse für jeden Takt erforderlich sind,
können
die Ausgabetakte, clkout(i), mit Bezug zu einem Referenzzähler „counter_p", der nach einem
Reset zu zählen
anfängt,
produziert werden. Jeder Ausgabetakt, clkout(i), wird eingeschaltet
(auf „1" gesetzt), wenn „counter_p" größer als
ein bestimmter Referenzzählwert,
genannt fecount(i) 28 ist, und bleibt angeschaltet, während der
Zählwert „counter_p" weniger oder gleich
einem bestimmten Referenzzählwert
secount(i) 30 ist, und wird ausgeschaltet wenn „counter_p" diesen Wert überschreitet, um einen einzelnen Puls
zu geben.
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Der
zweite Puls beginnt für
jeden Takt, wenn „counter_p" einen gemeinsamen
Referenzzählwert
32 erreicht, da die zweiten Flanken auszurichten sind. Jeder clkout(i)
wird nach diesem gemeinsamen Wert 32, genannt „max", eingeschaltet und bleibt anschließend eingeschaltet
bis „counter_p" weniger oder gleich
zu einem bestimmten Referenzzählwert
postcount(i) 34 ist, und wird abgeschaltet, wenn der Zähler von „counter_p" diesen Wert überschritten
hat.
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Die
fecount(i) 28, secount(i) 30, und postcount(i) 34-Werte sind alle
Variablen, und sind Funktionen ihrer entsprechenden divratios(i),
wobei divratio(i) = F/f(i), wobei F = Frequenz des „fastclk" und f(i) die Frequenz des
Takts in Frage, und der Wert „max", welcher konstant
und gleich dem maximalen divratio(i), auch hier genannt „divratio_max", sind
Die Zählerwerte
28, 30 werden wie folgt abgeleitet:
fecount(i) 28 = max – divratio
secount(i)
30 = max – divratio(i)/2;
wenn divratio(i) eine gerade Zahl ist
secount(i) 30 = max – (divratio(i)/2
+ 1); wenn divratio(i) eine ungerade Zahl
ist, wobei divratio(i)/2
auf den nächstkleineren
Integer gerundet ist.
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Basierend
auf den obengenannten Berechnungen, wird die Pulsfolge „clkout_p(i)", wie in 5 gezeigt,
bereitgestellt. Solange „divratio(i)" eine gerade Zahl
ist, ist „clkout_p(i)" die finale Ausgabe.
Wenn jedoch „divratio(i)" eine ungerade Zahl
ist, hat „clkout_p" keine 50%-Tastrate.
In diesem Fall sollte die finale Ausgabe clkout_p(i) ODER clkout_n(i)
sein, wie ebenfalls in 5 gezeigt, wobei „clkout_n(i)" die verzögerte Version von „clkout_p(i)" ist und durch das
invertierte „fastclk" erzeugt wird (auch
genannt „fastclk_n").
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Der
Zählwert
34 wird wie folgt abgeleitet:
Postcount(i)34 = max + divratio(i)/2
und wenn divratio eine ungerade Zahl ist, dann wird divratio(i)/2
auf den nächstkleineren
Integer gerundet
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In
Anbetracht eines Beispiels mit den folgenden Werten:
divratio(0)
= 2,
divratio(1) = 3,
divratio(3) = 4
treten die
folgenden Zählerwerte
für jedes
Taktsignal auf:
divratio_max = 4 (was, wie oben dargestellt,
auch als „max" bezeichnet wird)
fecount(0)
= 2, secount(0) = 3, postcount(0) = 5
fecount(1) = 1, secount(1)
= 2, postcount(1) = 5
fecount(2) = 0, secount(2) = 4, postcount(2)
= 6
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Wie
ersichtlich werden die Verhältnisse
der Frequenzen von "fastclk" (ffclk) und der
Frequenzen der Eingabetakte (fclk(i)) über ihre jeweiligen Zähler [divratio(i)]
berechnet, so dass divratio(i) = ffclk/fclk(i) und dann das maximale
Verhältnis
als „divratio_max" ausgewertet wird.
Die Zählwerte,
bei denen die Taktpulswerte initiiert werden, werden daher wie beschrieben
erzeugt.
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Bezug
nehmend auf 3 ist ein Blockdiagramm einer
Ausführungsform
des Verzögerungsfehlerpulsgenerators
von 2 gezeigt.
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Der
Generator 10 umfasst einen Reset-Logik-Block 12,
der ausgebildet ist, um auf seiner „scan_en"-Eingabe einen Übergang von einer „1" zu „0" zu erkennen und
wenn das „deft_en" (Verzögerungsfehlerfreigabe)-Signal „1" ist, dann erzeugt
der Generator einen Eintakt-„0”-Puls genannt „clr_n". Der gesamte Schaltkreis
wird zurückgesetzt
und alle Register im Design werden zu „0" gelöscht.
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Ein
Zähler 14 ist
beinhaltet, der bei der Anstiegsflanke des „fastclk"-Signals zählt. Dies ist der Referenzzähler, der
einen Referenzpunkt bereitstellt, zu welchem die individuellen Takte
ein- oder auszuschalten sind, um die erforderlichen Pulssignale
zu erzeugen.
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Ein
Verhältnisgenerator 16 erhält das clk(i)-Signal
und ist ausgebildet, um das „divratios(i)" = ffclk/fclk(1)
auszuwerten. Jedes divratio(i) ist als ein Zähler implementiert, der zwischen
den zwei Anstiegsflanken seines entsprechenden clk(i) zählt, auf
dem „fastclk_n" (invertiertes fastclk)-Signal.
Der Zähler
hält danach an
und speichert den finalen Zählwert
als divratio(i).
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Vorteilhafterweise
werden zwei Zähler
verwendet, um jeden divratio(i)-Wert zu berechnen, der wie erwähnt das
Verhältnis
der Frequenz des fastclk zu der Frequenz des clk(i) enthält.
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Weiterhin
wird ein Zähler
von „fastclk_n" versorgt und ist
ausgebildet, zu zählen,
wenn seine Freigabeeingabe „1" ist. Dieses Freigabesignal
wird von dem anderen der zwei Zähler
erzeugt, welcher einen als „encabl_generator" identifizierten
Zwei-Bit-Zähler
umfasst und welcher als 00,01,10 zählt, bevor er anhält. Dieser
Zähler
wird vom clk(i)-Signal versorgt, dessen Teilungsverhältnis zu
berechnen ist. Der LSB dieses Zwei-Bit-Zählers versorgt den divratio(i)-Zähler auf
seinem „enable"-Pin, so dass der
Zähler
divratio(i) die Anzahl von „fastclks" zwischen zwei Anstiegsflanken
von clk(i) zählt.
Der MSB des „enable-generator"-Zählers ist ausgebildet,
um ein „done(i)"-Signal zu zeigen
und damit anzugeben, dass das Verhältnis fertig ist.
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4 stellt
eine Darstellung des Betriebs dieses Blocks bereit, in diesem Beispiel
hat clk(i) ein Teilungsverhältnis
von fünf.
Wie gesehen werden kann, hat, wenn das „done"-Signal hochgeht zu einer logischen „1", der divratio(i)-Zähler das
darin gespeicherte Verhältnis.
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Wenn
jedes der „done(i)" auf „1" hochgeht, wird ein „ratios_done"-Signal erzeugt,
welches das logische UND aller der „done(i)"-Signale ist.
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Die
divratios(i)-Signale des Verhältnisgenerators 16 werden
an einen Maximumdivratio-Generatorblock 18, eine Taktkontrolle 20 und
eine Verzögerung 22 ausgegeben.
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Der
Block 18 bewertet das „divratio_max" oder einfach „max". Er ist ausgebildet,
alle der divratios(i) zu empfangen und „divratio_max" auszugeben, welcher
der größte unter
den divratio(i)-Werten ist. Dieser Block arbeitet auf dem „fastclk_n"-Signal.
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Die
Taktkontrolle 20 erzeugt das „clkout_p" in Abhängigkeit von den divratios(i)
und des „max"-Wertes und ist ausgebildet,
auf dem „fastclk"-Signal zu arbeiten.
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Die
Verzögerung 22 ist
ausgebildet, jedes clk(i) um die Hälfte des fastclk-Taktzyklusses zu
verzögern. Sie
arbeitet auf „fastclk_n" und dient dazu,
den Tastgrad der Takte mit ungeraden divratio(1)-Werten anzupassen.
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Ein
Testtaktpulsgeneratorblock 24 ist beinhaltet und ist verantwortlich
für die
Erzeugung zweier Pulse auf dem „fastclk"-Signal. Da dieses das schnellste Taktsignal
ist, ist der Zähler 14 auf
diesen Takt getaktet. Es ist allerdings nicht möglich, einfach zwei Pulse von „fastclk" durch den „counter_p" zu erzeugen. Auf
dieser Basis werden spezifische Maßnahmen ergriffen, um die erforderlichen
Pulse zu erzeugen. Ein „enable"-Signal wird erzeugt
bei „counter_p" = „max" – 2 und „counter_p" = „max" + 1, welche ein Fenster definieren,
dass groß genug
ist, um zwei „fastclk"-Pulse zu enthalten.
Diese „enable"-Ausgabe wird dann
um die Hälfte
eines Taktzyklusses verzögert,
indem es durch „fastclk_n" getaktet wird, und
so ist dann „fastclk_out" gleich zu dem Ergebnis
von „enable" UND „fastclk".
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Die
Verzögerung 22 versorgt
einen Impulspausenausgleichsblock 26, der ausgebildet ist,
die Impulspause zwischen den Flanken der so erzeugten Takte auszugleichen.
Da die ODD-Takte ein zusätzliches ODER-gate
in ihrem Pfad haben, müssen ähnliche
Verzögerungen
zu den Takten mit geraden Verhältnissen ad diert
werden. Auch muss das „fastclk" gegen die übrigen Takte
ausgeglichen werden.
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Der
Betrieb der die vorliegende Erfindung verkörpernden und wie in 3 beschriebenen
Schaltkreisanordnung wird jetzt beschrieben.
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Jeder
1 zu 0-Übergang
in dem scan_en-Signal dient dazu, den Pulsgenerator auszulösen und
zu diesem Zeitpunkt, wenn deft_en „1" ist, dann ist der Fehlerpulsgenerator
effektiv freigegeben, um die erforderlichen Zweipulsfolgen zu erzeugen.
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Die
Verhältnisse
der Frequenz des „fastclk" zu den Frequenzen
jeder individuellen Takteingabe clk(i) werden mit ihren jeweiligen
Zählern
divratio(i) berechnet, und diese Information wird an den Block 16 weitergegeben,
um das maximale Verhältnis, „divratio_max" oder einfach „max", auszuwerten. Der
counter_p in Block 14 beginnt dann zu zählen, und an einem bestimmten
Zeitpunkt, d. h. fecount, secount, max und postcount, wie oben beschrieben,
wird der entsprechende Taktwechsel durchgeführt, um „clkout_p" zu erzeugen, welcher um einen halben
fastclk-Zyklus durch die fallende Flanke des fastclk verzögert wird,
um „clkout_n" zu erzeugen. Der „clkout_n"-Wert wird dann in
ein logisches ODER-Verhältnis mit
clkout_p für
die Takte mit ungeraden divratio(i)-Werten gesetzt, um den finalen
clkout(i) zu erzeugen. Für
gerade Werte von „divratio(i)" wird jedoch das „clkout_p" die finale Ausgabe.
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Der
fastclkout wird von dem Ergebnis von „enable" UND „fastclk" erzeugt. Der „enable"-Wert wird wie oben beschrieben erzeugt.
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Wenn
jedoch deft_en „0" ist, dann wird clkout(1)
weniger oder gleich zu clk(i) sein und so werden, ohne dass die
vorliegende Erfindung aktiv ist, die Eingabetakte direkt als die
Ausgabetakte durchgegeben.
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Die
illustrierte Ausführungsform
zeigt die folgenden vorteilhaften Eigenschaften der Erfindung auf.
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Da
die Anordnung die Takte künstlich
erzeugt, muss sie nicht auf einen Zeitpunkt warten, wo alle Eingabetakte
zusammen auftreten, und dann diese Pulse ausgeben. Die Erfindung
kann daher sehr schnell arbeiten und die Taktausgaben wer den in
einer minimalen Zeit erzeugt, nachdem eine Anfrage gestellt wurde. Die
erforderliche Zeit zum Erzeugen der Pulse ist gegeben durch, 2·n(divratios_evaluation)
+ n(max_calculation) + max + 1wobei:
2·ndivratios_evaluation = time
um divratio(i) = ffastclk/fslowestclk auszuwerten;
nmax_calculation
= Anzahl der Takte, um den maximalen Wert zu berechnen, welcher
Werte bis zur Anzahl der Takte im Design (ohne fastclk) annehmen
kann, wenn ein sequentielles Verfahren verwendet wird, um den maximalen
Wert zu berechnen; und
Max = ffastclk/fslowestclk
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Wenn
es daher im Design beispielsweise fünf Takte mit
divratio(0)
= 2
divratio(1) = 3
divratio(2) = 5
divratio(3) =
6
divratio(4) = 7,
gibt, dann würde die typische Wartezeit
sein 2·7
+ 5 + 7 + 1 = 27 Takte
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Mit
den Stand der Technik-Anordnungen, in welchen es notwendig ist,
darauf zu warten, dass alle Takte zusammen ansteigen, ist es erforderlich,
eine LCM-Anzahl
von Takten zu warten, wobei LCM das kleinste gemeinsame Vielfache
(Least Common Multiple) von allen divratio(i) ist, was im obengenannten
Fall LCM (2, 3, 5, 6, 7) = 210 ist. Dies tritt auf, da die Anzahl
von fastclk-Perioden zwischen den zwei Ereignissen, wo alle Impulse
gemeinsam ansteigen, der LCM von allen divratio(i) ist.
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Die
Erfindung umfasst daher eine schnelle, aber extrem kleine Schaltkreisanordnung,
die nur sehr wenige Komponenten erfordert.
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Weiterhin
ist die Schaltkreisanordnung vorteilhafterweise generisch dadurch,
dass ihr VHDL-Design parametrisiert ist und nur durch Verändern einer
minimalen Anzahl von Parametern neue Designs erzeugt werden können, die
für jede
erforderliche Anzahl von Takten mit verschiedenen Frequenzteilungsverhältnissen einsatzbereit
ist.
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Da
im Anwendungsmodus nur ein Multiplexer im Datenpfad ist, werden
die Takte nicht signifikant verzögert
und dies bietet so eine reduzierte Verzögerung im Anwendungsmodus.
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Es
sollte vom dargestellten Beispiel festgestellt werden, dass alle
der Eingabetakte clk(i), außer
fastclk, Frequenzen fclk(i) haben sollten, so dass F/fclk(i) = gesamte
Anzahl aller i, und wobei F die Frequenz von fastclk ist.