DE60203398T2

DE60203398T2 - Verzögerungsfehler-testschaltung und -methode

Info

Publication number: DE60203398T2
Application number: DE60203398T
Authority: DE
Inventors: P. David PRICE
Original assignee: Koninklijke Philips Electronics NV
Current assignee: NXP BV
Priority date: 2001-08-08
Filing date: 2002-08-06
Publication date: 2006-03-23
Anticipated expiration: 2022-08-07
Also published as: ATE291746T1; EP1421397B1; DE60203398D1; EP1421397A1; US6996759B2; JP2004538466A; US20030101396A1; WO2003014756A1; GB0119300D0; JP3918039B2

Description

Die vorliegende Erfindung bezieht sich auf eine Verzögerungsfehler-Testschaltung und auf ein Verfahren dazu, wobei diese Schaltungsanordnung vorgesehen ist zum Erzeugen eines Ausgangsimpulses in Reaktion auf ein Triggersignal, das an der Schaltungsanordnung empfangen worden ist zum Übertragen von Testdaten über beispielsweise eine nachfolgende integrierte Schaltung zum testen der integrierten Schaltung auf Widerstands- und/oder Kapazitätsfehler.
Eine derartige Anordnung ist aus US-A-6.065.145 bekannt, worin ein Verfahren beschrieben wird zum Testen von Streckenverzögerungsfehlern in aufeinander folgenden logischen Schaltungen. Während ein derartiges Verfahren Vorteile gegenüber relativ langsamen strukturellen Testschemen bietet, indem dieses Verfahren es ermöglicht, dass auf Applikationsfrequenzen umgeschaltet werden kann, die nur für eine kurze Periode für die Schaltungsanordnung geeignet sind, während die Schaltungsanordnung getestet wird, gibt es dennoch in Bezug auf den Gegenstand der US-A-6.065.145 Nachteile, indem eine derartige Schaltungsanordnung auf die Verwendung beim Testen von Datenübertragungen zwischen logischen Blöcken begrenzt ist, die mit einer gemeinsamen Applikationsgeschwindigkeit laufen.
Die vorliegende Erfindung hat nun u. a. zur Aufgabe, eine Verzögerungsfehlertestschaltung und ein Verfahren dazu zu schaffen, die bzw. das gegenüber einer bekannten derartigen Schaltungsanordnung und einem bekannten derartigen Verfahren Vorteile bietet, und die bzw. das insbesondere das Testen von Streckenverzögerungsfehlern zwischen logischen Blöcken ermöglicht, die mit verschiedenen Applikationsgeschwindigkeiten laufen.
Nach einem ersten Aspekt der vorliegenden Erfindung wird eine Verzögerungsfehlertestschaltung der eingangs beschriebenen Art geschaffen, die das Kennzeichen aufweist, dass die Schaltungsanordnung einen Verzögerungsfehlerimpulsgenerator aufweist, vorgesehen zum Analysieren von ersten und zweiten Taktsignalen verschiedener Frequenzen, die mit logischen Schaltungen assoziiert sind, die vorgesehen sind um mit verschiedenen Geschwindigkeiten zu laufen, und zum Ausliefern, in Reaktion auf eine derartige Analyse, einer Impulsfolge von zwei Taktimpulsen für jedes empfangene Taktsignal, wobei der Verzögerungsfehlerimpulsgenerator derart vorgesehen ist, dass die ansteigenden Flanken jedes der zweiten Taktimpulse der genannten zwei Taktimpulse ausgerichtet werden.
Durch eine derartige gesteuerte Ausrichtung der ansteigenden Flanken der genannten zweiten Impulse können Schaltungsanordnungen, wie Flip-Flop-Schaltungen, die in einer einzigen Taktdomäne arbeiten, Daten in dem zweiten Impuls einfangen. Der Übergang von einer langsameren Taktdomäne in eine schnellere wird dann als statisch erscheinen, bis an den zweiten Impuls des schnelleren Taktes, während der Übergang von einer schnelleren Taktdomäne in eine langsamere bis an den zweiten Impuls des langsameren Taktes statisch bleibt.
Synchronisation der ansteigenden Flanken der betreffenden zweiten Impulse auf diese Weise ermöglicht ein Testen der Schaltungsanordnung mit logischen Blöcken, die mit verschiedenen Applikationsgeschwindigkeiten laufen. Die Schaltungsanordnung ermöglicht eine Messung der Verzögerung während Daten durch die digitalen logischen Blöcke laufen und die oben genannte Ausrichtung der ansteigenden Flanken der genannten zweiten Impulse ermöglicht es, dass eine Verzögerung in den digitalen logischen Blöcken, die von einem logischen Block, der in der einen Taktdomäne läuft, übertragen worden ist, genau gemessen wird, wenn diese in einen logischen Block eingefangen wird, der in einer anderen Taktdomäne läuft.
Nach einem zweiten Aspekt der vorliegenden Erfindung wird ein Verfahren geschaffen zum Verzögerungsfehlertesten einer integrierten Schaltung zum Erzeugen eines Ausgangsimpulses in Reaktion auf ein Eingangstriggersignal, gekennzeichnet durch die nachfolgenden Schritte: das Analysieren von ersten und zweiten Taktsignalen mit verschiedenen Frequenzen, die mit logischen Schaltungen assoziiert sind, die verschiedene Applikationsfrequenzen haben, das Erzeugen einer Folge von zwei Taktimpulsen für jedes der genannten ersten und zweiten Taktsignale, wobei die betreffende Folge von Taktimpulsen derart vorgesehen ist, dass die ansteigenden Flanken der zweiten Impulse in jeder der genannten Folgen ausgerichtet werden.
Der Gegenstand des Anspruchs 2 ist vorteilhaft bei der Unterdrückung etwaiger Korruption des Ausgangsvektors, der von dem ersten Applikationsimpuls erzeugt wird.
Der Gegenstand des Anspruchs 3 ist besonders vorteilhaft bei der Darstellung einer zuverlässigen Art und Weise zum Abtasten aufgeteilter Taktimpulse des "fastclk"-Signals.
Die Gegenstände des Anspruchs 4 versuchen Unterfluss oder Übertrag in dem Taktbreiten-Rückwärtszähler zu vermeiden.
Anspruch 5 hat sich als vorteilhaft erwiesen, da es wichtig sein kann, dass die jüngste Instanz von dem Event Counter gespeichert wird, wenn alle Taktsignale zusammen ansteigen bevor der Event Counter überrollt.
Der Gegenstand des Anspruchs 8 dient um zu bestimmen, dass die Breite des Ausgangs- und Labelsignals größer ist als der Taktimpuls, den er schalten muss.
Der Gegenstand des Anspruchs 9 hat sich als vorteilhaft erwiesen, da ein mehrzyklisches Testen der Vollabtastung ermöglicht wird, indem gestattet wird, dass die Taktimpulse unabhängig voneinander während deren normalen Zyklus abgeschaltet werden.
Ausführungsbeispiele der Erfindung sind in der Zeichnung dargestellt und werden im vorliegenden Fall näher beschrieben. Es zeigen:
1 ein Blockschaltbild eines Verzögerungsfehler-Impulsgenerators nach einer Ausführungsform der vorliegenden Erfindung und als integriert in ein integriertes Schaltungspaket,
2 ein detailliertes schematisches Blockschaltbild, das den Verzögerungsfehler-Impulsgenerator nach 1 illustriert,
3 die Freigabesignale, die, wenn geschaltet mit den Taktsignalen aus 5, die in 4 dargestellten Ergebnisse erzeugen,
4 die assoziierten Taktimpulse, entwickelt nach der vorliegenden Erfindung und wie von den Taktsignalen hergeleitet, wie diese in 3 dargestellt sind, und
5 die Beziehung zwischen den Taktsignalen, die nach der vorliegenden Erfindung analysiert werden können.
In 1 ist ein schematisches Blockschaltbild einer Verzögerungsfehlertestschaltung 10 dargestellt, die mit einer zu betreibenden, digitalen logischen Schaltung 12 assoziiert ist, und wobei ein Verzögerungsfehlerimpulsgenerator 14 nach der vorliegenden Erfindung zwischen dem Ausgang eines Taktimpulsteilers 16 und der digitalen Schaltungsanordnung 12 vorgesehen ist. In dem dargestellten Beispiel ist ein Taktimpulsmultiplizierer 18 zum Empfangen eines Kristalltaktimpulssignals vorgesehen, wobei das Ausgangssignal des Taktimpulsmultiplizierers und des Kristalltaktimpulseingangs mit Hilfe eines Multiplexers 20 einem Eingang des Taktimpulsteilers 16 zugeführt wird. Eine Testkontrollblockschaltung (TCB) 22 ist ebenfalls vorgesehen zum Liefern von Merker- und Freigabesignalen zu dem Verzögerungsfehlerimpulsgenerator 14.
Wenn ein Taktimpulsmultiplizierer verwendet wird um den Kristalltaktimpuls zu nehmen und seine Frequenz zu multiplizieren, muss dies auch in der Verzögerungsfehlertestmode kontrolliert werden.
Die in 1 dargestellten jeweiligen Signale können den in der nachstehenden Tabelle aufgeführten funktionellen Definitionen zugeordnet werden:
Wenn deft_en hoch wird, wird der Taktimpulsmultiplizierer freigegeben, da es einige Zeit dauert, die Applikationsfrequenz aufzubauen. Ohne dieses Merkmal könnte es sich herausstellen, dass das Testen von Verzögerungsfehlermustern auf ungünstige Weise zeitaufwendig ist.
Die Steuerung des Multiplexers für den multiplizierten oder Kristalltaktimpuls ist in der nachfolgenden Tabelle dargestellt:
Die nachfolgende Analyse wird auf der Basis entwickelt, dass es neben dem fastclk-Signal zwei weitere Taktimpulssignale clk(0), clk(1) gibt. In diesem Beispiel ist fastclk der schnellste Taktimpuls, clk(0) ist ein Halber und clk(1) ist ein Viertel von fastclk, wie in 5 dargestellt.
Die Taktimpulse, die während des Applikationszyklus erforderlich sind, werden deswegen wie in 4 dargestellt, erscheinen. Es dürfte einleuchten, dass die zweiten Impulse alle derart ausgerichtet sind, dass Daten von Flip-Flop-Schaltungen innerhalb einer Taktimpulsdomäne Daten in dem zweiten Impuls einfangen werden; eine langsamere Taktimpulsdomäne oder eine schnellere ist statisch bis zu dem zweiten Impuls des schnellen Taktimpulses; und eine schnellere Taktimpulsdomäne zu einer langsameren wird statisch sein bis zum zweiten Impuls des langsamen Taktimpulses.
Es sei aber bemerkt, dass Korruption des von dem ersten Applikationsimpuls erzeugten Ausgangsvektors entstehen kann und dies führt zu der Anforderung, dass Abtast-Flip-Flop-Schaltungen vorgesehen werden müssen, damit Unterdrückung der beiden der normalen Zyklusimpulse in allen Taktimpulsen ermöglicht wird.
Um diese Impulse zu schalten sind Taktimpulsfreigabesignale erforderlich und die negativen Flanken des schnellsten Taktimpulses, hier fastclk, wird benutzt um zu vermeiden, dass die geschalteten Taktimpulse kurz stören.
Damit, wenn die Freigabesignale geschaltet werden müssen, der Event Counter aufgebaut wird, kann ein derartiger, wie in 3 dargestellt, verwendet werden.
Aus den Zuständen des Event Counters, wie in 3 dargestellt, ist ersichtlich, dass die positive Flanke von fastclken in dem Event-Zustand 3 aktiviert werden muss, clken(0) in dem Event-Zustand 2 aktiviert werden muss, und clken(1) in dem Event-Zustand 0 aktiviert werden muss. Dies kann mit Hilfe eines Breitenzählers berechnet werden, da erkannt wird, dass fastclk eine Breite von 1 Zyklus hat, dass clk(0) 2 Zyklen breit ist, und clk(1) 4 Zyklen breit ist.
Ein Punkt, bei dem alle Taktimpulse hoch werden, muss zunächst gefunden werden. Dies wird als clocksync bezeichnet und in dem in 3 dargestellten Beispiel lässt sich ein derartiger Punkt in dem Event 4 finden. Dieser Punkt soll wenigstens halbwegs in dem Event Counter liegen. Danach kann mit Hilfe einer Rückwärtszählung rückwärts von clocksync bestimmt werden, dass fastclken = 4 – 1 => 3, clken(0) = 4 – 2 => 2 ist und clk(1) = 4 – 4 => 0, wie aus dem Obenstehenden erforderlich ist.
In 2 ist eine Angabe darüber gegeben, wie die positive Flanke hergeleitet wird. Die negative Flanke der Freigabesignale wird durch Negativflanken-getriggerte Schaltungsanordnungen erzeugt, die durch die eigenen betreffenden Taktimpulse getriggert werden.
Wie erwähnt zeigt 2 ein funktionelles Blockschaltbild des Verzögerungsfehlerstreckengenerators 14 nach 1. Die in 1 dargestellten Eingangs- und Ausgangssignale sind ebenfalls in 2 dargestellt, woraus ersichtlich ist, dass die Taktsignale clk(0)–clk(n – 1) Detektoren 24 für positive Flanken geliefert werden, die je ein Ausgangssignal geben, das einem Taktsignalmultiplexer 26 sowie einem Synchronisationsdetektor 28 zugeführt wird. Der Synchronisationsdetektor 28 empfängt ebenfalls ein Eingangssignal von einem Event Counter 30. Es ist ein weiterer Detektor für positive Flanken in Form einer Rückstellschaltung 32 vorgesehen, und zwar zum Erzeugen eines Rückstellsignals und eines Testmodeeingangssignals, das dem Impulsgenerator 14 zugeführt wird, verlässt den Generator als ein Testmodeausgangssignal über einen Teststeuerblock 34. Der flankendetektierte Taktsignalmultiplexer 26 und der Synchronisationsdetektor 28 liefern Ausgangssignale zu dem Taktimpulsbreiten-Rückwärtszähler 36, der seinerseits ein Ausgangssignal zu einem Takt-Event-Signaldemultiplexer 38 liefert. Der Takt-Event-Signaldemultiplexer 38 ist dazu vorgesehen, betreffende Ausgangstakt-Event-Signale zu liefern, und zwar über eine Reihenschaltung aus Event-Registern 40, Event-Vergleichsschaltungen 42, Freigaberegistern 44, Freigabemultiplexern 46, Negativflankendetektoren 48 und Impulslöschern 50. Die Wirkungsweise des Impulsgenerators 14, worin die vorliegende Erfindung, wie in dem schematischen Blockschaltbild nach 2 dargestellt, verkörpert ist, wird nachstehend näher beschrieben.
Wie erwähnt, ist der Verzögerungsfehlerimpulsgenerator 14 zwischen dem Ausgang des Taktimpulsteilerblocks 16 und der logischen Schaltung 12 vorgesehen um wie in 1 gespeist zu werden. Die ganze Schaltungsanordnung wird mit dem invertierten fastclk betrieben, da sich dies als die geeigneteste und zuverlässigste Zeit ist zum Abtasten von Taktimpulsen, die von fastclk geteilt sind. Wenn die Verzögerungsfehlermode nicht freigegeben ist, kann der größte Teil der Schaltungsanordnung auf vorteilhafte Weise abgeschaltet werden, und zwar zum Reduzieren des Applikationsmodestroms.
Die Teststeuerung 34 wird benutzt zur Steuerung des Testmodesignals, das als Merker wirksam ist, der während des digitalen Testes hoch gesetzt wird um die Teilung in allen Applikationstaktimpulsen zu entfernen. Dies ermöglicht es, dass der Test auf Abtastbasis Daten über verschiedene Taktimpulsdomänenbegrenzungen übertragen und empfangen wird.
Die nachfolgende Tabelle zeigt, wie das testmode_out gesteuert wird.
Aus der oben stehende Tabelle dürfte es einleuchten, dass ein 0 zu 1 Übergang in deft_en gesehen werden muss um eine Rückstellung auszulösen und auf diese Weise die Kalibrierung zu starten. Wenn die Kalibrierung fehlt, d.h. wenn se niedrig gestellt wird, bevor die Kalibrierung komplett ist, oder wenn kein Synchronisationspunkt gefunden werden kann, werden keine Impulse erzeugt. Wie bereits erwähnt, wurde diese "Dump"-Mode als Datensicherung hinzugefügt, im Falle die Kalibrierung aus irgendeinem Grund erfolglos ist. Jeder Taktimpulsausgang wird zwei Taktimpulse erzeugen, wobei aber der zweite Impuls nicht ausgerichtet ist. Der erste Impuls kann ggf. nicht ausgerichtet sein, und zwar abhängig davon, wo das Signal in dem Taktimpulsteilerzyklus aufrechterhalten wird.
Es sei ebenfalls bemerkt, dass wenn die Taktimpulse geschaltet werden, sehr viel acht gegeben werden muss um die Taktimpulse zu Zeitpunkten ein und abzuschalten, die schräg-tolerant sind und die Ausgangsimpulse nicht eingrenzen.
Der Event Counter 30 wird eingeschaltet und wird die ganze Zeit laufen, in der das deft_en Signal hoch ist. Die wird auf vorteilhafte Weise angewandt als ein Zeitbezugswert zum Bestimmen des Auftritts von Taktimpulsübergängen. Das evencountend-Signal gibt an, wenn der Event Counter 30 wieder zu Null zurückrollt. Die Länge des Event Counters 30 ist vorzugsweise derart vorgesehen, dass diese der dreifachen Länge der Wiederholungsrate der Taktimpulse entspricht. Diese Wiederholungsrate umfasst die Anzahl fastclks, die zwischen den Zeiten auftreten, wo von allen Taktimpulsen die Anstiegsflanken zusammenfallen. Dies ist um zu gewährleisten, dass der Taktimpulsbreiten-Rückwärtszähler 36 nicht unterläuft, d.h. umwickelt.
Die Rückstellschaltung 32 detektiert einen Niedrig-Hoch-Übergang, d.h. eine positive Flanke, bei deft_en und erzeugt eine Rückstellung, was den Zyklustaktimpulszähler 25, den Synchronisationsdetektor 28 und die Freigaberegister 40 einstellt.
Die positive Flanke-Detektoren 24 an clk(0)–clk(n – 1) detektieren Übergänge von niedrig zu hoch an jedem dieser Taktimpulse, wie von dem fastclk geteilt.
Der Synchronisationsdetektor 28 überprüft simultan alle positive Flanke-Detektoren 24 um zu bestimmen, wann alle Taktimpulse zusammen ansteigen. Der Zeitbezugswert von dem Event Counter 30 wird ausgelesen und als clocksync gespeichert und der calsync-Merker werden hoch gesetzt. Da der Taktimpulsbreiten-Rückwärtszähler 36 von dem clocksync rückwärts spurt, kann es sich als günstig erweisen, dass die letzte Instanz gespeichert wird, wenn alle Taktimpulse zusammen ansteigen, bevor der Event Counter 30 bei dem gerade gezählten Signal überrollt. Wenn der Synchrondetektor 28 es nicht schafft, einen Punkt zu finden, wo alle Taktimpulse zusammen ansteigen, wird calsync niedrig bleiben und dies wird vermeiden, dass das kalibrierte Signal gesetzt wird, und wird auch die Lieferung von Ausgangsimpulsen in dem Applikationszyklus vermeiden.
Die Anordnung mit dem Zyklustaktimpulszähler 25, dem Flankendetektierten Taktimpulsmultiplexer 26 und dem Taktimpuls-Event-Demultiplexer 30 ist ein Implementierungsergebnis zum Optimieren der Anzahl Schaltungen, die in dem Entwurf verwendet werden. Ohne diese Anordnung würde ein einzelner Taktimpulsbreiten-Rückwärtszähler 36 würde für jedes zu analysierende Taktimpulssignal erforderlich sein. In der illustrierten Ausführungsform selbstverständlich zusätzlich zu einem kleinen Zähler, der dazu dient, die Taktimpulse periodisch zu durchlaufen. Auf diese Weise kann in der vorliegenden Erfindung jeder Taktimpuls einzeln analysiert werden und nachdem die Analyse des letzten Taktimpulses clk(n – 1) beendet ist, wird der kalibrierte Merker derart gesetzt, dass er angibt, dass die Kalibrierung beendet worden ist.
Der Taktimpulsbreiten-Rückwärtszähler 36 wird ausgelöst, wenn das cal-sync-Signal hoch wird und auf diese Weise clocksync als Startpunkt zum Rückwärtszählen um die Breite des Taktimpulses nehmen kann. Dies ist der Punkt, an dem das Freigabesignal an diesem Taktgeber dann eingeschaltet werden muss, damit es ermöglicht wird, dass die zweiten Impulse ausgerichtet werden.
Die Event-Register 40 sind vorgesehen zum Speichern jedes Wertes, der durch den Taktbreiten-Rückwärtszähler 36 berechnet worden ist.
Zum Aktivieren der Freigaberegister 44 während des Applikationszyklus, wenn der Teste das se Signal herunter zieht, wird ein Freigabeblock verwendet. Dies aktiviert nur das aktive Signal, wenn das kalibrierte Signal angibt, dass Kalibrierung durchgeführt worden ist, und wenn ein "evencountend"-Signal aufgetreten ist, nachdem das se Signal niedrig geworden ist. Das Warten darauf, dass der Zähler überrollt gewährleistet auf vorteilhafte Weise, dass die Impulse nicht in der Mitte des Event Counter-Zyklus erzeugt werden, was zu unvorhersagbaren Ergebnissen führen würde. Die Event-Vergleichsschaltungen 42 sind vorgesehen zum Vergleichen des aktuellen Zeitbezugswertes mit der erfor derlichen Zeit in den Event-Registern 40 und zum entsprechenden Aktivieren der Freigaberegister 44.
Der Freigabemultiplexer 46 wird verwendet um zwischen der automatischen Verzögerungsfehlermode, wie oben beschrieben, und einer "Dump"-Mode zu schalten. Die "Dump"-Mode ist vorgesehen um als Datensicherung zu dienen, nur wenn die automatische Verzögerungsfehlermode nicht funktioniert. Diese wird aber zwei Impulse an jedem der Taktgeber erzeugen, ungeachtet, ob Kalibrierung stattgefunden hat oder nicht. Es dürfte aber einleuchten, dass von diesen Taktgebern die zweiten Impulse nicht ausgerichtet sind und folglich die "Dump"-Mode nicht benutzt werden kann zum Testen einer Grenzdatenübertragung. Es sei ebenfalls bemerkt, dass an dem se Signal eine synchronisierte Flip-Flop-Schaltung effektiv vorgesehen ist, betrieben von dem eigenen invertierten betreffenden Taktimpuls.
Der negative-Flankendetektor 48 erzeugt ein Ausgangssignal, das von der abfallenden Flanke des Eingangssignals hergeleitet wird und das zwei Taktperioden lang hoch ist. Es sei bemerkt, dass dies die negative Flanke des eigenen betreffenden Taktimpulses beeinflusst und nicht den fastclkn. Dies gewährleistet, dass die Breite des Ausgangsfreigabesignals größer ist als der Taktimpuls, den es schalten wird.
Das Taktaustasten und -schalten erfolgt durch den Impulsaustaster 50, der dazu dient, die zwei Taktimpulse dadurch zu erzeugen, dass der betreffende Taktimpuls zu dem Freigabesignal addiert wird; das von dem negativen-Flankendetektor hergeleitet worden ist. Diese zwei Impulse können unabhängig voneinander ausgetastet oder einander überlagert werden, und zwar durch Abtastung einer Null in die betreffende Flip-Flop-Schaltung in diesem Block. Dadurch, dass ein vereinfachtes Modell des Verzögerungsfehlerimpulsgeneratorblocks geschaffen wird, kann ein Abtastmustererzeugungswerkzeug automatisch Muster analysieren und erzeugen, die dieses Merkmal für Datenübertragungen zwischen Taktimpulsbegrenzungen benutzen können. Die Taktimpulsaustastung und -schaltung ermöglicht einen Mehrzyklen-Vollabtasttest dadurch, dass es gestattet wird, dass die Taktimpulsgeber unabhängig voneinander in deren normalem Zyklus abgeschaltet werden.
Die automatische Betriebsart ist vorgesehen um der nachfolgenden Sequenz zu folgen:
1) Rückstellung:
Wenn an deft_en ein Übergang von niedrig zu hoch detektiert wird, wird der Block rückgestellt und die Kalibrierung startet;
2) Kalibrierungslauf:
testmode_out wird zu niedrig forciert, so dass die Taktverteiler, die diesen Block liefern, ihre maximalen Applikationstaktimpulse liefern und der Sync-Detektor 28 das Event aller Taktimpulse, die zusammen ansteigen, ortet und speichert. Der Taktimpulsbreiten-Rückwärtszähler 36 ortet und speichert das Event, wenn jeder Taktgeber aktiviert werden muss und der kalibrierte Merker hoch gesetzt ist. Die maximale Kalibrierungszeit wird sein wie folgt: (2 + n/3) × Länge der Event Counter × fastclk-Periode.
3) Nach der Kalibrierung
testmode_out folgt nun se.
Jeweils, wenn se herunter geht, wartet die Schaltungsanordnung, bis der Event Counter 30 überrollt und löst danach die zwei Impulse an den richtigen Stellen aus zum Synchronisieren der zweiten Impulse. Die maximale Zeit, bevor die Impulse sichtbar werden beträgt: 2 × Länge der Event Counter × fastclk-Periode.
Da die dargestellte Ausführungsform der vorliegenden Erfindung entworfen worden ist um bei der negativen Flanke des fastclk-Signals zu arbeiten, wird die automatische Kalibrierung unzuverlässig, wenn diese bei jedem geteilten Taktgeber verwendet wird, der bei der negativen Flanke des fastclk ändert. Dadurch, dass nur der fastclk verzögert wird, der diesem Block zugeführt wird, beispielsweise durch Verwendung asynchroner Gates, wird die Beschränkung entfernt. Die vorliegende Erfindung wird dann aber Technologie-abhängig.
Es dürfte einleuchten, dass die dargestellte Ausführungsform in VHSIC-Beschreibungssprache entworfen worden ist und vorteilhafterweise klein ist, und zwar durch die Multiplexbehalndlung der Taktimpulse, die effektive Neuverwendung des negativen-Flankendetektors und durch die Minimierung der Zählergrößen.
Sie kann auch hohe Betriebsgeschwindigkeiten erreichen, obschon es sich herausstellen kann, dass dies abhängig sein kann von der Synthese der Schaltungsanordnung. Die Kalibrierung kann aber mit einem reduzierten fastclk erreicht werden, da nur das relative Teilungsverhältnis relevant ist und die Schaltungsanordnung dann, wenn sie einmal kalibriert worden ist, mit einer viel höheren Geschwindigkeit laufen kann. In dieser Mode wird die größte mögliche Geschwindigkeitsbeschränkung abhängig sein von der Struktur des Event Counters.
Als weiterer Vorteil ist die vorliegende Erfindung auf bequeme Weise konfigurierbar unter Verwendung der allgemeinen Fähigkeit des VHDL und erfordert auf diese Weise keine Änderung bei der Instanziierung. Wenn die Anzahl Taktgeber und die maximale Wiederholungsrate, multipliziert mit drei spezifiziert ist, kann bei der Synthese ein Block erzeugt werden um jede beliebige Anforderung zu erfüllen.
Wie bereits erwähnt, ist es zuverlässig, wenn nicht in der Verzögerungsfehlermode, Taktimpulse durch Experimentierung nur der Verzögerung eines einzigen Gates durchgelassen werden. Wenn in der Verzögerungsfehlermode, wird die oben genannte "Dump"-Mode immer zwei Impulse erzeugen, ungeachtet des Kalibrierungszustandes und das se und Testmodesignal werden durch negative-Flanke getriggerte Flip-Flop-Schaltungen geschützt.
Weiterhin kann die Anordnung auf vorteilhafte Weise einwandfrei simuliert werden, ohne dass "glitches" oder "Unbekannten" erzeugt werden, und sie hat eine geringe Leistungsanforderung, da während der Applikation der Hauptteil des Verzögerungsfehlerimpulsgenerators abgeschaltet werden kann.
Text in der Zeichnung
1

Kristall
Freigabe

2

kalibriert

Claims

Verzögerungsfehler-Testschaltung zum Erzeugen eines Ausgangsimpulses in Reaktion auf ein Eingangstriggersignal (fastclk), wobei die Schaltungsanordnung einen Verzögerungsfehlerimpulsgenerator (14) aufweist, vorgesehen zum Analysieren von ersten (clk(0)) und zweiten (clk(1)) Taktsignalen verschiedener Frequenzen, die mit logischen Schaltungen assoziiert sind, die vorgesehen sind um mit verschiedenen Geschwindigkeiten zu laufen, und zum Ausliefern, in Reaktion auf eine derartige Analyse, einer Impulsfolge von zwei Taktimpulsen (clkout(0), clkout(1)) für jedes empfangene Taktsignal, dadurch gekennzeichnet, dass der Verzögerungsfehlerimpulsgenerator (14) derart vorgesehen ist, dass die ansteigenden Flanken jedes der zweiten Taktimpulse der genannten zwei Taktimpulse ausgerichtet werden.
Schaltungsanordnung nach Anspruch 1 und mit einer Abtast-Flip-Flop-Schaltung, vorgesehen zum Unterdrücken wenigstens eines der Zyklusimpulse des Taktsignals.
Schaltungsanordnung nach Anspruch 1 oder 2 und vorgesehen zum Wirken bei einer invertierten Version des Taktsignals mit der höchsten Frequenz.
Schaltungsanordnung nach einem der vorstehenden Ansprüche, und mit einem Event Counter (30), vorgesehen zum Ermitteln des Auftritts von Taktsignalübergängen und vorgesehen zum Arbeiten bei wenigstens der dreifachen Wiederholungsrate der Taktsignale.
Schaltungsanordnung nach Anspruch 4, wobei der Zeitbezugswert von dem genannten Event Counter (30) gespeichert wird.
Schaltungsanordnung nach Anspruch 5 und mit Mitteln zum Erzeugen von Taktfreigabesignalen (fastclken, clken(0), clken(1)), die dazu dienen, die Taktimpulse bei den negativen Flanken des schnellsten Taktsignals zu schalten.
Schaltungsanordnung nach einem oder mehreren der Ansprüche 1 bis 6, und versehen mit Mitteln (46) zum Schalten zwischen einer Verzögerungsfehlermode und einer Sicherungsmode, wobei für jedes Taktsignal zwei Impulse erzeugt werden, wobei aber der zweite Impuls nicht ausgerichtet wird und ungeachtet, ob eine automatische Ausrichtung der zweiten Impulse möglich ist.
Schaltungsanordnung nach einem der Ansprüche 1 bis 7, und mit Detektormitteln (48) für eine negative Flanke, vorgesehen zum Arbeiten an der negativen Flanke des eigenen betreffenden Taktsignals zum Erzeugen eines Ausgangssignals, das zwei Taktperioden lang logisch hoch ist.
Schaltungsanordnung nach Anspruch 8, und mit Taktaustast- und -schaltmitteln (50) zum Erzeugen der zwei Taktimpulse durch eine logische Kombination des Taktsignals mit einem Freigabesignal, hergeleitet von den genannten Detektormitteln (48).
Schaltungsanordnung nach einem der Ansprüche 1–9, und mit Taktbreiten-Rückwärtszählermitteln (36) zum Empfangen von einzelnen Taktsignalen von einem Multiplexer und zum Liefern eines Ausgangssignals zu dem Demultiplexer.
Verfahren zum Testen einer integrierten Schaltung auf Verzögerungsfehler und mit dem Verfahrensschritt der Erzeugung eines Ausgangstestimpulses in Reaktion auf ein Eingangstriggersignal (fastclk), wobei dieses Verfahren die nachfolgenden Verfahrensschritte umfasst: das Analysieren eines ersten Taktsignals (clk(0)) und eines zweiten Taktsignals (clk(1)) mit verschiedenen Frequenzen und mit logischen Schaltungen assoziiert, die verschiedenen Anwendungsgeschwindigkeiten haben; das Erzeugen einer Impulsfolge von zwei Taktimpulsen (clkout(0), clkout(1)) für jedes der genannten ersten und zweiten Taktsignale, dadurch gekennzeichnet, dass die Folge von Taktimpulsen derart vorgesehen ist, dass die ansteigenden Flanken der zweiten Impulse in jeder der genannten Folgen ausgerichtet werden.
Verfahren nach Anspruch 11 und weiterhin mit Verfahrensschritten geleitet entsprechend der Schaltungsanordnung einer oder mehrerer der Ansprüche 1 bis 10.