DE19534735C2 - Taktflankenformungsschaltung und -verfahren für IC-Prüfsystem - Google Patents

Description

Die Erfindung betrifft eine Steuerimpuls- oder Taktflankenformungsschaltung für ein Halbleiter-IC-Prüfsy­ stem und insbesondere eine Taktflankenformungsschaltung, durch die die zeitliche Steuerung bzw. der zeitliche Verlauf einer Anstiegsflanke und einer Abfallflanke eines Test- oder Prüfsignals exakt erzeugt werden, das einem zu prüfenden IC- Baustein bzw. einer zu prüfenden IC-Vorrichtung zugeführt werden soll.

Beim Prüfvorgang für einen Halbleiter-IC-Baustein, wie beispielsweise für einen Halbleiterspeicher, wird ein zu prüfender IC-Baustein auf einem Prüfkopf eines Halbleiter- IC-Prüfsystems angeordnet. Das IC-Prüfsystem führt dem zu prüfenden IC-Baustein ein Prüfsignal zu, wobei die Anstiegs- und Abfallflanken des Prüfsignals durch eine Taktflanken­ formungsschaltung gesteuert werden. Das IC-Prüfsystem weist eine große Anzahl von Prüfsignalwegen auf, um die Prüfsignale entsprechenden Eingangsanschlüssen des zu prüfenden IC-Bausteins zuzuführen.

Ein Beispiel für eine Taktflankenformungsschaltun­ gen ist in Fig. 4 dargestellt, wobei nur ein Satz von Schaltungen dargestellt ist, die für einen Prüfsignalweg des IC-Prüfsystems verwendet werden. Die Taktflankenformungs­ schaltung von Fig. 4 weist drei identische Schaltungen auf, durch die Taktflanken parallel erzeugt werden. Die mehreren Taktflankenerzeugungsschaltungen sind vorgesehen, weil eines der durch ein IC-Prüfsystem zum Prüfen von Halbleiter-IC- Bausteinen verwendeten Prüfverfahren ein Prüfzyklus ist, wo­ bei jeder Prüfzyklus durch einen Benutzer durch ein Programm festgelegt wird. Das Zeitintervall für jeden Prüfzyklus ist nicht fest vorgegeben sondern frei wählbar. Während dieses Prüfzyklus wird durch eine Treiberschaltung bzw. einen Trei­ ber 51 ein wellenlängenformatiertes, alternativ als Treiberwellenform bezeichnetes Prüfsignal erzeugt, wie bei­ spielsweise eine RZ- (Return-to-zero-), eine NRZ- (Non-re­ turn-to-zero-), oder eine Exklusiv-ODER-Wellenform. Fig. 5 zeigt diesen Zusammenhang bezüglich des Prüfzyklus und der Treiberwellenform.

In jedem Prüfzyklus von Fig. 5 werden ein oder zwei zum Prüfen eines IC-Bausteins erforderliche Treiberwellen­ formen mit Phasendifferenzen t1, t2 und t3 bezüglich des Be­ ginns des Prüfzyklus erzeugt. Wenn eine Treiberwellenform erzeugt werden soll, sind zwei Taktflanken, d. h. eine An­ stiegs- und eine Abfallflanke, erforderlich und, wenn zwei Treiberwellenformen erzeugt werden sollen, vier Taktflanken erforderlich. Im Fall von Fig. 5 werden während zwei Prüf­ zyklen, einem Prüfzyklus 1 und einem Prüfzyklus 2, zwei Treiberwellenformen erzeugt. Daher sind für jeden Prüfzyklus drei als Taktflanken t1, t2 und t3 dargestellte Taktflanken erforderlich, um die Takte bzw. zeitliche Steuerung der Treiberwellenformen festzulegen.

Allgemein ist ein Taktgenerator so aufgebaut, daß er in einem Prüfzyklus eine Taktflanke erzeugt. Daher sind, wenn drei Taktflanken erzeugt werden, wie in Fig. 5 erforderlich, drei parallel angeordnete Taktgeneratoren vorgesehen, wie in Fig. 4 dargestellt. Die Ausgangssignale der Taktge­ neratoren werden durch ODER-Schaltungen 40 ₁ und 40 ₂ kombi­ niert, um einem RS-Flipflop 50, das eine Treiberwellenform bildet, die schließlich durch einen Treiber 51 erzeugt wird, Setz- und Rückstellsignale zuzuführen.

Nachstehend wird die obere Zeitgeber- oder Steuerungs­ schaltung von Fig. 4 beschrieben. Die Steuerungsschaltung weist einen Taktgenerator 1, ein Formatsteuerungs-Schalt­ element 22 _i und eine Einrichtung zum Abgleichen von Lauf­ zeitunterschieden oder Laufzeitabgleicheinrichtung 30 ₁ auf, wobei diese Einrichtungen in Serie geschaltet sind. Durch eine durch diese Steuerungsschaltung erzeugte Taktflanke wird dem RS-Flipflop 50 entweder über die ODER-Schaltung 40 ₁ ein Setzsignal oder über die ODER-Schaltung 40 ₂ ein Rück­ stellsignal zugeführt. Eine Mustererzeugungseinrichtung 5 führt den Taktgeneratoren 1-3 ein Prüfzykluszuordnungs­ signal, durch das ein entsprechender Prüfzyklus festgelegt wird, und Verzögerungszeitdaten zu.

Der Taktgenerator 1 dient dazu, einem Formatsteuerungs- Schaltelement 22 ₁ eine Taktflanke t1 mit einer beliebigen Verzögerungszeit zuzuführen. Der Taktgenerator 1 weist eine Logik-Verzögerungsschaltung 10, eine Freigabe-Torschaltung 11 und eine Schaltung 12 zum Erzeugen variabler Verzögerun­ gen auf. Die Logik-Verzögerungsschaltung 10 weist einen Da­ tenspeicher M und eine taktsynchronisierte Verzögerungs­ schaltung auf, bei der mehrere in Serie geschaltete Flipflops durch ein Hochauflösungstaktsignal ck gesteuert werden. Die taktsynchronisierte Verzögerungsschaltung (nicht dargestellt) erzeugt ein Freigabesignal, das bezüglich dem durch die Mustererzeugungseinrichtung 5 erzeugten Prüfzy­ kluszuordnungssignal verzögert ist. Das Freigabesignal wird um ein ganzzahliges Vielfaches einer Periode des Taktsignals und synchronisiert mit dem Taktsignal zufällig verzögert. Durch das Freigabesignal wird die Freigabe-Torschaltung 11 geöffnet, so daß der Hochauflösungstakt ck, der eine Takt­ flanke des Prüfsignals bildet, diese durchlaufen kann.

Die Frequenz des Taktsignals ck kann durch die Wahl des Aufbaus auf beispielsweise 200 MHz festgelegt werden, wo­ durch eine Auflösung von 5 ns erhalten wird, weil eine Peri­ ode des Taktsignals 5 ns beträgt. Für den Prüfzyklus oder die Taktflanken ist jedoch manchmal eine höhere Zeitauflö­ sung als 5 ns, beispielsweise 1 ns, erforderlich. In diesem Fall ist am Ausgang der Freigabe-Torschaltung 11 die Schal­ tung 12 zum Erzeugen variabler Verzögerungen angeordnet, wo­ durch eine zusätzliche Verzögerungszeit erhalten wird, die unter der Steuerung durch ein Steuersignal vom Datenspeicher M in Schritten von 0.5 ns eingestellt werden kann. Der Datenspeicher M speichert die Steuersignale, um die Schal­ tung 12 zum Erzeugen variabler Verzögerungen zu steuern, wenn für das Prüfprogramm eine Zeitauflösung von weniger als 5 ns erforderlich ist. Die auf den Verzögerungszeitsignalen vom Datenspeicher M basierende Verzögerungszeit kann in Re­ alzeit verändert werden.

Fig. 6 zeigt ein Beispiel eines Schaltungsaufbaus der Schaltung 12 zum Erzeugen variabler Verzögerungen. Das Bei­ spiel von Fig. 6 zeigt mehrere IC-Schaltelemente, durch die jeweils eine auf deren Signallaufzeit basierende Verzöge­ rungszeit bereitgestellt wird. Ein Eingangsimpulssignal wird einem Eingangsanschluß 13 zugeführt, und Verzögerungszeitsi­ gnale werden einem Eingangsanschluß 14 zugeführt. Die Verzögerungszeitsignale werden UND-Gattern 15 ₁ und 15 ₂ zuge­ führt, von denen eines selektiv geöffnet wird. Wenn das Gat­ ter 15 ₁ ausgewählt wird, wird das Eingangsimpulssignal durch eine Verzögerungsschaltung 16 verzögert, durch die eine Ver­ zögerungszeit von 2 ns bereitgestellt wird, und einem ODER- Gatter 17 zugeführt. Wenn das Gatter 15 ₂ ausgewählt wird, wird das Eingangsimpulssignal dem ODER-Gatter 17 ohne Verzö­ gerung zugeführt. Auf ähnliche Weise wird das Eingangsim­ pulssignal Schaltungen entweder mit oder ohne Verzögerung zugeführt. Daher kann das Eingangsimpulssignal durch eine Verzögerungsschaltung 18 eine Verzögerung von 1 ns oder durch eine Verzögerungsschaltung 19 eine Verzögerung von 500 Pikosekunden (0.5 ns) erhalten. Im Beispiel von Fig. 6 ist bei einer Auflösung von 500 Pikosekunden die maximale Verzö­ gerungszeit von 4 ns verfügbar.

In Fig. 4 empfängt eine Hauptformatsteuerungseinrich­ tung 21 der Formatsteuerungseinrichtung 20 ein Formatsignal von der Mustererzeugungseinrichtung 5 und interpretiert das Formatsignal und führt den Formatsteuerungs-Schaltelementen 22 ₁, 22 ₂ und 22 ₃ Steuersignale zu. Im Formatsteuerungs- Schaltelement 22 wird ausgewählt, ob das Impulssignal vom Taktgenerator 1 zum Formen einer Anstiegs- oder einer Ab­ fallflanke verwendet werden soll. Das ausgewählte Impulssi­ gnal wird durch die Laufzeitabgleicheinrichtung 30 verzö­ gert, um den Laufzeitunterschied zwischen den mehreren Si­ gnalwegen abzugleichen, und daraufhin dem ODER-Gatter 40 ₁ oder 40 ₂ zugeführt.

Der Laufzeitunterschied bezeichnet im Zusammenhang mit der Erfindung eine Zeitdifferenz einer Signallaufzeit in ei­ nem der mehreren Signalwege bezüglich einer Referenzzeit. Im Beispiel von Fig. 4 werden in einem einzelnen Prüfsignalweg sechs Signalwege verwendet, um den ODER-Gattern 40 ₁ und 40 ₂ Impulssignale zuzuführen, wobei die Zeitdifferenzen zwischen den Signallaufzeiten der Signalwege bezüglich der Referenz­ zeit, bis die Signale den vorgegebenen Punkt, wie beispiels­ weise das RS-Flipflop 50 erreichen, als Laufzeitunterschied bezeichnet werden. Die Laufzeitabgleicheinrichtung 30 ad­ diert bezüglich jedem der Signalwege eine Verzögerungszeit, so daß alle Signallaufzeiten in den Signalwegen gleich sind. Die Referenzzeit wird beispielsweise so festgelegt, daß sie der längsten Laufzeit der sechs Signalwege gleich ist.

In der Laufzeitabgleicheinrichtung 30 vorgesehene Schaltungen 33 und 34 zum Erzeugen variabler Verzögerungen haben den gleichen Basisaufbau wie die im Taktgenerator 1 verwendete und in Fig. 6 dargestellte Schaltung. Weil die zum Einstellen der Laufzeit in den Schaltungen 33 und 34 zum Erzeugen variabler Verzögerungen erforderliche Verzögerungs­ zeit jedoch normalerweise wesentlich länger ist als die zum Bereitstellen einer Hochauflösungs-Verzögerungszeit, die kürzer ist als ein Zyklus des Taktsignals, erforderliche Verzögerungszeit, ist die Anzahl von Schaltungskomponenten in den Schaltungen 33 oder 34 zum Erzeugen variabler Verzö­ gerungen wesentlich größer als die Anzahl von Schaltungskom­ ponenten der im Taktgenerator 1 verwendeten Schaltung 12 zum Erzeugen variabler Verzögerungen. Register 31 und 32 werden verwendet, um die Verzögerungszeit für die Schaltungen 33 und 34 zum Erzeugen variabler Verzögerungen bereitzustellen, weil die Verzögerungszeiten in den Schaltungen zum Erzeugen variabler Verzögerungen fest vorgegeben sind, wenn diese einmal eingestellt sind.

Fig. 7 zeigt eine Impulsübersicht der vorstehend er­ wähnten Verzögerungszeiten. Der Prüfzyklus von Fig. 7A und die Verzögerungszeit der Taktflanke von Fig. 7E werden durch einen Benutzer durch ein Programm festgelegt. In die­ sem Beispiel beträgt der Prüfzyklus 1 38 ns und die Verzöge­ rungszeit 14 ns, während der Prüfzyklus 2 33 ns und die ent­ sprechende Verzögerungszeit 14 ns beträgt, wobei diese Werte in das Programm geschrieben sind. Die Frequenz des Hochauf­ lösungstaktsignals von Fig. 7B beträgt 200 MHz, so daß das Zeitintervall 5 ns beträgt. Ein in Fig. 7C dargestelltes Prüfzykluszuordnungssignal und die in Fig. 7E dargestellten Verzögerungsdaten werden durch die Mustererzeugungseinrich­ tung 5 der Logik-Verzögerungsschaltung 10 zugeführt. Das Prüfzykluszuordnungssignal, das Impulse mit einer Impuls­ breite von 5 ns an beiden Enden des Prüfzyklus aufweist, be­ stimmt die Länge jedes Prüfzyklus. In Fig. 7D dargestellte Daten (PADAT), die die Zeitdifferenz jedes Prüfzyklus und das Taktsignal darstellen, werden ebenfalls durch die Mustererzeugungseinrichtung 5 erzeugt.

Im Prüfzyklus 1 beträgt die Verzögerungszeit der Takt­ flanke 14 ns, wie in Fig. 7E dargestellt. Daher gibt die Logik-Verzögerungsschaltung 10 ein Freigabesignal (Fig. 7F) mit einer Impulsbreite von 5 ns nach einer Zeitdauer von 10 ns nach dem Beginn des Prüfzyklus 1 an die Torschaltung 11 aus. Das Freigabesignal ist in der Freigabe-Torschaltung 11 mit dem Taktsignal synchronisiert, so daß das Ausgangssignal der Freigabe-Torschaltung 11, das ein torgesteuertes Taktsignal ist, bezüglich dem Beginn des Prüfzyklus 1 nach 10 ns erzeugt wird. Die Schaltung 12 zum Erzeugen variabler Verzö­ gerungen erzeugt eine Verzögerungszeit von 4 ns, um eine Taktflanke mit einer Verzögerung von 14 ns zu erzeugen, wie in Fig. 7I dargestellt. Die Laufzeitabgleicheinrichtung 30 addiert eine vorgegebene Zeit zum von der Schaltung 12 zum Erzeugen variabler Verzögerungen über das Formatsteuerungs- Schaltelement 20 erhaltenen Signal, um die Zeitunterschiede bezüglich den anderen Signalwegen zu kompensieren. Im Bei­ spiel von Fig. 7J wird zum torgesteuerten Taktsignal von der Schaltung 12 zum Erzeugen variabler Verzögerungen auto­ matisch eine Verzögerungszeit von 10 ns addiert, um den Laufunterschied auszugleichen. Das Ausgangssignal der Lauf­ zeitabgleicheinrichtung 30 wird dem ODER-Gatter 40 ₁ oder 40 ₂ zugeführt.

Die Taktflanken werden im Halbleiter-IC- Prüfsystem wie vorstehend beschrieben geformt. Wie in Fig. 4 dargestellt, werden drei identische, parallel angeordnete Steuerungsschaltungen zum Erzeugen von Taktflanken verwen­ det, wobei jede Schaltung entweder eine Anstiegs- oder eine Abfallflanke erzeugt. D. h., die Taktflanken werden durch die Taktgeneratoren 1-3, die Formatsteuerungs-Schaltelemente 22 und die Laufzeitabgleicheinrichtungen 30 erzeugt und über die ODER-Gatter über sechs Signalwege dem RS-Flipflop 50 zu­ geführt. In Fig. 4 erstrecken sich die sechs Signalwege von den Schaltungen 33 oder 34 zum Erzeugen variabler Verzögerungen zu den ODER-Gattern 40.

Diese Hochauflösungs-Steuerungsschaltungen sind wich­ tig, um die Leistungsfähigkeit bzw. die Funktion das Halbleiter-IC-Prüfsystems festzulegen. Die Gesamtlänge der Signalwege, wie beispielsweise die Signalwege von den Laufzeitabgleicheinrichtungen 30 zum ODER-Gatter 40, begren­ zen jedoch die mögliche Auflösung der Taktflanken, weil die Signallaufzeiten in den Signalwegen sich mit Änderungen der Umgebungsbedingungen, wie beispielsweise Temperaturänderun­ gen, verändern.

Wie vorstehend erwähnt werden, weil die zum Einstellen der Laufzeitunterschiede in den Schaltungen 33 und 34 zum Erzeugen variabler Verzögerungen erforderliche Verzögerungs­ zeit wesentlich größer ist als die zum Bereitstellen einer Hochauflösungs-Verzögerungszeit, die kürzer ist als ein Zy­ klus des Taktsignals, erforderliche Verzögerungszeit, die Anzahl der Schaltungskomponenten und die Signalweglängen in den Schaltungen 33 und 34 zum Erzeugen variabler Verzögerun­ gen sehr groß. Außerdem erzeugen die Schaltungen 33 und 34 zum Erzeugen variabler Verzögerungen auf den Signallauf­ zeitverzögerungen jedes IC-Schaltelements basierende Verzö­ gerungszeiten, wobei die Verzögerungszeiten nicht sehr sta­ bil sind, weil die Laufzeitverzögerung eine analoge Zeit ist. Daher ergibt sich bei dieser Taktflankenformungsschaltung ein Problem, so daß es schwie­ rig ist, eine Hochauflösungstaktflanke zu erzeugen.

Je größer der Signalweg ist, desto größer ist die Wahr­ scheinlichkeit, daß die Taktflanken verzerrt oder durch Zit­ tern (Jitter) beeinflußt sind, wodurch die Genauigkeit der Taktflanken ebenfalls beeinträchtigt wird. Daher muß die Ge­ samtlänge der Signalwege, die sich vom Taktgenerator zum Formatsteuerungs-Schaltelement zur Laufzeitabgleicheinrich­ tung, zum ODER-Gatter und zum RS-Flipflop erstrecken, redu­ ziert werden. Außerdem wird erwartet, daß durch Verringern der Signalweglängen die bei der Konstruktion der Steuerungsschaltungen vorhandene Unsicherheit der Zeitauflö­ sung vermindert wird, wodurch der Konstruktionsprozeß für derartige Steuerungsschaltungen vereinfacht wird.

Außerdem sind bei einer solchen Steuerungsschaltung viele Schaltungskomponenten erforderlich, wie beispielsweise in den Laufzeitabgleicheinrichtungen, um eine hohe Auflösung zu erreichen, wodurch hohe Kosten entstehen. Darüber hinaus ist es bei einer solchen Steuerungsschaltung schwierig, den Aufbau und den Abgleich der Schaltungen zu vereinfachen, weil viele analoge Gerätekomponenten verwendet werden, für die jeweils hinsichtlich der Zeitauflösung eine besondere Sorgfalt erforderlich ist.

EP 0 208 049 A2 und US 4,212,443 A befassen sich mit der Idee, ein Taktsignal durch Kombination einer Grobverzögerung (ganzzahliges Vielfaches eines Referenztaktes) und einer Feinverzögerung (Bruchteil einer Periode des Referenztaktes) zu erzeugen. Diese Veröffentlichungen zeigen jedoch nicht spezielle Schaltungsanordnungen zum Reduzieren der Signalwege zu der Taktflankenformungsschaltung (RS- Flipflop). Ferner ist in diesen Veröffentlichungen die Idee, einen Laufzeitunterschied (Unterschied in den Signallaufzeitverzögerungszeiten mehrerer Signalwege) in Kombination mit der Feinverzögerung zusätzlich einzustellen, nicht offenbart.

Daher ist es eine Aufgabe der vorliegenden Erfindung, eine in einem Halbleiter-IC-Prüfsystem zu verwendende Taktflankenformungsschaltung bereitzustellen, durch die die Genauigkeit und die Auflösung bei der Formung der Taktflan­ ken von Prüfsignalen verbessert werden können, die einem zu prüfenden Halbleiterbaustein zugeführt werden.

Ferner wird eine Taktflankenformungsschaltung bereit­ gestellt, durch die Taktflanken für Prüfsignale mit hoher Genauigkeit und hoher Auflösung ohne Einfluß durch Umweltbe­ dingungen, wie beispielsweise Temperaturänderungen, erzeugt werden können.

Ferner wird eine Taktflankenformungsschaltung bereitge­ stellt, bei der die Anzahl von in der Taktflankenformungs­ schaltung verwendeten Schaltungskomponenten verringert wer­ den kann.

Ferner wird eine Taktflankenformungsschaltung bereit­ gestellt, bei der die Anzahl von Signalwegen vermindert wer­ den kann, über die die Taktsignale übertragen werden.

Ferner wird eine Taktflankenformungsschaltung bereit­ gestellt, bei der die Länge von Signalpfaden verringert wer­ den kann, über die die Taktsignale übertragen werden.

Die erfindungsgemäße Taktflankenformungsschaltung ist so aufgebaut, daß Analogschaltungen, wie beispielsweise hochauflösende Schaltungen zum Erzeugen variabler Verzöge­ rungen, wesentlich reduziert und durch Logikschaltungen er­ setzt sind. Die Anzahl von Signalwegen und die Länge der Si­ gnalwege, über die die Taktsignale übertragen werden, sind ebenfalls reduziert. Die erfindungsgemäße Taktflankenfor­ mungsschaltung wird in einem Halbleiter-IC-Prüfsystem ver­ wendet, das zum Prüfen von IC-Bausteinen verwendet wird, wo­ bei einem IC-Baustein Prüfsignale über mehrere den Eingangsanschlüssen des IC-Bausteins entsprechende Prüfsi­ gnalpfade zugeführt werden, um in einem Prüfzyklus für jeden Prüfsignalweg mehrere Taktflanken des Prüfsignals zu erzeu­ gen.

Die erfindungsgemäße Taktflankenformungsschaltung weist auf:
eine Mustererzeugungseinrichtung zum Erzeugen eines ei­ nem Halbleiterbaustein zuzuführenden Prüfmusters, wobei das Prüfmuster ein Prüfzykluszuordnungssignal (bzw. Zeitdauersi­ gnal) aufweist, das eine Zeitdauer des Prüfzyklus darstellt, und erste Verzögerungszeitdaten, die eine Zeitverzögerung einer Taktflanke bezüglich dem Beginn des Prüfzyklus dar­ stellen;
mehrere erste Logik-Verzögerungsschaltungen, denen das Prüfzykluszuordnungssignal und die Verzögerungszeitdaten von der Mustererzeugungseinrichtung zugeführt werden, wobei jede der ersten Logik-Verzögerungsschaltungen die ersten Verzö­ gerungszeitdaten interpretiert, um eine Verzögerungszeit zu bestimmen, die ein ganzzahliges Vielfaches eines Zeitinter­ valls eines Taktsignals beträgt, und einen ersten Ver­ zögerungszeitanteil, der kleiner ist als das Zeitintervall des Taktsignals, wobei jede der ersten Logik-Verzö­ gerungsschaltungen ein bezüglich dem Taktsignal syn­ chronisiertes Impulssignal mit einer Verzögerungszeit er­ zeugt, die dem ganzzahligen Vielfachen des Taktsignalzyklus gleich ist, und Daten, die den ersten Verzögerungszeitanteil darstellen;
ein Steuerungs-Schaltelement zum Übertragen des Impuls­ signals von der ersten Logik-Verzögerungsschaltung über einen Signalweg für die Anstiegsflanke oder einen Signalweg für die Abfallflanke des Prüfsignals;
eine Logik-Verzögerungssteuerungsschaltung, die die Da­ ten, die den ersten Verzögerungszeitanteil darstellen, von der ersten Logik-Verzögerungsschaltung empfängt, wobei die Logik-Verzögerungsteuerungsschaltung Laufzeitunterschied­ daten zum Abgleichen von Laufzeitunterschieden speichert, die einer Differenz von Signallaufzeitverzögerungen zwischen den Signalwegen entsprechen, und den ersten Verzögerungs­ zeitanteil und die Laufzeitunterschieddaten akkumuliert, um zweite Verzögerungszeitdaten zu erzeugen;
mehrere zweite Logik-Verzögerungsschaltungen, die die durch die Logik-Verzögerungssteuerungsschaltung akkumu­ lierten zweiten Verzögerungszeitdaten empfangen, wobei jede der zweiten Logik-Verzögerungsschaltungen die zweiten Verzögerungszeitdaten interpretiert, um eine Verzögerungs­ zeit, die einem ganzzahligen Vielfachen des Zeitintervalls des Taktsignals entspricht, und einen zweiten Verzögerungs­ zeitanteil zu bestimmen, der kürzer ist als das Zeitin­ tervall des Taktsignals, wobei jede der zweiten Logik-Verzö­ gerungsschaltungen ein Freigabesignal mit einer Verzöge­ rungszeit erzeugt, die dem ganzzahligen Vielfachen des Zeit­ intervalls des Taktsignals entspricht, und Daten, die den zweiten Verzögerungszeitanteil darstellen; und
Schaltungen zum Erzeugen variabler Verzögerungen zum Bereitstellen einer Hochauflösungs-Verzögerungszeit für das Freigabesignal basierend auf den Daten, die den zweiten Ver­ zögerungszeitanteil darstellen.

Erfindungsgemäß muß die Schaltung zum Erzeugen va­ riabler Verzögerungen nur eine Hochauflösungs-Verzögerungs­ zeit bereitstellen, die kürzer ist als ein Zeitintervall des Taktsignals, während die in herkömmlichen Vorrichtungen vor­ gesehene Schaltung zum Erzeugen variabler Verzögerungen eine längere Verzögerungszeit bereitstellen muß. D. h., daß die durch die Schaltung zum Erzeugen variabler Verzögerungen un­ ter Verwendung der Signallaufzeit in analoger Form erzeugte Hochauflösungs-Verzögerungszeit bei der vorliegenden Erfin­ dung im Vergleich zur herkömmlichen Schaltung einen geringen Anteil bei der Formgebung der Taktflanken hat. Der größte Anteil der Verzögerungszeit bei der Formgebung der Taktflan­ ken wird durch Logik-Verzögerungsschaltungen bereitgestellt, bei denen die Verzögerungszeit bezüglich dem Taktsignal syn­ chron erzeugt wird. Die erfindungsgemäße variable Verzöge­ rungszeit wird dazu verwendet, eine Verzögerungszeit zu er­ zeugen, die kürzer ist als ein Zeitintervall des Takt­ signals.

D. h. die in der in Fig. 7 dargestellten Steuerungsschaltung verwendete Schaltung zum Erzeugen va­ riabler Verzögerungen, durch die eine große Verzögerungszeit zum Abgleichen der Laufzeitunterschiede in einer analogen Operation erzeugt wird, ist bei der vorliegenden Erfindung überflüssig. Bei der vorliegenden Erfindung wird der größte Anteil der Laufzeitabgleichzeit durch Logik-Verzöge­ rungsschaltungen erzeugt, die bezüglich dem Taktsignal syn­ chron betrieben werden. Weil außerdem ein großer Teil der Schaltungen zum Erzeugen variabler Verzögerungen eliminiert ist, ist der Signalweg, über den die Steuerimpulse übertra­ gen werden, entsprechend reduziert.

Daher kann bei der vorliegenden Erfindung die Auflösung beim Einstellen der Taktflanken der Prüfsignale verbessert werden, weil die durch analoge Operationen der Schaltungs­ komponenten, d. h. der Schaltungen zum Erzeugen variabler Verzögerungen, zu erzeugenden Verzögerungszeiten wesentlich reduziert sind. Weil die Signalweglänge ebenfalls reduziert ist, werden die Zeitauflösung sowie die Zeit- oder Taktsta­ bilität verbessert. Beispielsweise werden die erfindungsge­ mäß erhaltenen Taktflanken durch Änderungen der Umgebungsbe­ dingungen, wie beispielsweise Temperaturänderungen, weniger beeinflußt. Außerdem werden die beispielsweise durch Rau­ schen verursachten Schwankungen der Taktflanken bei der vor­ liegenden Erfindung von 60 Pikosekunden, ein typischerweise bei einer herkömmlichen Schaltung erhaltener Wert, auf 20 Pikosekunden verringert.

Wie vorstehend erwähnt, wurde ein großer Teil der Schaltungen zum Erzeugen variabler Verzögerungen, die zum Erzeugen der Verzögerungszeit zum Abgleichen von Laufzeitun­ terschieden verwendet werden, bei der vorliegenden Erfindung eliminiert. Die erfindungsgemäße Schaltung zum Erzeugen va­ riabler Verzögerungen wird nur dazu verwendet, eine Hochauf­ lösungs-Verzögerungszeit zu erzeugen, die kürzer ist als ein einzelnes Zeitintervall des Taktsignals. Weil die Verzöge­ rungszeit zum Abgleichen von Laufzeitunterschieden wesent­ lich größer ist als das Zeitintervall des Taktsignals, ist bei den in herkömmlichen Steuerungsschaltungen vorgesehenen Schaltungen zum Erzeugen variabler Verzögerungen eine große Anzahl von IC-Schaltelementen und Auswahlschaltelementen er­ forderlich. Bei der vorliegenden Erfindung kann die Schal­ tung kostengünstiger hergestellt werden, weil die Anzahl von Schaltungskomponenten wesentlich reduziert ist. Außerdem ist es, weil der Hauptanteil der Taktflankenformungsschaltungen durch Logikschaltungen gebildet wird, praktisch bzw. zweckmäßig, die Schaltung in einer oder mehreren Halbleiter­ schaltungen zu integrieren.

Fig. 1 zeigt ein Blockdiagramm einer Ausführung einer in einem Halbleiter-IC-Prüfsystem verwendeten erfindungsge­ mäßen Taktflankenformungsschaltung;

Fig. 2 zeigt ein Blockdiagramm einer anderen Ausfüh­ rungsform einer erfindungsgemäßen Taktflankenformungsschal­ tung;

Fig. 3 zeigt eine Impulsübersicht zum Darstellen von Arbeitsweisen der Ausführungsformen der Fig. 1 und 2;

Fig. 4 zeigt ein Blockdiagramm zum Darstellen eines Beispiels von in einem Halbleiter-IC-Prüfsystem verwendeten Steuerungsschaltungen;

Fig. 5 zeigt ein schematisches Diagramm zum Erläutern der Zusammenhänge zwischen Treiberwellenformen und Taktflan­ ken bezüglich Prüfzyklen;

Fig. 6 zeigt ein Schaltungsdiagramm zum Darstellen ei­ nes Beispiels einer Schaltung zum Erzeugen variabler Verzö­ gerungen; und

Fig. 7 zeigt eine Impulsübersicht zum Darstellen einer Arbeitsweise der Steuerungsschaltung von Fig. 4.

Das Blockdiagramm von Fig. 1 zeigt eine Ausführungs­ form der Erfindung. Fig. 2 zeigt eine andere Ausfüh­ rungsform der vorliegenden Erfindung. In den Fig. 1 und 2 bezeichnen die gleichen Bezugszeichen wie die in den Fig. 4 und 7 verwendeten Bezugszeichen entsprechende Teile bzw. Signale.

In Fig. 1 ist der Taktgenerator 1 von Fig. 4 in zwei Abschnitte, einen Logikschaltungsabschnitt 9 und einen Hoch­ auflösungstaktabschnitt unterteilt, so daß die Freigabe-Tor­ schaltung 11 und die Schaltung 12 zum Erzeugen variabler Verzögerungen unmittelbar vor dem RS-Flipflop 50 angeordnet sind. Die Logik-Verzögerungsschaltung 10 empfängt das Signal von der Mustererzeugungseinrichtung 5 auf die gleiche Weise wie in Fig. 4. Die in Fig. 4 dargestellten Laufzeitab­ gleicheinrichtungen 30 werden nicht mehr verwendet. Eine Lo­ gik-Verzögerungssteuerungsschaltung 70 und eine Logik­ schaltung 80 zum Erzeugen variabler Verzögerungen werden neu verwendet. Die Basisstruktur der Formatsteuerungseinrichtung 60 ist die gleiche wie für die Formatsteuerungseinrichtung 20 von Fig. 4. Die Formatsteuerungseinrichtung 60 ist jedoch unmittelbar hinter der Logik-Verzögerungsschaltung 10 ange­ ordnet, so daß sie Logik-Verzögerungssignale ohne Hochauflö­ sungs-Analogtaktflanken empfängt.

Drei Logik-Verzögerungsschaltungen 10 und eine Hauptformatsteuerungseinrichtung 61 in der Formatsteuerungs­ einrichtung 60 empfangen Prüfmuster von der Musterer­ zeugungseinrichtung 5. Die Logik-Verzögerungsschaltungen 10 erzeugen durch eine (nicht dargestellte) taktsynchronisierte Verzögerungsschaltung Zeitverzögerungen, deren Auflösung ei­ nem Zeitintervall des Taktsignals ck gleich ist. Die Ausgangssignale der Logik-Verzögerungsschaltungen 10 werden über Formatsteuerungs-Schaltelemente 62 und ODER-Gatter 67 ₁ oder 67 ₂ den Logikschaltungen 80 ₁ oder 80 ₂ zum Erzeugen va­ riabler Verzögerungen zugeführt. Das verzögerte Signal von der Logik-Verzögerungsschaltung 10 wird durch das Gatter 63 oder das Gatter 64 des Formatsteuerungs-Schaltelements 62 ausgewählt und entweder dem ODER Gatter 67 ₁ oder dem ODER- Gatter 67 ₂ zugeführt. Die Auswahlfunktion der Gatter 63 und 64 wird durch die Hauptformatsteuerungseinrichtung 61 basie­ rend auf der im Prüfmuster von der Mustererzeugungs­ einrichtung 5 enthaltenen Information gesteuert.

Das ODER-Gatter 67 ₁ und die Logikschaltung 80 ₁ zum Er­ zeugen variabler Verzögerungen handhaben den zeitlichen Ver­ lauf der Anstiegsflanken der Prüfsignale (Treiberwellen­ formen), während das ODER-Gatter 67 ₂ und die Logikschaltung 80 ₂ zum Erzeugen variabler Verzögerungen den zeitlichen Ver­ lauf der Abfallflanken der Prüfsignale handhaben. Die Be­ zugszeichen 67 und 80 können nachstehend auch für einen Fall verwendet werden, bei dem zwischen Anstiegs- und Abfallflan­ ken nicht unterschieden werden muß.

Wenn die für das Prüfsignal erforderliche Zeitauflösung geringer ist als das Zeitintervall des Taktsignals ck, wird einer Signalauswahleinrichtung 65 über die Logik-Verzöge­ rungsschaltung 10 ein Signal von der Mustererzeugungsein­ richtung 5 zugeführt, ohne daß dem Signal in der Verzöge­ rungsschaltung die taktsynchronisierte Verzögerung aufge­ prägt wird. Die Signalauswahleinrichtung 65 legt basierend auf der Steuerung durch die Hauptformatsteuerungseinrichtung 61 fest, ob das Signal von der Logik-Verzögerungsschaltung 10 der Logik-Verzögerungssteuerungsschaltung 70 ₁ (Steuerung der Anstiegsflanken) oder der Logik-Verzögerungssteuerungs­ schaltung 70 ₂ (Steuerung der Abfallflanken) zugeführt werden soll. Die Signalauswahleinrichtung 65 kann aus einem Zweisi­ gnal-Multiplexer gebildet werden.

Die Logik-Verzögerungssteuerungsschaltung 70 weist eine Auswahleinrichtung 71 für das kleinste Datenelement, ein Re­ gister 72 und ein Speicherwerk bzw. ein Akkumulatorregister 73 auf. Das Signal von der Signalauswahleinrichtung 65 wird durch die in der Logik-Verzögerungssteuerungsschaltung 70 vorgesehene Auswahleinrichtung 71 für das kleinste Datenele­ ment empfangen. Die Auswahleinrichtung 71 für das kleinste Datenelement empfängt ein oder mehrere solche Signale von drei Logik-Verzögerungsschaltungen 10 und wählt das kleinste Datenelement, d. h. das die kürzeste Zeit darstellende Daten­ element, aus. Das Datenelement für die kürzeste Zeit wird im Akkumulatorregister 73 zum vom Register 72 erhaltenen Daten­ element addiert und zur Logikschaltung 80 zum Erzeugen va­ riabler Verzögerungen übertragen. Das Register 72 speichert die Daten zum Abgleichen der Laufzeitunterschiede der Si­ gnalwege. Weil bei diesem Beispiel nur zwei Hochauflösungs- Signalwege verwendet werden, können die Laufzeitunterschied­ daten in einem der Register 72 ₁ oder 72 ₂ Null sein.

Die Logikschaltung 80 zum Erzeugen variabler Verzöge­ rungen stellt fest, ob für das Datenelement von der Auswahl­ einrichtung 70 für das kleinste Datenelement eine Verzögerungszeit erforderlich ist, deren Auflösung kleiner ist als das Zeitintervall des Taktsignals ck, oder eine Verzögerungszeit, deren Auflösung größer ist als das Zeitin­ tervall des Taktsignals ck. Wenn für das Datenelement eine Verzögerungszeit erforderlich ist, die größer ist als das Taktzeitintervall, erzeugt die Logikschaltung 80 zum Erzeu­ gen variabler Verzögerungen durch eine taktsynchronisierte Verzögerungsschaltung (nicht dargestellt) eine Verzögerungs­ zeit für ein Impulssignal vom ODER-Gatter 67, die einem gan­ zahligen Vielfachen des Zeitintervalls des Taktsignals ck gleich ist. Das verzögerte Impulssignal wird daraufhin einer Freigabe-Torschaltung 11 als Freigabesignal zugeführt. Wenn für das Datenelement eine Verzögerungszeit erforderlich ist, die geringer ist als das Taktzeitintervall, wird ein einer solchen Verzögerungszeit entsprechendes Steuersignal aus ei­ nem Hochauflösungsdatenspeicher M ausgelesen, um eine Schal­ tung 12 für eine variable Hochauflösungsverzögerungszeit anzusteuern.

Die den Anstiegsflankenimpulsen zugeordnete Freigabe- Torschaltung 11 ₁ wird durch das Freigabesignal von der Lo­ gik-Verzögerungsschaltung 80 ₁ geöffnet, so daß das durch das Freigabesignal gesteuerte (torgeschaltete) Taktsignal ck die Torschaltung durchlaufen kann. Zum Taktsignal von der Frei­ gabe-Torschaltung 11 ₁ wird durch die Schaltung 12 ₁ zum Er­ zeugen variabler Verzögerungen eine Verzögerungszeit ad­ diert, die kürzer ist als das Zeitintervall des Taktsignals ck, um einen Anstiegsflankenimpuls zu erzeugen, der dem RS- Flipflop 50 als Setzsignal zugeführt wird.

Ähnlich wird die den Abfallflankenimpulsen zugeordnete Freigabe-Torschaltung 11 ₂ durch das Freigabesignal von der Logik-Verzögerungsschaltung 80 ₂ geöffnet, so daß das durch das Freigabesignal gesteuerte Taktsignal ck die Torschal­ tung durchlaufen kann. Zum Taktsignal von der Freigabe-Tor­ schaltung 11 ₂ wird durch die Schaltung 12 ₂ zum Erzeugen va­ riabler Verzögerungen eine Verzögerungszeit hinzuaddiert, die kürzer ist als das Zeitintervall des Taktsignals ck, um einen Abfallflankenimpuls zu erzeugen, der dem RS-Flipflop 50 als Rückstellsignal zugeführt wird.

Fig. 2 zeigt eine andere Ausführungsform einer erfin­ dungsgemäßen Taktflankenformungsschaltung. In Fig. 2 weist die Logik-Verzögerungssteuerungsschaltung 70 außerdem ein Register 74 und ein Akkumulatorregister 75 auf, um eine zu­ sätzliche Ausgleichzeit (Offset-Zeit) für die durch die Steuerungsschaltung von Fig. 1 erzeugte Taktflanke bereitzustellen. Bei einem Halbleiter-IC-Prüfvorgang ist eine solche Ausgleichzeit manchmal erforderlich, um bei­ spielsweise die Treiberwellenform mit einem erwarteten Mu­ ster von der Mustererzeugungseinrichtung zu synchronisieren, das einem Vergleicher zugeführt wird, der dieses Muster mit einem von einem geprüften Baustein erhaltenen Signal ver­ gleicht, dem die Treiberwellenform mit dem erwarteten Muster zugeführt wird. Eine solche Ausgleichzeit kann eine positive Zeit (die zur Taktflanke hinzuaddiert wird) oder eine nega­ tive Zeit sein (die von der Taktflanke subtrahiert wird).

In Fig. 3 speichert das Register 74 die Ausgleich­ zeitdaten, wobei das Datenelement vom Register 74, wenn der Taktflanke die Ausgleichzeit aufgeprägt wird, durch das Akkumulatorregister 75 zum Taktdatenelement hinzuaddiert wird. Ob die Ausgleichzeit zur Taktflanke hinzuaddiert wer­ den soll oder nicht wird durch den Benutzer des Prüfsystems durch das Programm festgelegt. Wenn die Ausgleichzeit für das Programm erforderlich ist, führt die Zentraleinheit des Prüfsystems das Ausgleichzeitdatenelement dem Register 74 zu, wobei das Ausgleichzeitdatenelement im Register gespei­ chert wird.

Bei den Beispielen der Fig. 1 und 2 müssen die Akku­ mulatorregister 73 und 75 der Logik-Verzögerungsschaltung 70 in Realzeit mit hoher Geschwindigkeit betrieben werden, weil die durch das Akkumulatorregister ausgeführten Operationen bezüglich dem von der Logik-Verzögerungsschaltung 10 über das ODER-Gatter 67 zur Logikschaltung 80 zum Erzeugen va­ riabler Verzögerungen übertragenen Impulssignal nicht verzö­ gert sein sollten. Um eine ausreichende Operationszeit in den Akkumulatorregistern 73 und 75 zu erhalten, kann beispielsweise zwischen dem ODER-Gatter und der Logikschal­ tung 80 zum Erzeugen variabler Verzögerungen ein zusätzli­ ches Verzögerungselement vorgesehen sein.

Fig. 3 zeigt eine Impulsübersicht zum Darstellen der Arbeitsweise der erfindungsgemäßen Taktflankenformungsschal­ tung, deren Zustände, Prüfzyklen, Taktflanken usw. mit den­ jenigen von Fig. 7 identisch sind. Beispielsweise beträgt der Prüfzyklus 1 38 ns, und die Verzögerungszeit zum Erzeu­ gen einer Taktflanke beträgt 14 ns, während der Prüfzyklus 2 33 ns und die entsprechende Verzögerungszeit 14 ns beträgt, wobei diese Werte durch einen Benutzer in das Programm ge­ schrieben werden. Die Prüfzyklen von Fig. 3A, das in Fig. 3B dargestellte Hochauflösungstaktsignal, dessen Frequenz 200 MHz beträgt, und das in Fig. 3C dargestellte Prüfzy­ kluszuordnungssignal von der Mustererzeugungseinrichtung 5 sind mit den in Fig. 7 dargestellten entsprechenden Signa­ len identisch. Außerdem sind die in Fig. 3D dargestellten Daten (PADAT), die die Zeitdifferenzen zwischen dem Prüfzyklusanteil und dem Taktsignal darstellen, und die in Fig. 3E dargestellte, durch die Mustererzeugungseinrichtung 5 bestimmte Verzögerungszeit ebenfalls mit den in Fig. 7 dargestellten identisch.

Die Logik-Verzögerungsschaltung 10 verzögert das Prüf­ zykluszuordnungssignal durch die synchronisierte Verzöge­ rungsschaltung um zwei Zeitintervalle des Taktsignals, d. h. um 10 ns, weil die Verzögerungszeit für die Taktflanke 14 ns beträgt. Das Impulssignal von der Logik-Verzögerungsschal­ tung 10 wird über das Formatsteuerungs-Schaltelement 62 und das ODER-Gatter 67 der Logikschaltung 80 zum Erzeugen va­ riabler Verzögerungen zugeführt. Die Logik-Verzögerungs­ schaltung 10 erhält in Fig. 3G dargestellte Hochauflösungs- Verzögerungsdaten (HRDAT) basierend auf den Daten PADAT und der Verzögerungszeit von der Mustererzeugungseinrichtung 5.

Die Logik-Verzögerungssteuerungsschaltung 70 erhält die Hochauflösungs-Verzögerungsdaten, die einen Wert von 4 ns darstellen (Differenz zwischen der Verzögerungszeit von 14 ns und der durch die Logik-Verzögerungsschaltung 10 erzeug­ ten Verzögerungszeit von 10 ns), der kleiner ist als das Zeitintervall des Taktsignals. In der Logik-Verzögerungs­ steuerungsschaltung 70 speichert das Register 74 die dem Laufzeitunterschied des Signalwegs entsprechende Verzö­ gerungszeit, die in diesem Beispiel 10 ns beträgt. Daher werden der Logikschaltung 80 zum Erzeugen variabler Ver­ zögerungen die Verzögerungsdaten zugeführt, die eine Verzögerungszeit von 14 ns darstellen, wobei in der Logik­ schaltung der Anteil der Daten, der einem Vielfachen des Taktzeitintervalls entspricht (in diesem Beispiel 10 ns), von dem Zeitanteil getrennt wird (in diesem Beispiel 4 ns), der kürzer ist als das Taktzeitintervall.

Die Verzögerungszeit von 10 ns wird durch die taktsyn­ chronisierte Verzögerungsschaltung der Logikschaltung 80 zum Erzeugen variabler Verzögerungen erzeugt und dem Impulssi­ gnal vom ODER-Gatter 67 mitgeteilt. Daher wird durch die Lo­ gik-Verzögerungsschaltung 80 ein Freigabesignal mit einer Verzögerung von 20 ns erzeugt, wie in Fig. 3F dargestellt. Durch das Freigabesignal wird die Freigabe-Torschaltung 11 geöffnet, so daß das mit dem Freigabesignal synchronisierte Taktsignal erzeugt wird, wie in Fig. 3H dargestellt. Die Logikschaltung 80 zum Erzeugen variabler Verzögerungen adressiert den Speicher M, um das Steuersignal auszulesen und die Hochauflösungs-Verzögerungszeit von 4 ns zu erzeu­ gen. Dadurch wird eine durch die Schaltung 12 zum Erzeugen variabler Verzögerungen, die durch das Steuersignal vom Speicher M gesteuert wird, erzeugte Verzögerungszeit von 4 ns zum Ausgangssignal der Freigabe-Torschaltung 11 hinzuad­ diert, wie in Fig. 31 dargestellt. Das dem RS-Flipflop 50 zugeführte Taktflankensignal hat eine Gesamtverzögerungszeit von 24 ns, wie in Fig. 31 dargestellt, die sich aus der be­ absichtigten Zeitverzögerung von 14 ns und der Laufzeit­ abgleichzeit von 10 ns zusammensetzt.

Wie beschrieben wurde, muß im Beispiel der vorliegenden Erfindung durch die Schaltung zum Erzeugen variabler Verzö­ gerungen lediglich eine Verzögerungszeit von 4 ns für das Impulssignal bereitgestellt werden, während bei einer in ei­ ner herkömmlichen Vorrichtung verwendeten Schaltung zum Er­ zeugen variabler Verzögerungen eine Verzögerungszeit von 14 ns bereitgestellt werden muß. D. h., daß die durch die Schal­ tung zum Erzeugen variabler Verzögerungen in analoger Form unter Verwendung der Signallaufzeitverzögerungen erzeugte Hochauflösungs-Verzögerungszeit bei der vorliegenden Erfin­ dung einen geringeren Anteil an der Formgebung der Taktflan­ ken hat als bei der herkömmlichen Schaltung. Der größte An­ teil der Verzögerungszeit beim Formen der Taktflanken wird durch Logikschaltungen beigetragen, in denen die Verzö­ gerungszeit synchron mit dem Taktsignal erzeugt wird. Die variable Verzögerungszeit wird bei der vorliegenden Erfin­ dung nur dazu verwendet, eine Verzögerungszeit zu erzeugen, die kürzer ist als ein Zeitintervall des Taktsignals.

Durch die vorliegende Erfindung ist insbesondere die in der Steuerungsschaltung vorgesehene und in Fig. 7 dargestellte Schaltung zum Erzeugen variabler Verzögerungen überflüssig, durch die eine ziemlich große Verzögerungszeit zum Abgleichen der Laufzeitunterschiede in einer analogen Operation erzeugt wird. Bei der vorliegenden Erfindung wird der größte Anteil der Abgleichzeit für Laufzeitunterschiede durch Logik-Verzögerungsschaltungen bereitgestellt, die bezüglich dem Taktsignal synchron be­ trieben werden. Außerdem wird, weil ein großer Teil der Schaltungen zum Erzeugen variabler Verzögerungen eliminiert wurde, die Länge der Signalwege, über die die Taktimpulse übertragen werden, entsprechend reduziert.

Daher kann bei der vorliegenden Erfindung die Auflösung zum Einstellen der Taktflanken der Prüfsignale verbessert werden, weil der Anteil durch analoge Operationen der Schaltungskomponenten, d. h. der Schaltungen zum Erzeugen va­ riabler Verzögerungen, erzeugter Verzögerungszeiten redu­ ziert ist. Außerdem werden, weil die Signalweglänge redu­ ziert wird, die Zeitauflösung sowie die Zeit- oder Taktsta­ bilität verbessert. Beispielsweise werden die durch die vor­ liegende Erfindung erhaltenen Taktflanken durch Änderungen der Umgebungsbedingungen, wie beispielsweise durch Temperaturänderungen, weniger beeinflußt. Außerdem werden die beispielsweise durch Rauschen verursachten Taktflanken­ schwankungen von 60 Pikosekunden, was ein typischer Wert bei einer herkömmlichen Schaltung ist, bei der vorliegenden Er­ findung auf 20 Pikosekunden reduziert.

Wie vorstehend beschrieben, wird bei der vorliegenden Erfindung ein großer Anteil der Schaltungen zum Erzeugen va­ riabler Verzögerungen, die zum Erzeugen der Verzögerungszeit zum Abgleichen von Laufzeitunterschieden verwendet werden, eliminiert, und die bei der vorliegenden Erfindung verwen­ dete Schaltungen für variable Verzögerungen werden lediglich zum Erzeugen einer Hochauflösungs-Verzögerungszeit verwen­ det, die kürzer ist als ein einzelnes Zeitintervall des Taktsignals. Weil die Verzögerungszeiten zum Abgleichen von Laufzeitunterschieden größer sind als das Zeitintervall des Taktsignals, sind bei den in einer herkömmlichen Steuerungs­ schaltung verwendeten Schaltungen zum Erzeugen variabler Verzögerungen eine große Anzahl von IC-Schaltelementen und Auswahlschaltelementen erforderlich. Daher kann bei der vor­ liegenden Erfindung die Schaltung kostengünstiger herge­ stellt werden, weil die Anzahl von Schaltungskomponenten we­ sentlich reduziert wird. Außerdem ist es, weil der Hauptteil der Taktflankenformungsschaltung durch Logikschaltungen ge­ bildet wird, praktisch bzw. zweckmäßig, die Schaltung in ei­ ner einzigen Halbleiterschaltung zu integrieren.

Claims (11)

1. Taktflankenformungsschaltung zur Verwendung in einem Halbleiter-IC-Prüfsystem zum Prüfen eines IC-Bausteins durch Zuführen von Prüfsignalen über mehrere Prüfsi­ gnalwege, die Eingangsanschlüssen der IC-Bausteine ent­ sprechen, wobei die Taktflankenformungsschaltung in ei­ nem Prüfzyklus für jeden Signalweg mehrere Taktflanken eines Prüfsignals erzeugt, wobei die Taktflankenfor­ mungsschaltung aufweist:
eine Mustererzeugungseinrichtung (5) zum Erzeugen eines Prüfmusters, um das dem Halbleiterbaustein zuzu­ führende Prüfsignal zu erzeugen, wobei das Prüfmuster ein Prüfzykluszuordnungssignal aufweist, das eine Zeit­ dauer des Prüfzyklus darstellt, und erste Verzögerungs­ zeitdaten, die eine Zeitverzögerung einer Taktflanke bezüglich dem Beginn des Prüfzyklus darstellen;
mehrere erste Logik-Verzögerungsschaltungen (10), denen das Prüfzykluszuordnungssignal und die Verzö­ gerungszeitdaten von der Mustererzeugungseinrichtung (5) zugeführt werden, wobei jede der ersten Logik- Verzögerungsschaltungen die ersten Verzögerungs­ zeitdaten interpretiert, um eine Verzögerungszeit zu bestimmen, die ein ganzzahliges Vielfaches eines Zeitintervalls eines Taktsignals beträgt, und einen er­ sten Verzögerungszeitanteil, der kleiner ist als das Zeitintervall des Taktsignals, wobei jede der ersten Logik-Verzögerungsschaltungen ein bezüglich dem Taktsi­ gnal synchronisiertes Impulssignal mit einer Verzöge­ rungszeit, die dem ganzzahligen Vielfachen des Zeitintervalls des Taktsignals gleich ist, und Daten erzeugt, die den ersten Verzögerungszeitanteil darstellen;
ein Steuerungs-Schaltelement (62), das das Impulssignal von den ersten Logik-Verzögerungsschaltungen empfängt, je ein Impulssignal für die Anstiegsflanke und für die Abfallflanke erzeugt und über einen Signalweg für die Anstiegsflanke oder einen Signalweg für die Abfallflanke des Prüfsignals überträgt;
eine Logik-Verzögerungssteuerungsschaltung (70), die die Daten, die den ersten Verzögerungszeitanteil darstellen, von den ersten Logikverzögerungsschaltungen (10) empfängt, wobei die Logik-Verzögerungsteuerungsschal­ tung (70) Laufzeitunterschieddaten zum Abgleichen eines Laufzeitunterschieds speichert, der einer Differenz von Signallaufzeitverzögerungen zwischen den Prüfsi­ gnalwegen entspricht, und den ersten Verzögerungszeit­ anteil und die Laufzeitunterschieddaten akkumuliert, um zweite Verzögerungszeitdaten zu erzeugen;
zwei zweite Logik-Verzögerungsschaltungen (80), die die durch die Logik-Verzögerungssteuerungsschaltung (70) akkumulierten zweiten Verzögerungszeitdaten empfangen, wobei jede der zwei zweiten Logik-Verzögerungsschaltungen (80) die zweiten Verzögerungszeitdaten interpretiert, um eine Verzögerungszeit, die einem ganzzahligen Vielfa­ chen des Zeitintervalls des Taktsignals entspricht, und einen zweiten Verzögerungszeitanteil zu bestimmen, der kürzer ist als das Zeitintervall des Taktsignals, wobei jede der zwei zweiten Logik-Verzögerungsschaltungen (80) das Impuls­ signal für die Anstiegsflanke oder das für die Abfallflanke empfängt und daraus je ein Freigabesignal mit einer Verzögerungszeit, die dem ganzzahligen Vielfachen des Zeitintervalls des Taktsignals entspricht, und Daten erzeugt, die den zweiten Verzögerungsanteil darstellen;
ein Paar Freigabe-Torschaltungen (11) zum Empfan­ gen des Freigabesignals von der zweiten Logik-Verzöge­ rungsschaltung und zum Erzeugen eines Taktsignals, das durch das Freigabesignal torgesteuert wird;
einem Paar von Schaltungen (12) zum Erzeugen einer variablen Verzögerung zum Bereitstellen einer Hochauf­ lösungs-Verzögerungszeit basierend auf den von einer entsprechenden der zweiten Logik-Verzögerungsschaltun­ gen erhaltenen Daten, die den zweiten Verzögerungszeitanteil des Freigabesignals darstellen, für das torge­ steuerte Taktsignal von der Freigabe-Torschaltung, um einen Setz- oder einen Rückstellimpuls zu erzeugen; und
ein RS-Flipflop (50) mit einem Setzanschluß und einem Rückstellanschluß, wobei dem Setzanschluß der Setzimpuls und dem Rückstellanschluß der Rückstellim­ puls von den Schaltungen zum Erzeugen einer variablen Verzögerung zugeführt wird, und wobei das RS-Flipflop das Prüfsignal mit Taktflanken variabler Verzögerung erzeugt.

2. Taktflankenformungsschaltung nach Anspruch 1, wobei die Logik-Verzögerungssteuerungsschaltung (70) aufweist:
eine Datenauswahleinrichtung (71) zum Empfangen der Da­ ten, die den Verzögerungszeitanteil darstellen, von den mehreren ersten Logikverzögerungsschaltungen (10) und zum Auswählen eines der Datenelemente, das vor den anderen Daten verarbeitet werden muß, ein Register (72) zum Speichern der Laufzeitunterschieddaten zum Abgleichen des Laufzeitunterschieds zwischen den Prüfsignalwegen und ein erstes Akkumulatorregister (73) zum Akku­ mulieren des ersten Verzögerungszeitanteils und der Laufzeitunterschieddaten, um die zweiten Verzögerungs­ zeitdaten zu erzeugen.

3. Taktflankenformungsschaltung nach Anspruch 1 oder 2, wobei:
die Mustererzeugungseinrichtung (5) ferner ein Formatsteuerungssignal erzeugt, das anzeigt, ob in der Taktflankenformungsschaltung eine Anstiegsflanke oder eine Abfallflanke des Prüfsignals verarbeitet werden soll; und
die Taktflankenformungsschaltung ferner eine Hauptformatsteuerungseinrichtung (61) aufweist, die das For­ matsteuerungssignal empfängt, wobei die Hauptformat­ steuerungseinrichtung (61) das Steuerungs-Schaltelement (62) steuert, um den Signalweg für die Anstiegsflanke oder den Signalweg für die Abfallflanke des Prüfsignals auszuwählen.

4. Taktflankenformungsschaltung nach einem der Ansprüche 1 bis 3, wo­ bei die ersten Logik-Verzögerungsschaltungen (10) eine taktsynchronisierte Verzögerungsschaltung aufweisen, um das Pulssignal bezüglich dem Taktsignal synchronisiert und mit einer Verzögerungszeit zu erzeugen, die einem ganzzahligen Vielfachen des Zeitintervalls des Taktsi­ gnals gleich ist.

5. Taktflankenformungsschaltung nach einem der Ansprüche 1 bis 4, wo­ bei die zweiten Logik-Verzögerungsschaltungen (80) eine taktsynchronisierte Verzögerungsschaltung aufweisen, um das Freigabesignal bezüglich dem Taktsignal synchroni­ siert und mit einer Verzögerung zu erzeugen, die einem ganzzahligen Vielfachen des Zeitintervalls des Taktsi­ gnals gleich ist.

6. Taktflankenformungsschaltung nach einem der Ansprüche 1 bis 5, wo­ bei die zweiten Logikverzögerungsschaltungen (80) basie­ rend auf den Daten, die den zweiten Verzögerungszeitan­ teil darstellen, ein Adressensignal erzeugen.

7. Taktflankenformungsschaltung nach einem der Ansprüche 1 bis 6, ferner mit einem Speicher (M), auf den durch das durch die zweiten Logikverzögerungsschaltungen (80) erzeugte Adressensignal zugegriffen wird, um ein Steuersignal auszulesen, das den Schaltungen (12) zum Erzeugen va­ riabler Verzögerungen zugeführt wird, um den zweiten Verzögerungzeitanteil zu erzeugen.

8. Taktflankenformungsschaltung nach einem der Ansprüche 1 bis 7, wo­ bei die Schaltung (12) zum Erzeugen variabler Verzöge­ rungen durch mehrere in Serie geschaltete IC-Schaltele­ mente und ein Auswahlschaltelement gebildet wird, um ein IC-Schaltelement oder eine Kombination der IC- Schaltelemente auszuwählen, wobei jedes der IC-Schalt­ elemente eine auf seiner Signallaufzeit basierende Verzögerungszeit erzeugt.

9. Taktflankenformungsschaltung nach einem der Ansprüche 2 bis 8, wo­ bei die Logik-Verzögerungssteuerungsschaltung (70) fer­ ner ein Register (74) zum Speichern von Ausgleichzeit­ daten aufweist, die eine Ausgleichzeit darstellen, die dazu dient, gegebenenfalls eine Zeitdifferenz zwischen dem Prüfsignal und anderen Signalen einschließlich ei­ nem erwarteten Signal bereitzustellen, und ein zweites Akkumulatorregister (75) zum Akkumulieren der Aus­ gleichzeitdaten und der zweiten Verzögerungszeitdaten vom ersten Akkumulator (73).

10. Taktflankenformungsschaltung nach einem der Ansprüche 1 bis 9, ferner mit einem Paar ODER-Gattern (67) zum selektiven Empfangen des Impulssignals vom Steuerungs-Schaltelement (62) und zum Bil­ den des Signalwegs für die Anstiegsflanke oder des Si­ gnalwegs für die Abstiegsflanke.

11. Verfahren zum Formen von Taktflanken für ein Prüfsignal in jedem Prüfzyklus in einem Halbleiter-IC-Prüfsystem zum Prüfen eines IC-Bausteins durch Zuführen von Prüf­ signalen über mehrere Prüfsignalwege, die Eingangsan­ schlüssen des IC-Bausteins entsprechen, wobei die Takt­ flankenformungsschaltung in einem Prüfzyklus für jeden Prüfsignalweg mehrere Taktflanken eines Prüfsignals er­ zeugt, wobei das Verfahren die Schritte aufweist:
Erzeugen eines Prüfmusters, um das dem Halbleiter­ baustein zuzuführende Prüfsignal zu erzeugen, wobei das Prüfmuster ein Prüfzykluszuordnungssignal, das eine Zeitperiode des Prüfzyklus darstellt, und erste Verzögerungszeitdaten aufweist, die eine Zeitverzögerung einer Taktflanke bezüglich dem Beginn des Prüfzyklus darstel­ len;
Analysieren der ersten Verzögerungszeitdaten, um eine Verzögerungszeit, die einem ganzzahligen Vielfachen eines Zeitintervalls eines Taktsignals entspricht, und einen ersten Verzögerungs­ zeitanteil zu bestimmen, der kürzer ist als das Zeitintervall des Taktsignals;
Erzeugen mehrerer bezüglich dem Taktsignal synchroner Impulssignale mit einer Verzögerungszeit, die dem ganz­ zahligen Vielfachen des Zeitintervalls des Taktsignals gleich ist, und von Daten, die den ersten Verzögerungs­ zeitanteil darstellen;
Erzeugen je eines Impulssignals für die Anstiegsflanke und für die Abfallflanke aus den mehreren bezüglich dem Taktsignal synchronen Impulssignalen;
Empfangen der Daten, die den ersten Verzögerungs­ zeitanteil darstellen, und Akkumulieren des ersten Ver­ zögerungszeitanteils und von Laufzeitunterschieddaten zum Abgleichen eines Laufzeitunterschieds, der einer Differenz von Signallaufzeiten zwischen mehreren Si­ gnalwegen entspricht, um zweite Verzögerungszeitdaten zu erzeugen;
Analysieren der zweiten Verzögerungszeitdaten, um eine Verzögerungszeit, die einem ganzzahligen Vielfa­ chen des Zeitintervalls des Taktsignals gleich ist, und einen zweiten Verzögerungszeitanteil zu bestimmen, der kürzer ist als das Zeitintervall des Taktsignals;
Erzeugen aus den Impulssignalen für die Anstiegsflanke und für die Abfallflanke zweier Freigabesignale mit einer Verzöge­ rungszeit, die dem ganzzahligen Vielfachen des Zeitin­ tervalls des Taktsignals gleich ist, und von Daten, die den zweiten Verzögerungszeitanteil darstellen;
Bereitstellen einer Hochauflösungs-Verzögerungzeit für die Freigabesignale basierend auf den Daten, die den zweiten Verzögerungszeitanteil darstellen;
Verzögern der Freigabesignale mit der Hochauflösungs- Verzögerungszeit;
Zuführen eines der beiden Freigabesignale einem Setzanschluß and das andere Freigabesignal einen Rücksetzanschluß eines RS-Flipflops, das das Prüfsignal mit Taktflanken variabler Verzögerung erzeugt.