JP4682956B2 - 半導体試験装置及び方法並びに半導体試験シミュレーション装置 - Google Patents

Description

本発明は、ＩＣ（Integrated Circuit）、ＬＳＩ（Large Scale Integraton）等の被試験デバイスの試験を行う半導体試験装置及び方法、並びに試験シミュレーションを行う半導体試験シミュレーション装置に関する。

図５は、従来の半導体試験装置の一例を示すブロック図である。図５に示す通り、従来の半導体試験装置１００は、被試験デバイス（ＤＵＴ（Device Under Test））としての半導体デバイス１３０の試験を行う試験部１１０と、試験部１１０の制御を行う制御部１２０とを備えている。試験部１１０は、信号発生装置１１１、ドライバ部１１２、コンパレータ部１１３、ラッチ部１１４、判定部１１５、及びレジスタ１１６を備えている。

信号発生装置１１１は、制御部１２０の制御の下で、半導体デバイス１３０に印加する試験信号、判定部１１５に出力する期待値、及びラッチ部１１４に出力するストローブ信号を発生する。尚、信号発生装置１１１からは複数の試験信号と複数のストローブ信号とが出力され、これらの各々のタイミングはレジスタ１１６の設定内容によって決定される。ドライバ部１１２は、信号発生装置１１１から出力された試験信号を半導体デバイス１３０のピン１３０ａ〜１３０ｎの各々に印加する。

コンパレータ部１１３は、所定の電圧を有する比較電圧と半導体デバイス１３０のピン１３０ａ〜１３０ｎから出力された信号の各々とを比較する。ラッチ部１１４は、コンパレータ部１１３から出力される各信号を、信号発生装置１１１から出力されるストローブ信号のタイミングで保持する。判定部１１５は、ラッチ部１１４で保持された信号と信号発生装置１１１から出力される期待値とを比較し、パス／フェイルを示すフェイルデータを制御部１２０に出力する。レジスタ１１６は、信号発生装置１１１から出力される試験信号の立ち上がり、立ち下がりタイミング及びストローブ信号のタイミングを規定する設定値を記憶する。

制御部１２０は、試験部１１０の各部を制御して半導体試験装置１００の動作を統括的に制御する。具体的には、信号発生装置１１１を制御して試験信号等の出力制御を行うとともに、判定部１１５から出力されるフェイルデータをフェイルメモリ（図示省略）に収集する制御を行う。また、制御部１２０は、配線長補正値計算部１２１、タイミング設定値計算部１２２、校正値算出部１２３、及び加算器１２４を備えており、外部から入力される配線長補正データＤ１００、テストプログラムＰ１００、及び校正データＤ１０１を用いてレジスタ１１６の設定値を求める。

上記の配線長補正データＤ１００は、半導体デバイス１３０の各ピン１３０ａ〜１３０ｎ毎の配線の長さの相違を補正するためのデータである。テストプログラムＰ１００は、半導体デバイス１３０の試験を行うために、試験信号のパターンデータ及び期待値、信号発生装置１１１から発生させる試験信号の立ち上がり、立ち下がりタイミング、及びストローブ信号の発生タイミング等が記述されたプログラムである。校正データＤ１０１は、ドライバ部１１２で生ずる信号間のタイミングずれ（ドライバスキュー）及びコンパレータ部１１３で生ずる信号間のタイミングずれ（コンパレータスキュー）を校正するためのデータである。

配線長補正値計算部１２１は、配線長補正データＤ１００を用いて、半導体デバイス１３０の配線長差を補正するための補正値を求める。タイミング設定値計算部１２２は、テストプログラムＰ１００の記述内容に従って各種タイミングの設定値を求める。ここで、試験部１１０はレートと呼ばれるサイクルに従って動作するため、タイミング設定値計算部１２２は、例えばレート内における試験信号の立ち上がり、立ち下がりタイミング、ストローブ信号の発生タイミング等の設定値を求める。尚、制御部１２０は、このテストプログラムＰ１０の記述内容に従って、信号発生装置１１１で発生させる試験信号を決定する。校正値算出部１２３は、校正データＤ１０１を用いてドライバスキュー及びコンパレータスキューを校正する校正値を算出する。

加算器１２４は、配線長補正値計算部１２１で求められた補正値、タイミング設定値計算部１２２で求められた設定値、及び校正値算出部１２３で求められた校正値を加算し、その加算値を試験部１１０のレジスタ１１６に出力する。ここで、配線長補正値計算部１２１、タイミング設定値計算部１２２、及び校正値算出部１２３は、補正値、設定値、及び校正値を半導体デバイス１３０のピン１３０ａ〜１３０ｎ毎にそれぞれ求める。このため、加算器１２４は、ピン１３０ａ〜１３０ｎ毎に求められた補正値、設定値、及び校正値をピン毎に加算する。このようにして求められたレジスタ１１６の設定内容に応じて、信号発生装置１１１から出力される試験信号の立ち上がり、立ち下がりタイミング及びストローブ信号の発生タイミングが設定される。尚、従来の半導体試験装置の詳細については、例えば以下の特許文献１を参照されたい。
特開２０００−２９２５００号公報

ところで、上述した通り、試験信号の立ち上がり、立ち下がりタイミング、ストローブ信号の発生タイミング等の各種タイミングはレート内に設定される。このため、レートの開始時点を０秒とすると、各種タイミングの設定値は正の値を設定できれば十分であると考えられる。しかしながら、場合によっては試験信号の立ち上がり、立ち下がりタイミング、ストローブ信号の発生タイミング等を負の値に設定してレートの開始時点よりも前に設定したいことがある。

例えば、シミュレーションにより得られた波形データから各種タイミングを生成する場合を考える。かかる場合には、波形データをレート毎に切り出す（サイクライズ）とともに、波形データの変化点を試験信号の立ち上がり、立ち下がりタイミングとし、レート内で期待値判定したい時点をストローブ信号の出力タイミングに設定することが行われる。このような場合に、サイクライズの指定に誤りがあると、試験結果がフェイルとなってしまう。

試験結果がフェイルになった場合に、その原因解析のために、試験信号の立ち上がり、立ち下がりタイミングやストローブ信号の発生タイミングを、負の値に設定してレートの開始時点よりも前に設定できれば、サイクライズの指定に誤りがあったのか、その他の要因であるのかを切り分けることができる。しかしながら、従来は、試験信号の立ち上がり、立ち下がりタイミング、ストローブ信号の出力タイミング等の各種タイミングを負の値に設定することができなかったため、フェイル時の原因究明に時間を要するといった問題があった。尚、半導体試験装置のハードウェア構成を変更すれば、各種タイミングを負の値に設定することが可能であると考えられるが、コスト上昇を引き起こす要因になる虞がある。

本発明は上記事情に鑑みてなされたものであり、コストの大幅な上昇を伴わずに各種タイミングを負の値に設定することを可能にすることで、フェイル時の原因究明を容易且つ安価に行うことができる半導体試験装置及び方法並びに半導体試験シミュレーション装置を提供することを目的とする。

上記課題を解決するために、本発明の半導体試験装置は、被試験デバイス（３０）に印加する試験信号（Ｔ１〜Ｔｎ）を発生する信号発生装置（１１）と、前記試験信号を前記被試験デバイスに印加して得られる信号に基づいて前記被試験デバイスの良否判定を行う判定部（１３〜１５）とを備える半導体試験装置（１）において、前記試験信号の立ち上がり、立ち下がりタイミング及び前記良否判定を行うタイミングが規定された試験プログラム（Ｐ１０）に基づいて、前記信号発生装置に発生させる前記試験信号の立ち上がり、立ち下がりタイミング及び前記判定部で前記良否判定を行うタイミングの設定値を求める計算部（２２）と、前記試験信号の立ち上がり、立ち下がりタイミング及び前記良否判定を行うタイミングとレートとの共通した時間ずれ量を規定し、当該時間ずれ量を限度として前記試験プログラムで規定されるタイミングを負の値に設定可能とする前記試験プログラムに記述されたオフセット量（ＯＦ）を、前記計算部で求められた設定値に対して加算する加算部とを備えることを特徴としている。
この発明によると、試験信号の立ち上がり、立ち下がりタイミング及び被試験デバイスから得られる信号の良否判定のタイミングが規定された試験プログラムに基づいて信号発生装置に発生させる試験信号の立ち上がり、立ち下がりタイミング及び判定部で前記良否判定を行うタイミングの設定値が算出され、この設定値に対して所定のオフセット量が加算された設定値に基づいて、信号発生装置から試験信号が発生されるとともに、良否判定のタイミングが規定される。
また、本発明の半導体試験装置は、前記被試験デバイスのピン（３０ａ〜３０ｎ）毎の配線長の相違を補正する補正データ（Ｄ１０）に基づいてピン毎の補正値を算出する補正値算出部（２１）と、前記試験信号を被試験デバイスに印加するドライバのピン間における印加タイミングのずれ、及び前記被試験デバイスから得られる信号と所定の比較電圧との比較を行うコンパレータのピン間におけるタイミングずれを校正する校正データ（Ｄ１１）に基づいてピン毎の校正値を算出する校正値算出部（２４）と、前記加算部で算出された前記設定値、前記補正値算出部で算出された前記補正値、及び前記校正値算出部で算出された前記校正値を加算する加算器（２５）とを備えることを特徴としている。
また、本発明の半導体試験装置は、前記加算器で加算された値を記憶する記憶部（１６）を備え、前記信号発生装置は、前記記憶部に記憶された前記設定値に基づいて前記試験信号を発生し、又は、前記記憶部に記憶された前記設定値に基づいて前記判定部で前記良否判定を行うタイミングを規定するストローブ信号（ＳＴ）を発生することを特徴としている。
本発明の半導体試験方法は、被試験デバイス（３０）に試験信号（Ｔ１〜Ｔｎ）を印加して得られる信号に基づいて前記被試験デバイスの良否判定を行う半導体試験方法において、前記試験信号の立ち上がり、立ち下がりタイミング及び前記良否判定を行うタイミングが規定された試験プログラム（Ｐ１０）に基づいて、前記試験信号の立ち上がり、立ち下がりタイミング及び前記良否判定を行うタイミングの設定値を求める第１ステップと、前記試験信号の立ち上がり、立ち下がりタイミング及び前記良否判定を行うタイミングとレートとの共通した時間ずれ量を規定し、当該時間ずれ量を限度として前記試験プログラムで規定されるタイミングを負の値に設定可能とする前記試験プログラムに記述されたオフセット量（ＯＦ）を、前記第１ステップで求められた設定値に対して加算する第２ステップと、前記第２ステップで前記オフセット量が加算された設定値に基づいて、前記被試験デバイスに印加される前記試験信号と前記良否判定を行うタイミングを規定するストローブ信号（ＳＴ）とを発生する第３ステップとを含むことを特徴としている。
本発明の半導体試験シミュレーション装置は、モデル化された被試験デバイスに対する試験シミュレーションを行う半導体試験シミュレーション装置において、前記モデル化された被試験デバイスに印加する試験信号の立ち上がり、立ち下がりタイミング、及び前記モデル化された被試験デバイスに前記試験信号を印加して得られる信号に基づいて良否判定を行うタイミングが規定された試験プログラム（Ｐ１０）に基づいて、前記試験信号の立ち上がり、立ち下がりタイミング及び前記良否判定を行うタイミングの設定値を求める計算部（２２）と、前記試験信号の立ち上がり、立ち下がりタイミング及び前記良否判定を行うタイミングとレートとの共通した時間ずれ量を規定し、当該時間ずれ量を限度として前記試験プログラムで規定されるタイミングを負の値に設定可能とする前記試験プログラムに記述されたオフセット量（ＯＦ）を、前記計算部で求められた設定値に対して加算する加算部（２３）とを備えることを特徴としている。

本発明によれば、オフセット量が加算された設定値に基づいて、被試験デバイスに印加される試験信号の立ち上がり、立ち下がりタイミング及び被試験デバイスから得られる信号の良否判定タイミングが調整されるため、各種タイミングを負の値に設定することができ、フェイル時の原因究明を容易且つ安価に行うことができるという効果がある。

以下、図面を参照して本発明の一実施形態による半導体試験装置及び方法並びに半導体試験シミュレーション装置について詳細に説明する。図１は、本発明の一実施形態による半導体試験装置の要部構成を示すブロック図である。図１に示す通り、本実施形態の半導体試験装置１は、被試験デバイス（ＤＵＴ）としての半導体デバイス３０の試験を行う試験部１０と、試験部１０の制御を行う制御部２０とを備えている。試験部１０は、信号発生装置１１、ドライバ部１２、コンパレータ部１３、ラッチ部１４、判定部１５、及びレジスタ１６（記憶部）を備えている。

信号発生装置１１は、制御部２０の制御の下で、半導体デバイス３０に印加する試験信号（試験信号）Ｔ１〜Ｔｎ、判定部１５に出力する期待値Ｅ、及びラッチ部１４に出力するストローブ信号ＳＴを発生する。尚、信号発生装置１１から出力される試験信号Ｔ１〜Ｔｎの立ち上がり、立ち下がりタイミングはレジスタ１６の設定内容によって個別に決定される。また、信号発生装置１１からは出力されるストローブ信号ＳＴは複数の信号からなり、各々の出力タイミングはレジスタ１６の設定内容によって個別に決定される。ドライバ部１２は、試験信号Ｔ１〜Ｔｎの各々に対応した複数のドライバ回路１２ａ〜１２ｎを備えており、信号発生装置１１から出力された試験信号Ｔ１〜Ｔｎを半導体デバイス３０のピン３０ａ〜３０ｎの各々に印加する。

コンパレータ部１３は、ピン３０ａ〜３０ｎの各々に対応した複数のコンパレータ回路１３ａ〜１３ｎを備えており、所定の電圧を有する比較電圧と半導体デバイス３０のピン３０ａ〜３０ｎから出力された信号の各々とを比較する。ラッチ部１４は、ピン３０ａ〜３０ｎの各々に対応した複数のラッチ回路１４ａ〜１４ｎを備えており、コンパレータ部１３から出力される各信号を、信号発生装置１１から出力されるストローブ信号ＳＴのタイミングで保持する。判定部１５は、ラッチ部１４のラッチ回路１４ａ〜１４ｎの各々で保持された信号と信号発生装置１１から出力される期待値Ｅとを比較し、パス／フェイルを示すフェイルデータＦＤを制御部２０に出力する。レジスタ１６は、信号発生装置１１から出力される試験信号Ｔ１〜Ｔｎの立ち上がり、立ち下がり及びストローブ信号ＳＴの出力タイミングを規定する設定値を記憶する。

制御部２０は、試験部１０の各部を制御して半導体試験装置１の動作を統括的に制御する。具体的には、信号発生装置１１を制御して試験信号Ｔ１〜Ｔｎ等の出力制御を行うとともに、判定部１５から出力されるフェイルデータＦＤをフェイルメモリ（図示省部）に収集する制御を行う。また、制御部２０は、配線長補正値計算部２１（補正値計算部）、タイミング設定値計算部２２、加算部２３、校正値算出部２４、及び加算器２５を備えており、外部から入力される配線長補正データＤ１０（補正データ）、テストプログラムＰ１０（試験プログラム）、及び校正データＤ１１を用いてレジスタ１６の設定値を求める。

上記の配線長補正データＤ１０は、半導体デバイス３０の各ピン３０ａ〜３０ｎ毎の配線の長さの相違を補正するためのデータである。テストプログラムＰ１０は、半導体デバイス３０の試験を行うために、試験信号のパターンデータ及び期待値、信号発生装置１１から発生させる試験信号の立ち上がり、立ち下がりタイミング、及びストローブ信号ＳＴの発生タイミング等が記述されたプログラムである。校正データＤ１１は、ドライバ部１２で生ずる信号間のタイミングずれ（ドライバスキュー）及びコンパレータ部１３で生ずる信号間のタイミングずれ（コンパレータスキュー）を校正するためのデータである。

配線長補正値計算部２１は、配線長補正データＤ１０を用いて、半導体デバイス３０の配線長差を補正するための補正値を求める。タイミング設定値計算部２２は、テストプログラムＰ１０の記述内容に従って各種タイミングの設定値を求める。ここで、試験部１０はレートと呼ばれるサイクルに従って動作するため、タイミング設定値計算部２２は、例えばレート内における試験信号の立ち上がり、立ち下がりタイミング、コンパレータ部１３での比較タイミング等の設定値を求める。尚、制御部２０は、このテストプログラムＰ１０の記述内容に従って、信号発生装置１１で発生させる試験信号Ｔ１〜Ｔｎを決定する。

加算部２３は、タイミング設定値計算部２２で求められた設定値と、テストプログラムＰ１０に記述されているオフセット量とを加算する。ここで、テストプログラムＰ１０について説明する。図２は、テストプログラムＰ１０の記述例を示す図である。図２に示す通り、テストプログラムＰ１０には、オフセット量ＯＦと、信号発生装置１１から発生させる試験信号Ｔ１〜Ｔｎの立ち上がり、立ち下がりタイミングやストローブ信号ＳＴの発生タイミング等を規定する複数のタイミング規定量Ｔとが記述されている。図２に示す例では、オフセット量ＯＦとしてＺ［ｎｓ］が記述されており、タイミング規定量ＴとしてＸ［ｎｓ］及び−Ｙ［ｎｓ］が記述されている。

オフセット量ＯＦは、試験信号Ｔ１〜Ｔｎの立ち上がり、立ち下がりタイミングやストローブ信号ＳＴの発生タイミング等の各種タイミングに共通したものであり、各種タイミングとレートとの時間ずれ量を規定するものである。つまり、テストプログラムＰ１０にオフセット量ＯＦを記述することで、レートに対して各種タイミングをオフセット量ＯＦの分だけ共通して遅延させることが可能である。そして、このオフセット量ＯＦを記述可能としたことで、各種タイミング規定量Ｔとして負の値を記述することを可能としている。

図３は、テストプログラムＰ１０に記述されるオフセット量の働きを説明するための図である。いま、テストプログラムＰ１０に記述された各種タイミングが図３（ａ）に示す通りであるとする。つまり、信号発生装置１１から発生される試験信号Ｔ１は、レートの開始時点でＨ（ハイ）状態になって１レートの前半部分においてＨ状態であるが後半部分はＬ（ロー）状態になる信号である。また、信号発生装置１１から発生される試験信号Ｔ２は、試験信号Ｔ１がＨ状態になってから所定時間経過後にＨ状態になり、複数レートに亘ってＨ状態が維持される信号である。更に、ストローブ信号ＳＴの発生タイミングは、各レートの後半部分に設定されているものとする。尚、図３においては、説明の簡単のために、試験信号Ｔ１，Ｔ２のみを図示しており、またストローブ信号ＳＴは複数の信号からなる信号であるが、代表的な１つのストローブ信号ＳＴのみを図示している。

これに対し、テストプログラムＰ１０にオフセット量ＯＦを設定すると、試験信号Ｔ１，Ｔ２の立ち上がり、立ち下がりがオフセット量ＯＦの分だけ遅延して信号発生装置１１から出力されるとともに、ストローブ信号ＳＴもオフセット量ＯＦの分だけ遅延して信号発生装置１１から出力される。よって、図３（ｂ）に示す通り、図３（ａ）に示す試験信号Ｔ１，Ｔ２及びストローブ信号ＳＴがオフセット量ＯＦの分だけ遅延することになる。そして、このオフセット量ＯＦを限度として、テストプログラムＰ１０に記述される各種タイミング規定量Ｔに負の設定値を設定することが可能となる。即ち、図２に示す例では、タイミング規定量Ｔとして最大−Ｚ［ｎｓ］まで記述することが可能である。

校正値算出部２４は、校正データＤ１１を用いてドライバスキュー及びコンパレータスキューを校正する校正値を算出する。ここで、レジスタ１６の設定値は有限であり、その設定値は配線長補正値計算部２１で求められる補正値、加算部２３の出力、及び校正値算出部２４で算出される校正値を加算器２５で加算した値によって決定される。このため、上記のオフセット量ＯＦの最大値ＯＦｍは、レジスタ１６に設定可能な最大値から上記の補正値及び校正値を減算した値となる。

ここで、オフセット量ＯＦの最大値ＯＦｍについて具体的に説明する。図４は、設定可能なオフセット量ＯＦの最大値ＯＦｍを説明するための図である。尚、ここでは説明の簡単のために、信号発生装置１１から８ビットの試験信号Ｔ１〜Ｔ８が出力されるものとする。図４において、試験信号Ｔ１〜Ｔ８の各々について示す棒グラフの長さが試験信号Ｔ１〜Ｔ８の遅延量を表しており、試験信号Ｔ１〜Ｔ８の各々に対して設定可能な遅延量の最大値はＤｍである。

いま、図４に示す通り、試験信号Ｔ１〜Ｔ８の各々について、配線長補正値計算部２１で求められる補正値、及び校正値算出部２４で求められる校正値がそれぞれ設定されているとする。オフセット量ＯＦは、試験信号Ｔ１〜Ｔ８に共通するものであるため、試験信号Ｔ１〜Ｔ８の全てについて、オフセット量ＯＦ、補正値、及び校正値を加算した値が最大値Ｄｍを超えはならない。このため、レジスタ１６に設定可能な遅延量の最大値Ｄｍから、試験信号Ｔ１〜Ｔ８の各々に設定される補正値と校正値との和が最大になるものを減算した値が設定可能なオフセット量ＯＦの最大値ＯＦｍになる。従って、タイミング規定量Ｔは、最大−ＯＦｍまで記述可能になる。

以上説明した制御部２０に設けられる配線長補正値計算部２１、タイミング設定値計算部２２、加算部２３、校正値算出部２４、及び加算器２５は、ハードウェアにより実装することも可能であるが、ファームウェアにより実装することが望ましい。ここで、ファームウェアとは、 ハードウェアの基本的な制御を行なうために組み込まれたソフトウェアをいう。上記の構成をファームウェアによって実装することで、ハードウェアの大幅な改変を伴わずに、安価に負のタイミング規定量Ｔの設定が可能になる。

次に、上記構成の半導体試験装置１の動作について説明する。試験に先立って、予め、ユーザは配線長補正データＤ１０、テストプログラムＰ１０、及び校正データＤ１１をそれぞれ作成しておく。配線長補正データＤ１０は、例えば半導体デバイス３０をテストヘッド上に配置して専用の計測機器の計測結果を用いて作成する。テストプログラムＰ１０は、例えばユーザがコンピュータ等を用いて手入力により作成する。校正データＤ１１は、例えば半導体デバイス３０に代えて計測用の治具をテストヘッド上に配置し、試験信号Ｔ１〜Ｔｎの遅延量を「０」に設定し、信号発生装置１１から試験信号Ｔ１〜Ｔｎを発生させてストローブ信号ＳＴの時間位置を調整して得られる計測結果を用いて作成する。

試験が開始されると、配線長補正データＤ１０が制御部２０の配線長補正値計算部２１に読み込まれ、半導体デバイス３０の各ピン３０ａ〜３０ｎ毎の配線の長さの相違を補正するための補正値が算出される。また、テストプログラムＰ１０がタイミング設定値計算部２２に読み込まれたテストプログラムＰ１０に記述されたタイミング規定量Ｔに従った各種タイミングの設定値が求められるとともに、テストプログラムＰ１０に記述されたオフセット量ＯＦが加算部２３に読み込まれ、タイミング設定値計算部２２で求められた設定値とオフセット量ＯＦとが加算される。更に、校正データＤ１１が校正値算出部２４に読み込まれ、ドライバスキュー及びコンパレータスキューを校正するための校正値が算出される。尚、上記の補正値、加算部２３での加算値、及び校正値は、半導体デバイス３０のピン３０ａ〜３０ｎ毎に算出される。

配線長補正値計算部２１で算出された補正値、加算部２３での加算値、及び校正値算出部２４で算出された校正値は、加算器２５に入力され、半導体デバイス３０のピン３０ａ〜３０ｎ毎に加算される。加算器２５で加算された値は、レジスタ１６に出力されて記憶される。これにより、信号発生装置１１からの試験信号Ｔ１〜Ｔｎの立ち上がり、立ち下がりタイミング、及びストローブ信号ＳＴの出力タイミングが設定される。尚、制御部２０は、テストプログラムＰ１０の記述内容に従って、信号発生装置１１で発生させる試験信号Ｔ１〜Ｔｎを決定する。

以上の設定を終えると、制御部２０から信号発生装置１１に対して制御信号が出力され、信号発生装置１１から試験信号Ｔ１〜Ｔｎが、上記の処理で設定されたタイミングで出力される。信号発生装置１１から出力された試験信号Ｔ１〜Ｔｎは、ドライバ部１２のドライバ回路１２ａ，１２ｂ，…,１２ｎをそれぞれを介して半導体デバイス３０のピン３０ａ〜３０ｎにそれぞれ印加される。そして、半導体デバイス３０から出力される信号は、コンパレータ部１３のコンパレータ回路１３ａ，１３ｂ，…，１３ｎにそれぞれ入力され、所定の電圧を有する比較電圧と比較される。

コンパレータ部１３のコンパレータ回路１３ａ〜１３ｎの各々で比較された信号は、ラッチ部１４のラッチ回路１４ａ〜１４ｎにそれぞれ入力され、信号発生装置１１から出力されるストローブ信号ＳＴのタイミングで保持される。ラッチ回路１４ａ〜１４ｎの各々で保持された信号は判定部１５に出力される。判定部１５は、ラッチ部１４からの信号と信号発生装置１１から出力される期待値Ｅとを比較し、パス／フェイルを示すフェイルデータＦＤを制御部２０に出力する。制御部２０は得られたフェイルデータをフェイルメモリ（図示省略）に収集する。以下、信号発生装置１１で異なる試験信号を発生させて同様の試験が行われる。

以上の試験によって得られた試験結果がフェイルである場合にはその原因解析を行う必要がある。この原因解析時に、試験信号の立ち上がり、立ち下がりタイミングやストローブ信号ＳＴの発生タイミングを規定するタイミング規定量Ｔに負の値を設定することで、サイクライズの指定に誤りがあったのか、その他の要因であるのかを容易に切り分けることが可能となる。

以上、本発明の一実施形態による半導体試験装置及び方法について説明したが、本発明は上記実施形態に制限されず、本発明の範囲内で自由に変更が可能である。例えば、上記実施形態では、実際の半導体デバイス３０を試験するハードウェアで構成された半導体試験装置について説明したが、本発明は半導体試験シミュレーション装置にも適用可能である。この半導体試験シミュレーション装置は、半導体デバイス３０をモデル化してソフトウェアで実現するとともに、図１に示した半導体試験装置１０に設けられた試験部１０及び制御部２０を共にソフトウェアで実現して、モデル化された半導体デバイスの試験を行うものである。

本発明の一実施形態による半導体試験装置の要部構成を示すブロック図である。 テストプログラムＰ１０の記述例を示す図である。 テストプログラムＰ１０に記述されるオフセット量の働きを説明するための図である。 設定可能なオフセット量ＯＦの最大値ＯＦｍを説明するための図である。 従来の半導体試験装置の一例を示すブロック図である。

符号の説明

１ 半導体試験装置
１１ 信号発生装置
１３ コンパレータ部
１４ ラッチ部
１５ 判定部
１６ レジスタ
２１ 配線長補正値計算部
２２ タイミング設定値計算部
２３ 加算部
２４ 校正値算出部
２５ 加算器
３０ 半導体デバイス
３０ａ〜３０ｎ ピン
Ｄ１０ 配線長補正データ
Ｄ１１ 校正データ
ＯＦ オフセット量
Ｐ１０ テストプログラム
Ｔ１〜Ｔｎ 試験信号

Claims (5)

1. 被試験デバイスに印加する試験信号を発生する信号発生装置と、前記試験信号を前記被試験デバイスに印加して得られる信号に基づいて前記被試験デバイスの良否判定を行う判定部とを備える半導体試験装置において、
   前記試験信号の立ち上がり、立ち下がりタイミング及び前記良否判定を行うタイミングが規定された試験プログラムに基づいて、前記信号発生装置に発生させる前記試験信号の立ち上がり、立ち下がりタイミング及び前記判定部で前記良否判定を行うタイミングの設定値を求める計算部と、
   前記試験信号の立ち上がり、立ち下がりタイミング及び前記良否判定を行うタイミングとレートとの共通した時間ずれ量を規定し、当該時間ずれ量を限度として前記試験プログラムで規定されるタイミングを負の値に設定可能とする前記試験プログラムに記述されたオフセット量を、前記計算部で求められた設定値に対して加算する加算部と
   を備えることを特徴とする半導体試験装置。
2. 前記被試験デバイスのピン毎の配線長の相違を補正する補正データに基づいてピン毎の補正値を算出する補正値算出部と、
   前記試験信号を被試験デバイスに印加するドライバのピン間における印加タイミングのずれ、及び前記被試験デバイスから得られる信号と所定の比較電圧との比較を行うコンパレータのピン間におけるタイミングずれを校正する校正データに基づいてピン毎の校正値を算出する校正値算出部と、
   前記加算部で算出された前記設定値、前記補正値算出部で算出された前記補正値、及び前記校正値算出部で算出された前記校正値を加算する加算器と
   を備えることを特徴とする請求項１記載の半導体試験装置。
3. 前記加算器で加算された値を記憶する記憶部を備え、
   前記信号発生装置は、前記記憶部に記憶された前記設定値に基づいて前記試験信号を発生し、又は、前記記憶部に記憶された前記設定値に基づいて前記判定部で前記良否判定を行うタイミングを規定するストローブ信号を発生することを特徴とする請求項２記載の半導体試験装置。
4. 被試験デバイスに試験信号を印加して得られる信号に基づいて前記被試験デバイスの良否判定を行う半導体試験方法において、
   前記試験信号の立ち上がり、立ち下がりタイミング及び前記良否判定を行うタイミングが規定された試験プログラムに基づいて、前記試験信号の立ち上がり、立ち下がりタイミング及び前記良否判定を行うタイミングの設定値を求める第１ステップと、
   前記試験信号の立ち上がり、立ち下がりタイミング及び前記良否判定を行うタイミングとレートとの共通した時間ずれ量を規定し、当該時間ずれ量を限度として前記試験プログラムで規定されるタイミングを負の値に設定可能とする前記試験プログラムに記述されたオフセット量を、前記第１ステップで求められた設定値に対して加算する第２ステップと、
   前記第２ステップで前記オフセット量が加算された設定値に基づいて、前記被試験デバイスに印加される前記試験信号と前記良否判定を行うタイミングを規定するストローブ信号とを発生する第３ステップと
   を含むことを特徴とする半導体試験方法。
5. モデル化された被試験デバイスに対する試験シミュレーションを行う半導体試験シミュレーション装置において、
   前記モデル化された被試験デバイスに印加する試験信号の立ち上がり、立ち下がりタイミング、及び前記モデル化された被試験デバイスに前記試験信号を印加して得られる信号に基づいて良否判定を行うタイミングが規定された試験プログラムに基づいて、前記試験信号の立ち上がり、立ち下がりタイミング及び前記良否判定を行うタイミングの設定値を求める計算部と、
   前記試験信号の立ち上がり、立ち下がりタイミング及び前記良否判定を行うタイミングとレートとの共通した時間ずれ量を規定し、当該時間ずれ量を限度として前記試験プログラムで規定されるタイミングを負の値に設定可能とする前記試験プログラムに記述されたオフセット量を、前記計算部で求められた設定値に対して加算する加算部と
   を備えることを特徴とする半導体試験シミュレーション装置。

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