JP4682956B2 - 半導体試験装置及び方法並びに半導体試験シミュレーション装置 - Google Patents
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Description
この発明によると、試験信号の立ち上がり、立ち下がりタイミング及び被試験デバイスから得られる信号の良否判定のタイミングが規定された試験プログラムに基づいて信号発生装置に発生させる試験信号の立ち上がり、立ち下がりタイミング及び判定部で前記良否判定を行うタイミングの設定値が算出され、この設定値に対して所定のオフセット量が加算された設定値に基づいて、信号発生装置から試験信号が発生されるとともに、良否判定のタイミングが規定される。
また、本発明の半導体試験装置は、前記被試験デバイスのピン(30a〜30n)毎の配線長の相違を補正する補正データ(D10)に基づいてピン毎の補正値を算出する補正値算出部(21)と、前記試験信号を被試験デバイスに印加するドライバのピン間における印加タイミングのずれ、及び前記被試験デバイスから得られる信号と所定の比較電圧との比較を行うコンパレータのピン間におけるタイミングずれを校正する校正データ(D11)に基づいてピン毎の校正値を算出する校正値算出部(24)と、前記加算部で算出された前記設定値、前記補正値算出部で算出された前記補正値、及び前記校正値算出部で算出された前記校正値を加算する加算器(25)とを備えることを特徴としている。
また、本発明の半導体試験装置は、前記加算器で加算された値を記憶する記憶部(16)を備え、前記信号発生装置は、前記記憶部に記憶された前記設定値に基づいて前記試験信号を発生し、又は、前記記憶部に記憶された前記設定値に基づいて前記判定部で前記良否判定を行うタイミングを規定するストローブ信号(ST)を発生することを特徴としている。
本発明の半導体試験方法は、被試験デバイス(30)に試験信号(T1〜Tn)を印加して得られる信号に基づいて前記被試験デバイスの良否判定を行う半導体試験方法において、前記試験信号の立ち上がり、立ち下がりタイミング及び前記良否判定を行うタイミングが規定された試験プログラム(P10)に基づいて、前記試験信号の立ち上がり、立ち下がりタイミング及び前記良否判定を行うタイミングの設定値を求める第1ステップと、前記試験信号の立ち上がり、立ち下がりタイミング及び前記良否判定を行うタイミングとレートとの共通した時間ずれ量を規定し、当該時間ずれ量を限度として前記試験プログラムで規定されるタイミングを負の値に設定可能とする前記試験プログラムに記述されたオフセット量(OF)を、前記第1ステップで求められた設定値に対して加算する第2ステップと、前記第2ステップで前記オフセット量が加算された設定値に基づいて、前記被試験デバイスに印加される前記試験信号と前記良否判定を行うタイミングを規定するストローブ信号(ST)とを発生する第3ステップとを含むことを特徴としている。
本発明の半導体試験シミュレーション装置は、モデル化された被試験デバイスに対する試験シミュレーションを行う半導体試験シミュレーション装置において、前記モデル化された被試験デバイスに印加する試験信号の立ち上がり、立ち下がりタイミング、及び前記モデル化された被試験デバイスに前記試験信号を印加して得られる信号に基づいて良否判定を行うタイミングが規定された試験プログラム(P10)に基づいて、前記試験信号の立ち上がり、立ち下がりタイミング及び前記良否判定を行うタイミングの設定値を求める計算部(22)と、前記試験信号の立ち上がり、立ち下がりタイミング及び前記良否判定を行うタイミングとレートとの共通した時間ずれ量を規定し、当該時間ずれ量を限度として前記試験プログラムで規定されるタイミングを負の値に設定可能とする前記試験プログラムに記述されたオフセット量(OF)を、前記計算部で求められた設定値に対して加算する加算部(23)とを備えることを特徴としている。
11 信号発生装置
13 コンパレータ部
14 ラッチ部
15 判定部
16 レジスタ
21 配線長補正値計算部
22 タイミング設定値計算部
23 加算部
24 校正値算出部
25 加算器
30 半導体デバイス
30a〜30n ピン
D10 配線長補正データ
D11 校正データ
OF オフセット量
P10 テストプログラム
T1〜Tn 試験信号
Claims (5)
- 被試験デバイスに印加する試験信号を発生する信号発生装置と、前記試験信号を前記被試験デバイスに印加して得られる信号に基づいて前記被試験デバイスの良否判定を行う判定部とを備える半導体試験装置において、
前記試験信号の立ち上がり、立ち下がりタイミング及び前記良否判定を行うタイミングが規定された試験プログラムに基づいて、前記信号発生装置に発生させる前記試験信号の立ち上がり、立ち下がりタイミング及び前記判定部で前記良否判定を行うタイミングの設定値を求める計算部と、
前記試験信号の立ち上がり、立ち下がりタイミング及び前記良否判定を行うタイミングとレートとの共通した時間ずれ量を規定し、当該時間ずれ量を限度として前記試験プログラムで規定されるタイミングを負の値に設定可能とする前記試験プログラムに記述されたオフセット量を、前記計算部で求められた設定値に対して加算する加算部と
を備えることを特徴とする半導体試験装置。 - 前記被試験デバイスのピン毎の配線長の相違を補正する補正データに基づいてピン毎の補正値を算出する補正値算出部と、
前記試験信号を被試験デバイスに印加するドライバのピン間における印加タイミングのずれ、及び前記被試験デバイスから得られる信号と所定の比較電圧との比較を行うコンパレータのピン間におけるタイミングずれを校正する校正データに基づいてピン毎の校正値を算出する校正値算出部と、
前記加算部で算出された前記設定値、前記補正値算出部で算出された前記補正値、及び前記校正値算出部で算出された前記校正値を加算する加算器と
を備えることを特徴とする請求項1記載の半導体試験装置。 - 前記加算器で加算された値を記憶する記憶部を備え、
前記信号発生装置は、前記記憶部に記憶された前記設定値に基づいて前記試験信号を発生し、又は、前記記憶部に記憶された前記設定値に基づいて前記判定部で前記良否判定を行うタイミングを規定するストローブ信号を発生することを特徴とする請求項2記載の半導体試験装置。 - 被試験デバイスに試験信号を印加して得られる信号に基づいて前記被試験デバイスの良否判定を行う半導体試験方法において、
前記試験信号の立ち上がり、立ち下がりタイミング及び前記良否判定を行うタイミングが規定された試験プログラムに基づいて、前記試験信号の立ち上がり、立ち下がりタイミング及び前記良否判定を行うタイミングの設定値を求める第1ステップと、
前記試験信号の立ち上がり、立ち下がりタイミング及び前記良否判定を行うタイミングとレートとの共通した時間ずれ量を規定し、当該時間ずれ量を限度として前記試験プログラムで規定されるタイミングを負の値に設定可能とする前記試験プログラムに記述されたオフセット量を、前記第1ステップで求められた設定値に対して加算する第2ステップと、
前記第2ステップで前記オフセット量が加算された設定値に基づいて、前記被試験デバイスに印加される前記試験信号と前記良否判定を行うタイミングを規定するストローブ信号とを発生する第3ステップと
を含むことを特徴とする半導体試験方法。 - モデル化された被試験デバイスに対する試験シミュレーションを行う半導体試験シミュレーション装置において、
前記モデル化された被試験デバイスに印加する試験信号の立ち上がり、立ち下がりタイミング、及び前記モデル化された被試験デバイスに前記試験信号を印加して得られる信号に基づいて良否判定を行うタイミングが規定された試験プログラムに基づいて、前記試験信号の立ち上がり、立ち下がりタイミング及び前記良否判定を行うタイミングの設定値を求める計算部と、
前記試験信号の立ち上がり、立ち下がりタイミング及び前記良否判定を行うタイミングとレートとの共通した時間ずれ量を規定し、当該時間ずれ量を限度として前記試験プログラムで規定されるタイミングを負の値に設定可能とする前記試験プログラムに記述されたオフセット量を、前記計算部で求められた設定値に対して加算する加算部と
を備えることを特徴とする半導体試験シミュレーション装置。
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