JP6509841B2 - 自動試験システム、同システムを動作させる方法、及び同システム用の機器 - Google Patents

Description

自動試験装置（ＡＴＥ：Ａｕｔｏｍａｔｉｃ ｔｅｓｔ ｅｑｕｉｐｍｅｎｔ）（一般的には「テスター」と呼ばれる）は半導体デバイスを製造中に試験するために使用される。機能試験は通常、被試験デバイス（ＤＵＴ：ｄｅｖｉｃｅ ｕｎｄｅｒ ｔｅｓｔ）上の多くの点へ電気信号を印加するとともにいくつかの時点でのＤＵＴの出力応答を測定するようにテスターを構成することにより、行われる。

いくつかのシナリオでは、テスターは、ＤＵＴの製造工程中に少なくとも一回欠陥を識別するためにＤＵＴを試験するために使用される。試験の結果はＤＵＴが設計通りに動作するかどうかを判断するために使用され得る。デバイスが設計通りに動作すれば、デバイスはパッケージ化され、顧客へ出荷され得る。デバイスが設計通りに動作しないことを試験が示せば、デバイスはしばしば、修理または廃棄などの別の製造工程へ回される。

半導体デバイスを試験するために必要な試験信号を発生および測定するために、テスターは、試験信号を発生および／または測定するように制御され得る回路（ピンエレクトロニクスと呼ばれることがある）を含む。テスターは、ピンエレクトロニクスの動作を規定することにより、テスター動作の複数のサイクルのそれぞれにおいて被試験デバイス上の複数の試験ポイントのそれぞれにおいて試験信号を発生および測定するようにプログラムされ得る。テスター動作のサイクル毎に、テストプログラムは試験ポイントへ結合される各ピンエレクトロニクス回路の動作を規定し得る。プログラミングは、その動作が何であるか（例えば、ＨＩ信号またはＬＯ信号を駆動するか、またはＤＵＴがＨＩ信号を出力しているかまたはＬＯ信号を出力しているかを測定するか）を定義し得る。プログラミングはまた、テスターサイクルの開始に対する動作のタイミングを規定し得る。このようにして、テストプログラムは、広範囲の刺激信号をＤＵＴへ印加するように、かつＤＵＴが期待応答を生じるかどうかを測定するように構築され得る。しかし、ＤＵＴを完全に試験するために必要な多くの試験ポイントの動作およびタイミングを規定することは時間がかかり得る。

現在の半導体デバイスは、次世代半導体デバイスにより、速やかに取って代わられる。複雑な半導体デバイスを設計するとともに製造施設を確立する大きい費用を正当化するために、半導体製造者は、設計が陳腐化する前に可能な限り多くのデバイスを製造および販売しようとする。この目的は、デバイスをできるだけ速やかに製品化するとともに、可能な限り少ない時間で各デバイスを製造する要望となる。

一態様では、本発明は、反復波形の繰り返しのプログラム可能窓内の複数のサンプルを収集するようにされた自動試験システムに関する。自動試験システムは、ピンエレクトロニクス回路であって、第１のタイミング入力におけるタイミング信号内の事象に応答して、ピンエレクトロニクス回路に入力される信号における値のサンプルを採取する、ピンエレクトロニクス回路を含み得る。自動試験システムはまた、ピンエレクトロニクス回路の第１のタイミング入力へ結合された出力を有するタイミング回路を含み得る。タイミング回路は、第２のタイミング入力と、プログラム可能素子と、プログラム可能素子内に格納された値に少なくとも部分的に基づきオフセットを計算する演算回路とを含み得る。タイミング回路はまた、出力へ結合された出力回路であって、第２のタイミング入力における信号内の事象と計算されたオフセットとに基づき判断される時刻に、事象を有する信号を発生する出力回路を含み得る。プログラム可能素子内に格納された値は、サンプルが収集されるプログラム可能窓内の増分間の時間、サンプルが収集されるプログラム可能窓内の増分の数、および／または各増分において収集されるサンプルの数を定義し得る。

別の態様では、本発明は、反復波形の繰り返しのプログラム可能窓内の複数のサンプルを収集するために自動試験システムを動作させる方法に関し得る。本方法は、サンプルが収集されるプログラム可能窓内の増分間の時間、サンプルが収集されるプログラム可能窓内の増分の数、および／または窓内の各増分において収集されるサンプルの数のうちの少なくとも１つを示す少なくとも１つのプログラム値を受信する工程と、反復波形の複数の繰り返しを発生する工程とを含み得る。本方法はさらに、複数の繰り返しのそれぞれの繰り返しへ適用可能なオフセットを少なくとも１つのプログラム値に少なくとも部分的に基づき繰り返し計算する工程と、複数の繰り返しのうちの繰り返しにおいて、それぞれの繰り返しにおいて適用可能な計算されたオフセットに少なくとも部分的に基づき判断される時刻に反復波形のサンプルを繰り返し取得する工程とを含み得る。

さらに別の態様では、本発明は、反復波形の繰り返しのプログラム可能窓内の複数のサンプルを収集するようにされた自動試験システム用機器に関し得る。本機器は、タイミング信号入力におけるタイミング信号内の事象により規定された時刻に機器に入力される信号において信号をサンプリングするピンエレクトロニクス回路と、タイミング信号を発生するための、タイミング信号入力へ結合された回路とを含み得る。この回路は、トリガ入力を含み、かつトリガ入力における信号内の事象に対応するタイミング信号内の事象を発生するように構成される。この回路は、少なくとも第１の入力とクロック入力とを含む累算器であって、累算値をクロック入力における事象に応答して第１の入力における値に比例する量だけ増加させる累算器と、累算器の第１の入力へ結合された第１のプログラム可能レジスタと、第２のプログラム可能レジスタと、第２のプログラム可能レジスタへ結合された入力とトリガ入力と累算器のクロック入力へ結合された出力とを有するカウンタとを含み得る。カウンタは、トリガ入力における信号内の事象の数であって、第２のプログラム可能レジスタ内の値により定義される数をカウントすると出力上に事象を出力するように構成され得る。累算器は、累積値がタイミング信号を少なくとも部分的に定義するようにピンエレクトロニクスへ結合され得る。

上記に述べたことは、添付の特許請求の範囲によってのみ規定される本発明の非限定的概要である。

添付図面は原寸に比例して描かれるようになっていない。添付図面において、様々な図に示される同様のまたはほぼ同様の各部品は同様の参照符号により表される。明暸性の目的のため、すべての部品がすべての図面に符号で表示されないことがある。

ＤＵＴのＮ個のチャネルのＡＴＥの試験線図の全体概要の概略図である。 図１Ａの試験システムの１つのチャネルの概略図である。 図１Ｂに示すチャネルに一体化され得るストローブ回路の出力部の概略図である。 図１Ｃに示す出力部とともに使用され得るストローブ回路のサンプリング時間計算部の概略図である。 ＤＵＴからの応答を試験する際に発生し得る波形内の信号遷移を測定するために設定され得るプログラム可能サンプリングパラメータを実証するタイミング図である。 本明細書に記載される試験技術のいくつかの実施形態による試験システムの方法または動作のフローチャートである。

上記に述べたことは、添付の特許請求の範囲によって規定される本発明の非限定的概要である。

本発明者は、改善された半導体デバイステスターが試験開発時間および装置試験時間の短縮をもたらし得ることを認識し理解した。このような改善された試験システムは、試験開発時間を短縮することにより、新設計の半導体デバイスがより迅速に製品化されるようにする。デバイス試験時間を短縮することにより、半導体デバイスを製造する際のより高いスループットが達成され得る。したがって、より迅速にプログラムされ得より短い試験を行い得る改善されたテスターは、半導体デバイスを開発する経済性を高め得る。

この高められた価値は、ＤＵＴ出力における信号遷移のタイミングを検出するプログラム可能手法を提供するように設計されたテスターを使用することにより達成され得る。このようなテスターは、試験技術者により容易にプログラムされ得る。その代りにまたは追加的に、テスターは、試験を定義するプログラミングの一部として反復信号の繰り返し内の信号遷移を探すための窓の仕様を受け入れることにより、試験を実行するために必要な時間を低減し得る。このような窓は、テスターサイクルの一部のみにまたがり得、いくつかの実施形態では、試験システムクロックのエッジと一致する必要が無い時間に開始および／または停止し得る。

信号遷移を発見する公知の技術としては、「ウォーキングストローブ：ｗａｌｋｉｎｇ ｓｔｒｏｂｅ」が挙げられる。ウォーキングストローブは、動作のタイミングを制御するためのテスター内の特別のウォーキングストローブハードウェアだけでなく、テスターのタイミング精度およびプログラム可能性を利用する。ウォーキングストローブを利用するために、テストプログラムは、ＤＵＴに、信号遷移が検知される波形を繰り返し出力させるループを定義する。この波形は、ＤＵＴにより出力された信号と、信号遷移が発生したことを示すレベルより信号レベルが高いか低いかを示すレベルとを比較するように構成されるピンエレクトロニクス回路へ結合される。

ウォーキングストローブハードウェアは、比較演算が反復波形の繰り返し毎に行われるタイミングを調整し得る。第１の繰り返しでは、ハードウェアは、比較が、反復波形の繰り返しの開始と一致するテスターサイクルの開始時に行われるようにストローブを発生する。各連続繰り返しでは、ウォーキングストローブハードウェアは、前の繰り返しより後の時間のわずかな増分となるように比較の時刻を調節する。波形の繰り返しは、比較が波形全体にわたる各時間増分において行われるまで継続する。このようにして、測定が行われる「ストローブ」時間は波形全体にわたって「進む（ｗａｌｋ）」。

各増分における複数のサンプルが例えば雑音の影響を低減するための平均化に望ましければ、より多くの繰り返しが再び波形全体にわたってストローブを進めるために行われ得る。所望数の繰り返しが行われると、比較の結果は、１つの増分においては信号遷移が発生しなかったことと、次の隣の増分においては信号遷移が発生したこととを示す値を有する波形が測定された隣接時間（テスターサイクルの開始に対する）における比較結果を検知するため解析され得る。

本発明者は、ウォーキングストローブは有利には試験システムにおいて高速および高精度ピンエレクトロニクスを利用するが、ウォーキングストローブは不必要に長い試験時間を生じ得ることを認識し理解した。試験技術者は信号遷移が発生する可能性があるテスターサイクル中に窓を定義するために利用され得る情報を有し得ることを本発明者は認識し理解した。さらに、ＤＵＴが窓内に信号遷移を有する出力を生じなければ、ＤＵＴは信号遷移がいつ発生するかにかかわらず欠陥があると見なされ得る。したがって、波形の繰り返し全体にわたってストローブを進み続けさせることが回避され得る。

いくつかの実施形態によると、テスターは、より集中的な方法で、したがってテスターが装置を試験し得る速度を増加させる方法で信号遷移を発見するようにプログラム可能であり得る。信号遷移をより迅速に発見することは、特定試験に対しプログラム可能なデータサンプリング方法を含み得る。プログラム可能手法を支援するために、テスターは、反復波形の複数の繰り返しのそれぞれにおけるストローブのタイミングをカスタム化するようにユーザ指定パラメータによりプログラムされ得るプログラム可能ストローブ回路を含み得る。ハードウェアは、反復波形の繰り返しの一部のみにまたがる時間の窓内の増分において反復比較を行う際に動作を規定するパラメータを受信するプログラム可能素子を含み得る。窓は、例えば、波形の繰り返し内のテスターサイクルのいくつかのみまたはテスターサイクルの一部でもまたがり得、これにより従来のウォーキングストローブ測定と比較して試験を完了するための時間を低減し得る。

試験システムが信号遷移を探す窓のパラメータを規定することにより信号遷移が検知されるようにすることにより、試験技術者は、試験システムを簡単にプログラムして試験システムが所望動作を実行するようにし得る。プログラム可能パラメータは、サンプルが収集されるプログラム可能窓内の増分間の時間、サンプルが収集されるプログラム可能窓内の増分の数、および／または各増分において収集されるサンプルの数を含み得る。但し、他のパラメータがその代りにまたは追加的にプログラムされ得る。

いくつかの実施形態によると、ストローブ回路は、自動試験システム内の従来のタイミング回路を実現するために使用されるタイプの技術を使用することにより実現され得る。しかし、ストローブ回路を実現するために任意の好適な技術が使用され得ることを理解すべきである。

より速いプログラミングのためのストローブ回路が任意の好適な試験システムに実装され得ることも理解すべきである。ストローブ回路が実装され得る試験システムを図１に示す。しかし、図１の試験システムは例示用であり、本発明の範囲を限定するものではないことを理解すべきである。

図１Ａは、ＤＵＴ１１０に複数の反復波形を出力させるようにプログラムされ得るテスター１００を示す。示された実施形態では、各繰り返しは、ＤＵＴ１１０からの回路応答を励起するために同じ刺激信号を提供することにより発生される。ホストコントローラ１２０はパターン発生器１４０にこの刺激を提供するように指示する。

ホストコントローラ１２０は、自動試験システム用のコントローラを構築するのに従来使用されるような技術を使用することを含み任意の好適な方法で実現され得る。コントローラ１２０はコンピュータワークステーションまたは他のコンピュータ化装置を使用することにより実現され得る。したがって、コントローラ１２０は、ユーザインターフェースを提供し、プログラムまたはコンピュータ化ツールを実行し、および／またはパターン発生器１４０またはテスター１００内の他の部品へのインターフェースを可能にし得る。

ホストコントローラ１２０により提供されるインターフェースを介し、試験システム１００内のプログラムは制御および／またはプログラムされ得る。同様に、結果はそれらの部品から取り出され、ユーザへ提示され得る、または出力を発生するか、またはテスター１００の他の要素の制御動作を判断するために解析され得る。ＤＵＴ１１０により生成された出力内の信号遷移のタイミングを判断するために試験を行う際、ホストコントローラ１２０は、波形を繰り返し発生し、ＤＵＴ１１０からの信号レベルと波形内の遷移を表す応答とを比較し、後にアクセスされ得る方法でそれらの比較の結果を格納するようにテスター１００内の回路を構成し得る。ホストコントローラ１２０は、それらの比較の結果へアクセスし、遷移が検出された波形内の時間を示すためにそれらに関する解析を行い得る、または信号遷移の時間の測定に応答して他の所望の行動を取り得る。

加えて、ホストコントローラ１２０は、比較が規定窓全体にわたって行われるよう、波形の異なる繰り返しに対するそれらの比較のタイミングを変更するようにストローブ回路を構成し得る。窓は、試験技術者により規定されるパラメータに基づき規定され得、テストプログラム内に取り込まれてもよく、または任意の他の好適な源から取得されてもよい。

パターン発生器１４０は、自動試験システム用のパターン発生器を構築する際に従来使用されるような技術を使用することを含む、任意の好適な方法で実現され得る。いくつかの実施形態では、例えば、パターン発生器１４０は、デジタル論理回路とデータを格納するデジタル記憶回路とにより構築され、ホストコントローラ１２０または任意の他の好適な源により書き込まれる情報を制御し得る。

パターン発生器１４０は、試験信号の発生および測定を制御する複数のパラメータによりプログラムされ得る。パターンの一部は複数のチャネルのそれぞれの動作を定義し得る。これらのチャネル１３０_１〜１３０_Ｎを図１Ａに示す。各チャネルは、各試験サイクル内に、ＤＵＴ１１０における試験信号を発生または測定するプログラム動作を行い得る。

示されるように、チャネル１３０_１〜１３０_Ｎのそれぞれは、信号インターフェース経路１７０_１を介しＤＵＴ１１０上の試験ポイントへ結合される。したがって、チャネル１３０_１〜１３０_Ｎの一部はＤＵＴ１１０へ結合される刺激（測定が行われる１つまたは複数の波形の繰り返しをＤＵＴ１１０に発生させる）を発生するために、パターン発生器１４０のプログラミングに基づき制御され得る。

チャネル１３０_１〜１３０_Ｎの１つまたは複数は、波形が生成されるＤＵＴ１１０上の試験ポイントへ結合され得る。これらのチャネルは、波形の信号レベルと信号遷移を示すプログラム値との比較が行われる時間を制御するストローブ回路を含み得る。このようなストローブ回路は、波形の異なる繰り返しにおいて、比較が異なる時間に行われるように時間を制御し得る。それにもかかわらず、これらの比較は、波形の一部を表す窓に制限され得る。

加えて、試験全体の流れは、ホストコントローラ１２０内のプログラミングおよび／またはパターン発生器１４０内のプログラミングに基づきテスター１００内でプログラムされ得る。試験全体の流れは、試験過程内に様々な工程を含み得る。これらの工程は、例えば、測定対象波形を発生する状態にするためにＤＵＴ１１０に対する刺激信号を発生する工程を含み得る。

試験全体の流れはまた、ＤＵＴ１１０に波形の繰り返しを発生させる刺激信号を発生するパターン発生器１４０内にプログラムされた試験パターンの一部にわたるループを規定し得る。さらに、試験全体の流れは、このループの各繰り返し中に、ストローブ回路により計算される現サンプリング時間により規定される時刻に波形のサンプルが採取されるようにテスター１００を構成し得る。

図１Ａに示すチャネルは、自動化試験システムの製造において従来使用される部品を使用することを含み任意の好適な方法で実現され得る。いくつかの実施形態では、チャネル１３０_１〜１３０_Ｎのすべては同じ構造を有し得る。他の実施形態では、異なる試験機能に対して異なるチャネルが構成され得る。図１Ｂは、ストローブ回路としての役割を果たす自動ストローブタイミング発生器３００を含むテスターの１つのチャネル１３０_１をさらに詳細に示す。このようなチャネルは、自動化試験システム内に従来は設置されるタイプのデジタル機器内に取り込まれ得る。その代りにまたは追加的に、このようなチャネルは、自動試験システム内の設置用に設計されたスタンドアロン機器で実現され得る。

この例では、チャネル１３０_１は、ＤＵＴ１１０上の試験ポイントにおける信号を発生および／または測定するように制御され得る回路を含む。自動ストローブタイミング発生器３００に加えて、チャネル１３０_１は、チャンネル回路内に従来存在し得る回路を含む。この回路は、ドライバ２２０と比較器２３０とを含むピンエレクトロニクス回路２１０を含む。テスター動作の各サイクルでは、ピンエレクトロニクス２１０は、ドライバ２２０を介し信号を発生するか、または比較器２３０を介し信号を測定するように制御され得る。

任意の試験サイクル中にドライバ２２０により発生される特定信号パターンは、パターン発生器１４０内にプログラムされた値とフォーマット発生器１５０のプログラミングとに依存し得る。従来の試験システムと同様に、パターン発生器１４０とフォーマット発生器１５０からのデータが、ドライバ２２０により生成される信号を規定する一連の遷移を定義し得る。

タイミング回路２８０は出力におけるこれらの遷移のタイミングを制御し得る。タイミング回路２８０はタイミング信号２４０を出力する。各遷移は、エッジ発生器１８０により出力される信号２４０（「エッジ」と呼ばれることがある）のうちの１つに応答して発生し得る。従来の試験システムと同様に、刺激信号を発生するためにチャネル１３０_１が使用されているときにエッジが発生される時間は、タイミング発生器１６０により制御され得る。タイミング発生器１６０にプログラムされた値とパターン発生器１４０内にプログラムされた値との組み合わせが、テスターサイクル毎に、ピンエレクトロニクス２１０の動作を制御するエッジのタイミングを規定し得る。いくつかの実施形態では、タイミング発生器１６０は、それぞれがテスター動作のサイクルの開始に対する時間を表すタイミング仕様をデジタル値として出力し得る。エッジ発生器１８０は、タイミング仕様を、「エッジ」であるアナログタイミング信号に変換し得る。

図１Ｂはまた、チャネル１３０_１がＤＵＴ１１０からの応答を測定するために使用される場合に活性状態であり得る回路を示す。ＤＵＴ１１０の回路応答は線１７０_１を介しピンエレクトロニクス回路２１０において受信される。この応答は比較器２３０への入力信号２３４である。比較器２３０は、１つまたは複数のレベルを定義する値によりプログラムされ得、比較器２３０は、プログラムレベルに対する入力信号２３４のレベルの指示を、規定された測定時刻に出力し得る。比較器２３０の構成に依存して、比較結果は、測定レベルがプログラムレベルを超えるか、プログラムレベル未満か、または２つのプログラムレベルの間であるかを示し得る。但し、任意の好適な比較がなされ得ることを理解すべきである。

チャネル１３０_１が測定を行うように構成された試験サイクルでは、規定測定時刻は、タイミング回路２８０からのタイミング信号２４０の１つまたは複数により制御され得る。この場合、タイミング信号は比較器２３０のタイミング入力２３２へ結合され、入力信号２３４と１つまたは複数のプログラム値とを比較するために比較器をトリガする。比較器を制御するために使用されるタイミング信号２４０はストローブと呼ばれることがある。ドライバ２２０を制御するタイミング信号と同様に、ストローブは、タイミング発生器１６０とパターン発生器１４０と連動して動作するエッジ発生器１８０により発生される。

この比較結果は、入力信号２３４が１つまたは複数の閾値を超えるかまたはそれ未満であるかを示すことにより、ＤＵＴ１１０の出力のサンプルとしての役割を果たす。次に、このサンプルは格納および／または処理され得る。示された実施形態では、サンプル値はＲＡＭ２５０内に格納される。いくつかの実施形態では、すべてのサンプルがＲＡＭ２５０内に格納され得る。他の実施形態では、サンプルの一部のみが格納され得る。

比較に応じて格納された情報は、例えば比較の結果に依存し得る。いくつかの試験システムは入力信号２３４と期待値とを比較するように構成され得る。比較が行われた時刻を示す情報を含み比較の指示は、入力信号が期待値から逸脱する状況においてのみ、または入力信号が期待値を有する状況においてのみ、故障捕捉ＲＡＭ２６０内に記録され得る。

サンプルが格納されるフォーマットにかかわらず、サンプルはさらに、ＤＵＴ１１０の動作に関する情報を収集するために処理され得る。例えば、チャネルは、ＤＵＴ１１０により出力される特定レベルまたはパターンを検知し得、例えば故障プロセッサであり得るプロセッサ１９０を含み得る。その代りにまたは追加的に、故障プロセッサ１９０は、サンプル値に基づき、条件付き処理または試験作業などの試験の態様を制御し得る。

図１Ｂに示すチャンネル１は代替的に、波形内の遷移を検知するために解析され得る反復波形の窓内のサンプルを収集するように構成され得る。この機能を支援するために、自動ストローブタイミング発生器３００を含むものとしてここで示されたストローブ回路が使用可能にされ得る。従来のタイミング発生器１６０のような他のストローブタイミング発生器は、エッジ発生器１８０が１つまたは複数のタイミング信号２４０を出力する時刻の仕様を出力し得る。示された実施形態では、自動ストローブタイミング発生器３００により発生されるタイミング仕様が、比較器２３０の動作をトリガする１つまたは複数のストローブが発生される時刻を指示し得る。

これらのタイミング仕様は、ＤＵＴ１１０に信号遷移が検知される波形の繰り返しを出力させる刺激信号を発生するようにテスター１００内の他のチャネルを制御するループ内で実行されるパターンの一部と同期され得る。同期は、任意の好適な方法で発生され得る自動ストローブタイミング発生器３００へ印可される制御信号により達成され得る。例えば、このような制御信号は、パターンの一部を介し各ループと同期するパターン発生器１４０により発生され得る。その代りにまたは追加的に、試験システム１００内の任意の他の好適な部品が、同期して動作するようにこれらの部品をトリガするために自動ストローブタイミング発生器３００とパターン発生器１４０の両方へ印加される制御信号を発生し得る。このような制御信号は図１Ｃの波形ツール信号２９２として示される。しかし、任意の好適な機構が、ＤＵＴ１１０に測定対象波形を発生させる刺激信号の発生とそれらの測定のタイミングを制御する自動ストローブタイミング発生器３００の動作とを協調させるために使用され得る。

自動ストローブタイミング発生器３００により発生されるタイミング仕様は、測定対象波形のさらなる繰り返しを発生させるパターンループにわたって繰り返し毎に異なり得る。この機能を達成するために、自動ストローブタイミング発生器３００は、ループにわたって繰り返し毎の現サンプリング時間を計算する演算回路を含み得る。現サンプリング時間は出力回路へ適用され得、出力回路は現サンプリング時間をエッジ発生器１８０への入力に変換し、エッジ発生器１８０は適切な時刻にストローブを発生する。

図１Ｃは、自動ストローブタイミング発生器３００の例示的出力回路２９０を示す。図示の例では、試験システムは、テスター１００内のデジタル部品の動作のタイミングを制御するクロック３０２によりクロックされる。例えば、各試験サイクルはクロック３０２のいくつかのサイクル数として定義され得る。現サンプリング時間３６０は、波形ツール信号２９２のエッジに続くクロック３０２のいくつかのサイクル数として定義され得る。したがって、現サンプリング時間３６０におけるストローブの時刻を判断するための手法は、波形ツール信号２９２の遷移に続くクロック３０２のサイクル数をカウントすることであり得る。現サンプリング時間３６０の値に依存するクロック３０２のサイクル数の経過を追跡するために任意の好適な回路が使用され得る。

カウンタ２９８はこの目的に好適な回路の例を提供する。現サンプリング時間３６０の値はカウンタ２９８内にロードされ得る。カウンタ２９８は、波形ツール信号２９２の状態の変化（波形ツール信号２９２「発射（ｆｉｒｉｎｇ）」として認識される）に応じてカウントダウンするようにトリガされ得る。エッジまたは極性反転などの信号の任意の好適な変化が信号「発射」として解釈され得、「発射」として解釈される信号変化の特定のフォーマットは、示された回路部品が応答する信号変化の性質に依存し得、本発明にとって重要ではない。

図示のように、カウンタ２９８は、クロック３０２のサイクル毎に一回ディクリメントするようにカウンタ３０２によりクロックされる。カウンタ２９８内にロードされた現サンプリング時間３６０により規定されるクロック３０２の周期数に等しい時間後、カウンタ２９８は零までカウントダウンされ信号を出力する。この信号は、エッジ発生器１８０に対するイネーブル入力（エッジ発生器１８０にストローブを発生するように指示する）としての役割を果たし得、波形ツール信号２９２の発射後規定時間に発生する。

試験システム内の事象がクロック３０２の分解能と等しい分解能で時間調節されるいくつかの実施形態ではカウンタ２９８単独は適切であり得る。しかし、いくつかの試験システムでは、事象はクロック３０２の周期より細かな分解能で時間調節され得る。したがって、クロック３０２の周期により判断される時刻に対する１つまたは複数のタイミング調整がテスターにおいて利用され得る。現サンプリング時間３６０は、「クロック３０２のいくつかの周期＋残余」を含む時間を規定し得る。クロック３０２の周期の数は、現サンプリング時間３６０の上位ビット３０６により表され得、カウンタ２９８内にロードされ得る。クロック３０２の周期より小さいタイミングオフセットを表す残余は、現サンプリング時間３６０の低位ビット３０４により表され得る。

従来の試験システムでは、エッジ発生器は、イネーブル信号に対してプログラム可能量だけ遅延された時刻にストローブを発生し得る。現サンプリング時間３６０の下記ビット３０４により表される残余は、イネーブル信号の受信後の遅延を規定するためにエッジ発生器１８０への入力として適用され得る。エッジ発生器１８０は、イネーブル信号後のプログラマブル遅延を提供するためにパルスまたは他の信号遷移を発生するアナログ回路（タイミングバーニヤと呼ばれることがある）を含み得る。タイミングバーニヤは、アナログ回路であるため、クロックの周期という点で遅延を測定することに限定されることなく、非常に細かいタイミング分解能（例えば２ピコ秒未満）を有し得る。したがって、カウンタ２９８の出力は、クロック３０２の周期に基づき判断される時刻にイネーブル信号を提供するために、エッジ発生器１８０へ結合され得、下位ビット３０４は、クロック３０２の周期未満であるプログラマブル遅延を提供するためにエッジ発生器１８０へ結合され得る。

いくつかの実施形態では、１つまたは複数のタイミング調整が、エッジ発生器１８０により発生されたストローブの時刻を判断するために利用される現サンプリング時間３６０へ適用され得る。したがって、図１Ｃは、上位ビット３０６がカウンタ２９８内にロードされ下位ビット３０４がエッジ発生器１８０へ提供される前に現サンプリング時間３６０が加算器２９６において調整されることを示す。任意の好適な方法で判断された任意の好適なタイミング調整結果が加算器２９６内に入力され得る。これらのタイミング調整結果は、例えば波形ツール信号２９２の発射と測定対象波形がＤＵＴにより発生される時刻とのオフセットを表し得る較正値を表し得る。

加算器２９６を介し取り込まれる特定のタイミング調整（もしあれば）は、本明細書に記載されるように、反復波形の窓内のサンプルを収集する方法にとって重要ではない。しかし、図１Ｃの具体例では、調整結果は、クロック３０２の整数倍でない試験サイクルのタイミングを反映するために加算器２９６に入力される。したがって、波形ツール信号２９２はクロック３０２に一致する信号遷移を有し得るが、これらの遷移は試験サイクルの開始と一致しないことがあり得る。この差は周期残余２９４により表され得る。この周期残余はテスターサイクル毎に変化し得、テスター１００内のタイミング回路により計算され得る。このようなタイミング回路は従来のテスターと同様に実現され、簡単にするために図１Ｃには示されない。

図１Ｄは、刺激信号がＤＵＴへ印加され、ＤＵＴに、遷移が測定される波形の繰り返しを発生させるループにわたって繰り返し毎の現サンプリング時間を計算する演算回路３９０を示す。現サンプリング時間３６０は、繰り返し毎に、演算部３００のプログラム可能素子内に格納されるユーザ入力に基づき計算され得る。これらのプログラム可能素子はレジスタまたは他の好適な記憶場所であり得る。プログラム可能素子は、上述のようにホストコントローラ１２０によることを含む任意の好適な方法でまたは任意の他の好適な方法でロードされ得る。

プログラム可能素子３１０は自動ストローブ開始時間によりプログラムされ得る。ユーザは、測定波形内の遷移が検知される窓の、波形ツール信号の発射に対する、開始を定義するために自動ストローブ開始時間を規定し得る。この試験用窓は、信号遷移を検知するためにテスターにより採取される波形の一部を細かく調整するためにユーザにより設定され得る。窓を規定する能力は、信号遷移を発見するのにかかる時間量を低減するため、より効率的なテスターをもたらし得る。

別の例として、プログラム可能素子３２０は自動ストローブ増分時間３２０を格納し得る。増分時間は、サンプルが採取される時刻間の間隔を定義し得る。動作中、現サンプリング時間３６０は、サンプリングが１つの増分で完了すると増分時間と等しい量だけ増加し得る。

別の例として、プログラム可能素子３３０は増分値当たりの自動ストローブサンプルを格納し得る。ユーザは、各増分で採取されるサンプルの数を定義し得る。増分当たり複数のサンプルを採取することで、例えば、雑音を平均化することによる正確な測定を可能にする。しかし、増分当たりのより多くのサンプルはより長い試験過程につながり得る。この値を保持するためにプログラム可能素子を設けることにより、ユーザは、より高い精度とより長い試験時間とのトレードオフをプログラムし得る。

加えて、プログラム値はサンプルが採取される窓の期間を規定し得る。図１Ｄの例では、窓の端はプログラム可能素子３８０内の値により規定される。この例では、プログラム可能素子３８０は窓当たりの増分の数を格納する。しかし、窓の端は、終了時間を規定することによるなど任意の好適な方法で規定され得る。さらに、窓が確定的寸法を有することは必要要件ではない。いくつかの実施形態では、窓の端は、終了条件を規定する１つまたは複数の測定値の比較の結果に基づき、動的に判断され得る。

示された実施形態では、演算回路３９０は、採取されるサンプル毎の現サンプリング時間３６０を計算するために、これらおよび任意の他の好適なプログラム値を使用し得る。測定対象波形の繰り返しを発生する試験パターンのループにわたる第１の繰り返しのための現サンプリング時間３６０は、プログラム窓の開始を反映し得る。波形の後続の繰り返しが発生される後続の繰り返しでは、現サンプリング時間３６０は、繰り返し当たりプログラム数のサンプルが採取されるまで、同じ状態のままであり得る。次に、現サンプリング時間３６０はプログラム増分時間だけ増加し得る。

現サンプリング時間３６０は、繰り返し当たりプログラム数のサンプルが採取されるまで、再び同じ状態のままであり得る。現サンプリング時間３６０を増加し、新しい現サンプリング時間３６０において多くのサンプルを採取し、次に再び現サンプリング時間３６０を増加させるこの処理は、窓当たりの増分の数に達するまで繰り返され得る。

図１Ｄは、これらのプログラム値に基づき現サンプリング時間３６０を計算し得る演算回路を示す。同回路は、プログラム可能素子３１０、３２０、３３０、３８０などのプログラム可能素子内のプログラム値により初期化され得る。これらの値のいくつかは、現サンプリング時間３６０の計算の一部として他の回路部品へ提供され得る。例えば、増分毎に採取されるサンプルの数を表すプログラム可能素子３３０内に格納された値がカウンタ３３２内にロードされ得る。同様に、窓内の増分の数を表すプログラム可能素子３８０内の値がカウンタ３８２内にロードされ得る。さらに、窓の開始時間を表すプログラム可能素子３１０内の値がレジスタ３６０内にロードされ得る。

図１Ｄの例では、レジスタ３６０は加算器３５０と組み合わせて累算器を実現する。レジスタ３６０をプログラム可能素子３１０内の値でロードすることは、プログラム窓の開始に対応する第１のサンプリング時間により累算器を初期化する効果がある。加算器３５０に入力されるクロックにおける信号がアサートされるたびに、加算器３５０はプログラム可能素子３２０内に格納された値をレジスタ３６０内の値に加算する。プログラム可能素子３２０はプログラム増分時間を格納するため、加算器３５０へのクロック入力がアサートされるたびに、現サンプリング時間はプログラム増分だけ増加される。

示された実施形態では、現サンプリング時間３６０は、規定数のサンプルが一回の増分において採取された後、増分時間３２０だけ増加させる。この結果を達成するために、加算器３５０はカウンタ３３２の出力によりクロックされる。カウンタ３３２は、増分当たりプログラム数のサンプルと等しい数のサンプルをカウントした後出力信号をアサートするように構成される。この結果は、カウンタ３３２をプログラム可能素子３３０内の値でロードし、カウンタ３３２を波形ツール信号２９２によりクロックすることにより達成される。この例では、カウンタ３３２は、サンプルが採取されるたびに、増分当たりサンプルの規定数からカウントダウンする。カウンタ３３２が零に達する（増分当たりプログラム数のサンプルが採取されたことを示す）とカウンタ３３２はその出力をアサートする。カウンタ３３２の出力がアサートされると、カウンタ３３２は自らをリセットし、プログラム可能素子３３０から値を再びロードする。

このようにして、カウンタ３３２の出力のアサーションは、増分当たりプログラム数のサンプルが採取されたことを信号伝達する。現サンプリング時間を表すレジスタ３６０内の値を増加させる加算器３５０をクロックすることに加えて、カウンタ３３２の出力のアサーションがカウンタ３８２をクロックする。

図１Ｄの例では、カウンタ３８２は、サンプルがプログラム数の増分において収集されたかどうかを追跡するように構成される。サンプルが収集された増分の数を追跡することにより、カウンタ３８２はプログラム窓の端に達したかどうかを追跡し得る。カウンタ３８２は、窓内の増分の数のプログラム値でプログラム可能素子３８０から当初ロードされるため、この機能を行い得る。カウンタ３３２がその出力をアサート（プログラム数のサンプルが１増分の間に収集されたことを意味する）するたびに、カウンタ３８２はカウントダウンする。零までカウントダウンすると、カウンタ３８２はその出力をアサート（プログラム数の増分に達したことを意味する）し得る。

図１Ｄの例では、カウンタ３８２の出力は演算回路３９０のリセット信号３７０としての役割を果たす。演算回路３９０の内部と外部両方の１つまたは複数の回路素子がリセット信号３７０に応答し得る。例えば、レジスタ３６０内の値はリセット信号３７０に応答して窓開始時間へリセットされ得る。アサートされたリセット信号３７０に対する他の応答は、ＤＵＴへ刺激を提供するパターン発生器１４０内のループを停止することと、測定対象波形をトリガすることとを含む。その代りにまたは追加的に、リセット信号３７０のアサーションは、このループの実行中に捕捉されるサンプル値の解析をトリガし得る。

図２は、上述の回路の動作を示すタイミング図４００である。この例では、波形４１０はＤＵＴにより出力される波形の繰り返しを表す。この場合、波形４１０は信号遷移４２０を含む。テスター内の回路は、窓内の波形４１０のレベルの複数回測定を行うようにプログラムされ得る。

図２の例では、窓はｔ_{ｓｔａｒｔ}４５２とｔ_ｓｔｏｐ４５４との間に発生する。これらの時刻は、時刻４５０における波形４１０の繰り返しの開始に対して定義され得る。図１Ｃと図１Ｄに示す実施形態では、時刻４５０は波形ツール信号２９２のアサーションにより指示され得る。但し、事象のタイミングは任意の好適な方法で信号伝達され得ることを理解すべきである。

図２は、時刻４５２と時刻４５４間の窓内で、サンプルは複数の増分４５６において採取される。この例では、各増分は量Δｔだけ他の増分から時間上離される。

サンプル組４３０により示されるように、複数のサンプルが各増分において採取される。この例では、３つのサンプルが増分毎に示される。但し、任意の好適な数のサンプルが増分毎に採取され得ることを理解すべきである。

図２は、波形４１０の複数の繰り返しの間に採取されるサンプルを共通時間軸上に重ねて示す。但し、図１Ｃと図１Ｄに関連して説明した自動ストローブ回路では、１つのサンプルが波形の繰り返し毎に収集されることを理解すべきである。これらのサンプルは、別個に収集されるが、波形の各繰り返しが時刻４５０に開始するため、共通時間軸に関連付けられ得る。したがって、各サンプルの時刻は、繰り返しの開始時間４５０からのオフセットとして表現され得る。

サンプルは雑音により影響を与えられ得、したがって、各増分におけるサンプルの値は同じでなければならないが、１つの増分において採取されたサンプルの組内のサンプル間には差があり得る。例えば、第１の組４３０は、ＬＯの値を有する２つのサンプルとＨＩの値を有する１つのサンプルとを示す。平均で、これらのサンプルは第１の増分におけるＬＯの値を示す。第２の増分では、すべての３つのサンプルがＬＯの値を有し、第２の増分の値と見なされ得る。第３と第４の増分では、３つのサンプルがＨＩの平均値を有する。したがって、サンプルの格納値４４０は０、０、１、１であり得る。このパターンは、信号遷移４２０が第２と第３の増分間に発生したことを示す。このようにして、信号遷移４２０のタイミングが判断され得る。

図３は、波形内の信号遷移の時刻を迅速かつ柔軟に識別するように構成された試験システムを動作させる方法５００を示す。図３に示す動作のすべてまたはいくつかの実施形態ではその一部は、テスター内の回路またはテスターへ結合された他のコンピュータ化装置の動作により実行され得る。ブロック５１０では、試験システムは、試験用窓の開始時間、試験用窓の期間、および／またはサンプリング増分などの試験パラメータをユーザから受信し得る。

加えて、信号遷移のタイミングを判断するために使用されるチャネルのピンエレクトロニクスが検知対象の特定信号遷移に基づき構成され得る。ピンエレクトロニクスの構成を規定する値はまた、ブロック５１０においてユーザから受信され得る。例えば、検知対象信号遷移が、０．２Ｖ未満から０．８Ｖ超への電圧の変化により表される立ち上がりエッジである場合、ピンエレクトロニクス内の比較器は、０．２Ｖ信号と０．８Ｖ信号とを区別する出力を発生するようにプログラムされ得る。このような構成は例えば、ＬＯ信号を０．２Ｖ以下としてＨＩ信号を０．８Ｖ以上として認識するように比較器をプログラムすることにより達成され得る。このようにして構成された比較器は、信号遷移が発生したかどうかが推論され得る出力を発生し得る。

このような出力は任意の好適な方法で表され得る。いくつかの実施形態では、出力は比較器がＬＯ信号またはＨＩ信号を検知したかどうかを示し得る。他の実施形態では、チャネルはＬＯなどの期待値によりプログラムされ得、比較器の出力は、比較器が期待値を検知したかどうかの指示として表され得る。比較器をこのように構成することで、信号遷移が発生した後の「故障」を示す出力を生じ得る。このような手法は、試験パターン内のループの複数の繰り返し中に格納されるデータ量を低減するために、例えば故障捕捉ＲＡＭ２６０（図１Ｂ）と組み合わせて使用され得る。しかし、任意の好適な構成が使用され得、収集されたデータの後続処理は、波形内の発生している遷移を有するまたは有しない信号レベルの表現に依存し得る。

別の構成パラメータがその代りにまたは追加的に受信され得る。例えば、構成パラメータは、刺激信号を発生するためにどのチャネルが使用されるか、応答を測定するために１つまたは複数のチャネルのいずれが使用されるかなど試験システムの構成を示し得る。他の構成パラメータが、ＤＵＴを刺激するために行われる試験パターンを定義し得る。

構成値は任意の好適な方法でテスターハードウェアにより受信され得る。いくつかの実施形態では、ホストコントローラ１２０は、所望構成を実現するようにテスター１００内のプログラム可能素子のロードを制御し得る。しかし、構成が発生される特定の手法は本発明にとって重要ではない。

構成を発生させる特定の手法にかかわらず、試験パラメータはブロック５２０において初期の現サンプリング時間を計算するために使用され得る。現サンプリング時間は、波形の繰り返しが発生されるループにわたる繰り返しを信号伝達する信号または他の事象の発射からのオフセットとして計算され得る。

次に、テスターは、ブロック５３０において、波形の一回の繰り返しを発生するように動作し得る。この波形は、ＤＵＴへ刺激（ＤＵＴに波形に応答するようにさせる刺激）を印加することにより発生され得る。したがって、ブロック５３０における処理は、刺激を発生するようにテスターの１つまたは複数のチャネルを制御するパターンの一部の実行によりに行われ得る。しかし、任意の好適な信号内の信号遷移のタイミングは本明細書において説明した技術を使用することにより判断され得ることを理解すべきである。

ブロック５４０では、波形のサンプルは、ブロック５２０において計算された現サンプリング時間において採取される。サンプルは、現サンプリング時間により示される時刻に比較器のストローブを発生するようにテスターチャンネル内のエッジ発生器を構成することにより収集され得る。ストローブは、試験対象波形を運ぶＤＵＴ出力へ結合された比較器に、出力信号と比較器内に格納されたプログラムレベルとを比較させるとともに比較の結果を示すサンプルを発生させ得る。このサンプルは故障捕捉メモリ内にまたは任意の他の好適な方法で格納され得る。

次に、処理は判断ブロック５５０へ進み、十分な数のサンプルが現増分において収集されたかどうかの判断が行われる。この比較は、ブロック５１０において受信された試験パラメータであって増分当たりのサンプルの数を規定するパラメータを含み得る試験パラメータに基づき得る。十分な数のサンプルが収集されていれば、処理は判断ブロック５５０から判断ブロック５６０へ分岐し得る。

そうでなければ、波形の別の繰り返しが発生され、別のサンプルが採取される。したがって、十分な数のサンプルが収集されていなければ、処理は判断ブロック５５０からブロック５３０へループバックし得る。ブロック５３０からの処理を繰り返すことで、ＤＵＴは再び刺激され、波形の繰り返しを再び発生し、同波形はブロック５４０に示したようにサンプリングされ得る。

判断ブロック５５０における処理により判断されるように現増分の間に十分な数のサンプルが採取されると、処理は判断ブロック５６０へ分岐する。判断ブロック５６０における処理は、サンプルがブロック５１０において受信された試験パラメータにより規定される窓全体にわたって採取されたかどうかを判断する。そうでなければ、かつ窓内に別の増分が依然として存在すれば、処理はブロック５７０へ分岐し得、窓内の次の増分を反映する新しい現サンプリング時間が計算される。

ブロック５７０から、処理はブロック５３０へループバックし、波形の別の繰り返しが発生される。ブロック５４０において、サンプリング時間は新しい現サンプリング時間において収集される。

波形を発生し、波形の各繰り返しの開始に対し時間を変えてサンプルを採取する工程は、プログラム数のサンプルが採取されるまで繰り返され得る。プログラム数は、方法５００を実行する回路内にプログラムされた１つまたは複数の試験パラメータ（窓の幅、サンプリング時間間の増分の大きさ、各増分のサンプルの数を含む）に基づき得る。

十分な数のサンプルが収集されると、処理はブロック６００へ進む。ブロック６００では、サンプルは波形の信号遷移の時刻を検出するように処理され得る。この処理は、テスター内、テスターへ結合されたワークステーション内、または収集されたサンプルへ直接または間接的にアクセスし得る任意の他の好適なコンピュータ処理装置内の回路により行われ得る。このような処理は、ＤＵＴがデバイス仕様に従って行われたかかどうか、またはそうでなければ刺激に対して予想された応答もしくは仕様外の応答を示したかどうかを追加的に判断し得る。

ブロック６００における解析の結果は任意の好適な方法で使用され得る。いくつかの実施形態では、結果は試験技術者へ表示され得る。他の実施形態では、結果は、製造工程の一部として特定ＤＵＴを試験した結果の判断を行うために単独でまたはテスターにより収集された他の試験結果と組み合わせて使用され得る。結果は、ＤＵＴの性能のレベル、例えば、ＤＵＴは仕様に完全に従って動作しているか、ＤＵＴは仕様に従って動作していないがその性能を改善するために何らかの方法で修正される可能性があるか、ＤＵＴは使用可能になるには十分に動作していないか、またはＤＵＴはいくつかの点に関してのみ動作しているが、それらの点はＤＵＴがいくつかのシナリオにおいて使用可能となるには十分であることを示し得る。

ブロック６００における解析の結果が製造作業において使用される一実施形態では、処理はブロック６１０へ進み得る。ブロック６１０では、製造工程はブロック６００において行われた解析に基づき修正され得る。この処理は、検査セル（ｔｅｓｔ ｃｅｌｌ）コントローラ、工場コントローラまたは他の好適なコンピュータ化装置において完全に自動的な方法で行われ得る。その代りにまたは追加的に、ブロック６１０における処理は部分的または全面的に手動で行われ得る。例えば、特定ＤＵＴが完全に動作可能である、故障している、または故障しているが修理される可能性があることを解析の結果が示す場合、ブロック６１０の処理は、完全に自動化され、コンピュータ化装置間の命令および／またはデータの交換により行われ得、特定ＤＵＴを製造作業内の適切な次の段階へ送る。その代りにまたは追加的に、解析の結果は、複数の装置にわたる傾向を検知するとともに試験されている半導体デバイスの製造処理内の１つまたは複数の工程を調整する人間へ提示され得る。

本発明の実施形態を詳細に説明したが、様々な修正形態および改善形態は当業者には容易に想到されるであろう。

例えば、窓の端に達したことをカウンタ３８２が判断することについて図１Ｄに関連して説明した。このような判断は、演算回路３９０内で、またはテスター１００内の任意の他の回路においてなされ得る。例えば、パターン発生器１４０は、窓の端に達したことを示すリセット信号を出力し得る。その代りにまたは追加的に、サンプルの収集は、波形ツール信号２９２を発生するパターン発生器１４０または他の回路が波形ツール信号をアサートすることを停止すれば、窓の端で停止し得る。

さらに、上記方法を実施するための特定回路は任意の好適な方法で実現され得ることを理解すべきである。本明細書では概説された様々な方法または処理は、１つまたは複数のプロセッサ、フィールドプログラマブルゲートアレイ（ＦＰＧＡ：Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）、または特定用途向け集積回路（ＡＳＩＣ：Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）など任意の好適なハードウェアで実現され得る。バッファを含むデータ構造は、任意の好適な形式で非一時的コンピュータ可読記憶媒体内に格納され得る、および／またはデジタル回路を含み得る。

また、様々な発明概念は、その例が提供された１つまたは複数の方法として具現化され得る。方法の一部として行われる動作は任意の好適な方法で順序付けられ得る。したがって、例示的実施形態において連続動作として示されたとしても、示されたものとは異なる順序で動作が行われる実施形態であっていくつかの動作を同時に行うことを含み得る実施形態が構築され得る。

本明細書で定義および使用されたすべての定義は、辞書定義、参照により援用された文献における定義、および／または定義された用語の通常の意味に優先すると理解すべきである。

本明細書および特許請求の範囲において使用される不定冠詞「１つの（ａ）」および「１つの（ａｎ）」は、特に明記しない限り「少なくとも１つ」を意味するものと理解すべきである。

本明細書または特許請求の範囲において使用されるように、１つまたは複数の要素のリストを参照した語句「少なくとも１つ」は、要素のリスト内の要素のうちの任意の１つまたは複数から選択された少なくとも１つの要素を意味するが、要素のリスト内に特に列記されたあらゆる要素のうちの少なくとも１つを必ずしも含まず、かつ要素のリスト内の要素の任意の組み合わせを排除しないものと理解すべきである。この定義はまた、要素のリスト内に特に識別された要素（語句「少なくとも１つ」が参照する）以外の要素が特に識別された要素に関係しても関係しなくても任意選択的に存在し得ることを許容する。

本明細書および特許請求の範囲において使用される語句「および／または」は、そのように結合された要素の「いずれかまたは両方」（すなわ、いくつかのケースでは結合して存在し他の場合では分離して存在する要素）を意味するものと理解すべきである。「および／または」で列挙された複数の要素は同様に、すなわちそのように結合された要素のうちの「１つまたは複数」を意味するものと解釈されるべきである。語句「および／または」により特に識別された要素以外の他の要素は、特に識別された要素に関係しても関係しなくても任意選択的に存在し得る。したがって、非限定的な例として、「Ａおよび／またはＢ」への参照は、「含む」などの開放言語とともに使用されると、一実施形態ではＡのみ（Ｂ以外の要素を任意選択的に含む）を、別の実施形態ではＢのみ（Ａ以外の要素を任意選択的に含む）を、さらに別の実施形態ではＡおよびＢの両方（他の要素を任意選択的に含む）を示す。

本明細書および特許請求の範囲において使用されるように、「または」は上に定義された「および／または」と同じ意味を有するものと理解すべきである。例えば、リスト内の項目を分類する場合、「または」または「および／または」は包括的である、すなわち、多くの要素または要素のリストおよび任意選択的に追加の無記載項目のうちの少なくとも１つ（また２つ以上）の包含であると解釈されるものとする。それと反対に、「〜のうちの１つのみ」または「〜のうちの正確に１つ」などの明示された用語、または特許請求の範囲で使用される場合の「〜からなる」のみは、多くの要素または要素のリストのうちの正確に１つの要素の包含を指す。概して、本明細書で使用される用語「または」は、「いずれか」、「〜のうちの１つ」、「〜のうちの１つのみ」、または「〜のうちの正確に１つ」などの排他的用語により先行されると、排他的代替物（すなわち、「一方または他方であるが両方ではない）を示すとだけ解釈されるものとする。「〜から本質的になる」は特許請求の範囲において使用されると、特許法の分野で使用されるようにその通常の意味を有するものとする。

請求要素を修飾するための特許請求の範囲における「第１」、「第２」、「第３」などの序数の使用はそれ自体、いかなる優先度、優先順位、または方法の動作が行われる一請求要素の別要素に対する順序または時間的順序も暗示しない。このような用語は、（序数の使用が無ければ）ある名称を有する一請求要素を同じ名称を有する別要素から識別するために単に標示として利用される。

本明細書で使用される語法および用語は、説明する目的のためであり、限定するものと見なすべきでない。「含む」、「備える」、「有する」、「含有する」、「係わる」、およびそれらの変形の使用は、以降で列記される項目と、その均等物と、追加項目とを包含することを意味する。

このような修正形態および改善形態は、本発明の趣旨および範囲内にあるように意図されている。したがって、これまで述べた説明は単に一例であり、限定するように意図されていない。本発明は、以下の特許請求の範囲およびその均等物により定義されるものとしてのみ限定される。

Claims (17)

1. 反復波形の繰り返しのプログラム可能窓内の複数のサンプルを収集するようにされた自動試験システムであって、
   ピンエレクトロニクス回路であって、第１のタイミング入力におけるタイミング信号内の事象に応答して、前記ピンエレクトロニクス回路に入力される信号における値のサンプルを採取する、ピンエレクトロニクス回路と、
   前記ピンエレクトロニクス回路の前記第１のタイミング入力へ結合された出力を有するタイミング回路と
   を含み、
   前記タイミング回路は、
   第２のタイミング入力と、
   プログラム可能素子と、
   前記プログラム可能素子内に格納された値に少なくとも部分的に基づきオフセットを計算する演算回路と、
   前記出力へ結合された出力回路であって、前記第２のタイミング入力における信号内の事象と前記計算されたオフセットとに基づき判断される時刻に、事象を有する信号を発生する出力回路と
   を含み、
   前記プログラム可能素子内に格納された前記値は、サンプルが収集される前記プログラム可能窓内の増分の数、及び／又は各増分において収集されるサンプルの数を定義する、自動試験システム。
2. 前記タイミング回路は前記プログラム可能素子へ結合されたカウンタと前記第２のタイミング入力とを含み、
   前記カウンタは前記第２のタイミング入力における前記信号内の事象の数をカウントすることに基づき事象を発生し、
   前記事象の数は前記プログラム可能素子内に格納された前記値により規定され、
   前記演算回路は前記事象を発生する前記カウンタにより判断される時刻に更新オフセット値を計算する、請求項１に記載の自動試験システム。
3. 前記プログラム可能素子内の前記値は各増分において収集される前記サンプルの数である、請求項２に記載の自動試験システム。
4. 前記出力回路は２ピコ秒未満のタイミング分解能を有するバーニヤを含む、請求項１に記載の自動試験システム。
5. 前記自動試験システムは複数のサイクルを有するデジタルクロックによりクロックされ、
   前記出力回路は、
   前記演算回路へ結合されたカウンタと、
   前記演算回路及び前記カウンタへ結合されたプログラマブル遅延と
   を含み、
   前記カウンタは前記計算されたオフセットの第１の部分を受信するように構成され、かつ前記プログラマブル遅延は前記計算されたオフセットの第２の部分を受信するように構成され、
   前記第２の部分は前記第１の部分より小さい範囲の時間を表し、
   前記カウンタは前記デジタルクロックによりクロックされ、かつ前記第１の部分により示される前記デジタルクロックのサイクル数をカウントすることに応答してカウンタ事象を出力するように構成され、
   前記プログラマブル遅延は、前記カウンタ事象を受信し、かつ前記カウンタ事象に続く前記オフセットの前記第２の部分に比例する時間の経過に応答して、前記出力回路の前記出力における前記信号内に前記事象を生成するように結合される、請求項１に記載の自動試験システム。
6. 前記第１のタイミング入力における信号内の事象に応答して前記ピンエレクトロニクス回路により採取されるサンプルを格納するようにされたＲＡＭをさらに含む、請求項１に記載の自動試験システム。
7. 前記自動試験システムは前記反復波形が繰り返される速度と異なる周期を有するクロックによりクロックされ、
   前記自動試験システムはさらに、
   前記自動試験システムの前記クロックと同期した前記第２のタイミング入力における前記信号内に事象を発生し、かつ、前記第２のタイミング入力における前記信号内の前記事象と前記反復波形の繰り返しの開始との間の時間差を表す残余を前記タイミング回路へ提供するタイミング発生器を含み、
   前記演算回路はさらに、前記残余に基づき前記オフセットを計算する、請求項１に記載の自動試験システム。
8. 前記ピンエレクトロニクス回路により採取される前記サンプルは前記第１のタイミング入力における前記値がプログラムレベルを超えているかどうかを示す、請求項１に記載の自動試験システム。
9. 前記プログラム可能素子は、複数のプログラム可能素子のうちのプログラム可能素子を含み、
   前記演算回路は、前記複数のプログラム可能素子内に格納された値に少なくとも部分的に基づき前記オフセットを計算し、
   前記複数のプログラム可能素子内の前記値は、前記プログラム可能窓の開始時間、サンプルが収集される前記プログラム可能窓内の増分の数、又は各増分において収集されるサンプルの数のうちの少なくとも２つを定義する、請求項１に記載の自動試験システム。
10. 反復波形の繰り返しのプログラム可能窓内の複数のサンプルを収集するために自動試験システムを動作させる方法であって、
    サンプルが収集される前記プログラム可能窓内の増分の数、及び／又は前記窓内の各増分において収集されるサンプルの数のうちの少なくとも１つを示す少なくとも１つのプログラム値を受信する工程と、
    前記反復波形の複数の繰り返しを発生する工程と、
    前記複数の繰り返しのそれぞれの繰り返しへ適用可能なオフセットを前記少なくとも１つのプログラム値に少なくとも部分的に基づき繰り返し計算する工程と、
    前記複数の繰り返しのうちの繰り返しにおいて、前記それぞれの繰り返しにおいて適用可能な前記計算されたオフセットに少なくとも部分的に基づき判断される時刻に前記反復波形のサンプルを繰り返し取得する工程と
    を含む方法。
11. 同じ計算されたオフセットが多くの連続繰り返しにおいて適用可能であり、前記連続繰り返しの数は、各増分において収集される前記サンプルの数を示す前記少なくとも１つのプログラム値の受信プログラム値に基づく、請求項１０に記載の方法。
12. 前記サンプルは、タイミング信号内の事象に対する前記オフセットに基づき判断される時刻に取得され、
    前記事象は前記反復波形の繰り返しを示し、
    前記事象は前記反復波形の繰り返しと同期する、請求項１０に記載の方法。
13. 前記サンプルは、タイミング信号内の事象に対する前記オフセットに基づき判断される時刻に取得され、
    前記事象は前記反復波形の繰り返しを示し、
    前記事象は前記反復波形の繰り返しと非同期であり、
    前記オフセットを繰り返し計算する工程は、前記タイミング信号内の前記事象と前記反復波形の前記繰り返し中の時点との差を示す残余値にさらに部分的に基づき前記オフセットを計算する工程を含む、請求項１０に記載の方法。
14. 前記少なくとも１つのプログラム値は、前記窓の開始時間、前記窓の期間、前記窓内の前記増分、及び／又は前記窓内の各増分におけるサンプルの数のうちの少なくとも２つを示す複数の値を含む、請求項１０に記載の方法。
15. 前記オフセットを繰り返し計算して前記サンプルを取得する工程は、前記反復波形の複数の繰り返しのそれぞれにおいて繰り返される、請求項１０に記載の方法。
16. 反復波形の繰り返しのプログラム可能窓内の複数のサンプルを収集するようにされた自動試験システム用の機器であって、
    タイミング信号入力におけるタイミング信号内の事象により規定された時刻に前記機器に入力される信号において信号をサンプリングするピンエレクトロニクス回路と、
    前記タイミング信号を発生するための、前記タイミング信号入力へ結合された回路であって、トリガ入力を含み、かつ前記トリガ入力における信号内の事象に対応する前記タイミング信号内の事象を発生するように構成される回路と
    を含み、
    前記回路は、
    少なくとも第１の入力とクロック入力とを含む累算器であって、累算値を前記クロック入力における事象に応答して前記第１の入力における値に比例する量だけ増加させる累算器と、
    前記累算器の前記第１の入力へ結合された第１のプログラム可能レジスタと、
    第２のプログラム可能レジスタと、
    前記第２のプログラム可能レジスタへ結合された入力と前記トリガ入力と前記累算器の前記クロック入力へ結合された出力とを有するカウンタと
    を含み、
    前記カウンタは、前記トリガ入力における信号内の事象の数であって、前記第２のプログラム可能レジスタ内の値により規定される数をカウントすると前記出力上に事象を出力するように構成され、
    前記累算器は、累積値が前記タイミング信号を少なくとも部分的に定義するように前記ピンエレクトロニクス回路へ結合される、機器。
17. 前記ピンエレクトロニクス回路はさらに、
    前記タイミング信号入力へ結合された入力を有するエッジ発生器であって、前記タイミング信号入力は、事象信号入力と残余入力とエッジ出力とを含み、前記エッジ発生器は、前記事象信号入力における信号内の事象に続く前記エッジ出力におけるエッジを前記残余入力における値により判断される量だけ発生する、エッジ発生器と、
    前記エッジ発生器へ結合されたサンプリング回路であって、前記エッジ出力内のエッジに応答してサンプルを採取するサンプリング回路と
    を含む、請求項１６に記載の機器。

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