JP2004101340A - Ic試験方法及びその試験方法を用いたic試験装置 - Google Patents
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Abstract
【解決手段】所定のクロックタイミングにおける被試験デバイスの出力電圧をクロックタイミングと共に記憶し、所定のクロックタイミング毎に被試験デバイスの出力電圧と所定の基準電圧とを比較する。第1のクロックタイミングにおける被試験デバイスの出力電圧が基準電圧を超えておらず、かつ、第1のクロックタイミングに後続する第2のクロックタイミングにおける被試験デバイスの出力電圧が基準電圧を超えた場合には、記憶された第1及び第2のクロックタイミングと該クロックタイミングにおける出力電圧と基準電圧とに基づき時間誤差を求め、第2のクロックタイミングを補正する。こうすることで、従来ではなし得なかったIC試験装置において予め決められているクロックタイミングに対応した分解能以上の細かさで被試験デバイスの出力タイミングを測定することができる。
【選択図】 図2
Description
【発明の属する技術分野】
本発明は、ICデバイス(半導体集積回路)の電気的特性を検査するIC試験方法及びその試験方法を用いたIC試験装置に係り、特にICデバイスの出力タイミング測定の際に当該装置の分解能以上の細かさで出力タイミングを測定することのできるようにしたIC試験方法及びその試験方法を用いたIC試験装置に関する。
【0002】
【従来の技術】
性能や品質の保証されたICデバイスを最終製品として出荷するためには、製造部門、検査部門の各工程でICデバイスの全部又は一部を抜き取り、その電気的特性を検査する必要がある。IC試験装置は、このようなICデバイスの電気的特性を検査する装置である。IC試験装置は、試験対象のICデバイス、つまり被試験デバイス(DUT:Device Under Test)に対して所定の試験用パターンデータを与え、それによる被試験デバイスからの出力データを読み取り、被試験デバイスの基本的動作及び機能に問題がないかどうかを被試験デバイスの出力データを解析することによって、電気的特性を検査している。IC試験装置におけるファンクション試験は被試験デバイスの入力端子にパターン発生手段から所定の試験用パターンデータを与え、それによる被試験デバイスからの出力データを読み取り、被試験デバイスの基本的動作及び機能に問題がないかどうかを検査するものである。すなわち、ファンクション試験は、アドレス、データ、書き込みイネーブル信号、チップセレクト信号などの被試験デバイスへの各入力信号の入力タイミングや振幅などの入力条件などを変化させて、その入力条件に応じた出力タイミングや出力振幅などを試験するものである。
【0003】
一般的に、IC試験装置では使用する動作クロックの周波数(クロックタイミングに相当する)等によって予め測定分解能が決まっているものであり、特に被試験デバイスの出力タイミングを該測定分解能以上の細かさで測定することは不可能である。よって、分解能の低い(性能の低い)IC試験装置を用いてそれよりも動作周波数などが高い高性能な被試験デバイスの出力タイミングの測定を行った場合には、出力タイミング測定値に誤差を生じることとなる。この出力タイミング測定値に生ずる誤差は、当該IC試験装置の分解能と検査対象のICデバイス(被試験デバイス)との性能の差が大きければ大きいほど大きい差となって現れる。このように、低分解能の試験装置でそれよりも高性能の被試験デバイスの出力タイミングの測定を行った場合に出力タイミング測定値に生じる誤差について、図4を用いて説明する。ただし、ここでは出力タイミング測定値に生じる誤差の大きさを比較するために、便宜的に被試験デバイスの出力(出力電圧)A〜Cを3つ示した。この図4において、縦軸は被試験デバイスの出力電圧を表し、横軸は時刻(クロックタイミング)を表す。
【0004】
ICデバイスの出力タイミング測定においては、被試験デバイスの出力電圧が所定の大きさの電圧値に設定された基準電圧(図4では判定レベルV)を超えた時刻を出力タイミング(測定値)Tとするのが一般的である。この被試験デバイスの出力電圧と判定レベルVとの比較は、所定の時間間隔毎に繰り替えすクロックタイミング毎に行われる。この図4に示した例では、1分解能と表示した時間間隔のクロックタイミング毎に被試験デバイスの出力電圧と判定レベルVとの比較が行われる。時刻t0のクロックタイミングにおいて被試験デバイスの出力A〜Cは全て判定レベルV以下であることから、この場合を「F:フェイル」とする。時刻t1までの各クロックタイミングにおいても同様の状態であることから、この場合についても「F:フェイル」とする。時刻t2のクロックタイミングにおいて被試験デバイスの出力A〜Cは全て判定レベルV以上となることから、この場合を「P:パス」としてこのときのクロックタイミングである時刻t2を被試験デバイスの出力タイミング測定値Tとする。すなわち、被試験デバイスの出力タイミング測定値を被試験デバイスの出力電圧A〜Cと判定レベルVとの比較により測定した場合には、図4に示したように出力タイミング測定値Tはいずれの被試験デバイス出力A〜Cの場合においても時刻t2となる。しかし、この図4から理解できるように、実際に被試験デバイスの出力A〜Cが判定レベルV以上となる時刻はそれぞれ時刻tA、時刻tB、時刻tCである。すなわち、被試験デバイスにおける出力タイミング測定値は、出力Aの場合について「時刻t2−時刻tA」、出力Bの場合について「時刻t2−時刻tB」、出力Cの場合について「時刻t2−時刻tC」だけの誤差をそれぞれ持つ。図4の場合、こうした測定誤差は出力Aの「時刻t2−時刻tA」が最大である。このように、IC試験装置において出力タイミングの測定を行った場合には常に1分解能の時間範囲内での測定誤差が含まれることになる。また、この誤差は当該IC試験装置の分解能と被試験デバイスとの性能の差が大きいほど大きな誤差となって現れるものである。
【0005】
【発明が解決しようとする課題】
上述したように、従来のIC試験装置は当該被試験デバイスの出力タイミング測定値を該試験装置の具える測定分解能以上の細かさで得ることが不可能、つまりより正確な出力タイミング測定値を得ることはできないものであった。したがって、従来のIC試験装置においては使用する動作クロックの周波数等によって測定分解能が予め決まっているものであることから、ユーザは検査対象とするICデバイスの動作周波数などの性能に応じて該ICデバイスを検査することが可能である所定の細かさの測定分解能を具えたIC試験装置を用意しなければ出力タイミングを高精度に測定することができない、という問題点があった。また、最近ではICデバイスの高密度化や高速化などといった開発サイクルが非常に短くなってきており、ユーザはこうした開発サイクルスピードにあわせて新たに各ICデバイスの出力タイミング測定をより細かい測定分解能で行うことが可能なIC試験装置を用意しなければならないが、各ICデバイスに対応した出力タイミングの測定を行うことが可能なIC試験装置をそれぞれ用意するにはユーザにとって莫大な手間と費用がかかるので都合が悪い。
【0006】
この発明は上述の点に鑑みてなされたもので、IC試験装置において予め決められている分解能以上の細かさでICデバイスの出力タイミングを測定することが簡単にできるようにしたIC試験方法及びその試験方法を用いたIC試験装置を提供しようとするものである。
【0007】
【課題を解決するための手段】
この発明に係るIC試験方法は、所定のクロックタイミング毎に被試験デバイスの出力電圧と所定の基準電圧とを比較する第1ステップと、前記クロックタイミングと該クロックタイミングにおける被試験デバイスの出力電圧とを記憶する第2ステップと、前記第1ステップの比較に基づき、第1のクロックタイミングにおける被試験デバイスの出力電圧が前記基準電圧を超えておらず、かつ、前記第1のクロックタイミングに後続する第2のクロックタイミングにおける被試験デバイスの出力電圧が前記基準電圧を超えた場合において、前記記憶した第1及び第2のクロックタイミング及び該クロックタイミングにおける被試験デバイスの出力電圧と前記基準電圧とに基づいて時間誤差を求める第3ステップと、前記求めた時間誤差に基づき前記第2のクロックタイミングを補正し、該補正した第2のクロックタイミングを出力タイミングとする第4ステップとを具えてなり、所定のクロックタイミングに対応する分解能以下で被試験デバイスの出力タイミングを測定可能としたことを特徴とするものである。
【0008】
この発明によれば、記憶した第1及び第2のクロックタイミングと該クロックタイミングにおける各出力電圧とに基づいて時間誤差を求め、前記求めた時間誤差に基づき補正した第2のクロックタイミングを出力タイミングとするようにしたことから、IC試験装置において予め決められている所定のクロックタイミングに対応する分解能以上の細かさで被試験デバイスの出力タイミングを測定することができる。すなわち、所定のクロックタイミングにおける被試験デバイスの出力電圧を前記クロックタイミングと共に記憶しておき、所定のクロックタイミング毎に被試験デバイスの出力電圧と所定の基準電圧とを比較する。この比較において、第1のクロックタイミングにおける被試験デバイスの出力電圧が前記基準電圧を超えておらず、かつ、前記第1のクロックタイミングに後続する第2のクロックタイミングにおける被試験デバイスの出力電圧が前記基準電圧を超えた場合には、記憶された第1及び第2のクロックタイミングと該クロックタイミングにおける出力電圧と前記基準電圧とに基づき時間誤差を求め、該求めた時間誤差に基づいて前記記憶した第2のクロックタイミングを補正して出力タイミングとする。こうすることで、従来では所定のクロックタイミング毎でのみしか測定することのできなかった出力タイミングを、時間誤差を求めてそれを反映させるといった簡単な方法により、従来ではなし得なかったIC試験装置において予め決められているクロックタイミングに対応した分解能以上の細かさで被試験デバイスの出力タイミングを測定することができるようになる。
【0009】
本発明は、方法の発明として構成し、実施することができるのみならず、装置の発明として構成し実施することができる。また、本発明は、コンピュータまたはDSP等のプロセッサのプログラムの形態で実施することができるし、そのようなプログラムを記憶した記憶媒体の形態で実施することもできる。
【0010】
【発明の実施の形態】
以下、添付図面を参照しながらこの発明を詳細に説明する。
【0011】
図1は、本発明に係るIC試験方法を適用したIC試験装置の機能的構成の一実施例を示した機能ブロック図である。図1において、IC試験装置Xは、制御部2、記憶部4を有する測定部3、表示部5とにより概略構成される装置本体部1、被試験デバイス(DUT)を搭載するデバイス搭載部7、コンパレータロジック回路(CMP)8、フォーマッタ(FMT)9とにより概略構成されるテストヘッド部6とからなる。勿論、ここに示された以外にもIC試験装置Xはその他の機能ブロックを含むものであるが、ここでは説明を理解しやすくするために図示を省略した。ここに示したIC試験装置Xはコンピュータを用いて構成されており、そこにおいて、出力タイミングの測定はコンピュータがこの発明に係るIC試験方法を実現する所定の制御プログラム(ソフトウエアプログラム)を実行することにより実施される。勿論、このIC試験処理はコンピュータソフトウエアの形態に限らず、DSP(ディジタル・シグナル・プロセッサ)によって処理されるマイクロプログラムの形態でも実施可能であり、また、この種のプログラムの形態に限らず、ディスクリート回路又は集積回路若しくは大規模集積回路等を含んで構成された専用ハードウエア装置の形態で実施してもよい。
【0012】
制御部2は当該IC試験装置X全体の制御、運用及び管理を行うものであり、この実施例においてはデバイス搭載部7に搭載された被試験デバイス(DUT)の出力タイミングの測定を少なくとも実行する。制御部2はデバイス搭載部7に搭載された被試験デバイスに対して印加値(例えば、アドレスデータ、試験パターンデータ、書き込みイネーブル信号、チップセレクト信号など)や、基準電圧とする電圧値などの判定基準情報(判定値とも呼ぶ)等の信号を送信し、これに応じて被試験デバイスから得られた出力データ(例えば、出力電圧や出力タイミング測定値、パス/フェイルデータなど)を記憶部4から読み出して解析することによって、当該被試験デバイスの出力タイミングを正確に測定する。すなわち、被試験デバイスの出力タイミングの測定を行う際に、制御部2では測定部3からの補正情報に基づき所定の補正処理を行うことによって、当該IC試験装置Xで使用する動作クロックの周波数等によって予め決められる測定分解能以上の細かさで出力タイミングの測定を行うことが可能となっている。こうした処理についての詳細な説明は後述することから、ここでの説明を省略する。なお、制御部2は上記のような出力タイミングの測定を行う他にも、各種試験内容にあわせて用意された試験用パターンデータなどを被試験デバイスに対して送信し、これに応じて得られた被試験デバイスからの各種出力データを解析することによって、被試験デバイスの各種試験を実行することが可能であることは言うまでもない。このように、制御部2は記憶部4に記憶された試験結果を示すデータを読み出して、それらを解析し、被試験デバイスの良否を試験することができるようになっている。
【0013】
測定部3は所定のIC試験プログラム(図示せず)に基づいて制御部2により制御され、制御部2から送信された印加値や判定基準情報などの所定の試験条件下でデバイス搭載部7に搭載されている被試験デバイス(DUT)の特性を試験し、その試験結果、つまり被試験デバイスからの出力データを記憶部4に記憶する。また、出力タイミングの測定の際にコンパレータロジック回路(CMP)8からパスデータを受け取った場合には、測定部3は制御部2に対して補正情報を送信する。補正情報とは、所定のクロックタイミングと該クロックタイミングにおける出力電圧である(詳しくは後述する)。上述したように、制御部2では測定部3から送信された該補正情報に基づいて所定の補正処理を行う。表示部5は、制御部2から入力される表示制御信号に基づいて、1回の被試験デバイスの出力タイミングの測定が終了する度に測定結果として出力タイミングを表示する。
【0014】
テストヘッド部6におけるフォーマッタ(FMT)9は、制御部2から送信された印加値、つまりアドレスデータや試験パターンデータなどに基づいて実波形をもつアドレス信号や試験パターン信号などの波形生成を行い、被試験デバイスの試験に必要であるこれらの信号を被試験デバイスに対して入力するためのものである。コンパレータロジック回路(CMP)8は、被試験デバイスから出力された信号(例えば出力電圧)と制御部2から出力された判定基準情報(例えば基準電圧)とを比較する。このコンパレータロジック回路(CMP)8により比較された結果に従って、比較結果などの各種データ(出力タイミング測定値、パスデータ又はフェイルデータなど)を記憶部4に記憶しておき、制御部2では記憶部4に記憶されたこれらのデータをもとにして不良解析などを行う。出力タイミング測定時において、コンパレータロジック回路(CMP)8は、被試験デバイスから出力された出力電圧と制御部2から送信された基準電圧(判定レベル)とを比較し、フェイルと判定した場合にはそのときのクロックタイミングと被試験デバイスの出力電圧とを記憶部4に記憶するよう前記各値を測定値として測定部3に送信し、パスと判定した場合にはそのときのクロックタイミング(従来の出力タイミングに相当する)と被試験デバイスの出力電圧とをフェイルと判定した場合に記憶したものとは別に記憶部4に記憶するよう前記各値を測定値として測定部3に送信する。上記したように、測定部3ではコンパレータロジック回路(CMP)8からパスデータを受け取ると、記憶されたこれらの情報を補正情報として制御部2に送信する。
【0015】
図1に示したIC試験装置Xでは、出力タイミング測定時において検出された従来の出力タイミングに相当するクロックタイミングの補正を行うことで、当該IC試験装置Xに予め具わっている分解能以上の精度で出力タイミングを測定することができるようになっている。そこで、こうした出力タイミング測定処理について、図2を用いて説明する。図2は、図1に示す制御部2で実行する「出力タイミング測定処理」の一実施例を示すフローチャートである。
【0016】
ステップS1では、印加値や判定基準情報などを測定部3に対して出力する。ステップS2では、補正情報を測定部3から受け取ったか否かを判定する。ここで測定部3から受け取る補正情報とは、被試験デバイスの出力電圧が判定レベルの電圧を超えた時における被試験デバイスの出力電圧V2とそのクロックタイミングt2(つまり、コンパレータロジック回路8でパスと判定した時に記憶された出力電圧と従来の出力タイミングに相当するクロックタイミング)、被試験デバイスの出力電圧が判定レベルの電圧を超えた時の1分解能前のクロックタイミングにおける被試験デバイスの出力電圧V1とそのクロックタイミングt1である(つまり、コンパレータロジック回路8でパスと判定される1つ前のフェイル判定時に記憶された出力電圧とクロックタイミング)。こうした補正情報を受け取ったと判定した場合には(ステップS2のYES)、当該補正情報に基づいて誤差を算出する(ステップS3)。この誤差の算出は次に示す数1により行われる。
【数1】
誤差(dt)=(t2−t1)×[(V2−V)/(V2−V1)]
(ここで、Vは判定レベル電圧)
ステップS4では、上記算出した誤差(dt)に基づき従来の出力タイミングを次に示す数2を用いて補正することにより、新たな出力タイミングを算出する。
【数2】
出力タイミング(T)=t2−dt
このように、従来の出力タイミングに相当するクロックタイミングを前記算出した誤差を用いて補正することによって、当該IC試験装置Xで使用する動作クロックの周波数等で予め決まっている分解能よりも細かな時間での出力タイミングを測定することができるようになる。
【0017】
上記したような出力タイミング測定処理による出力タイミングの測定に従うと、当該IC試験装置で測定可能な分解能よりも細かい時間での測定が可能となる。これについて図3を用いて説明する。図3は、該出力タイミング測定処理の実行時に行われる出力タイミングの補正について説明するための概念図である。
【0018】
ICデバイスの出力タイミング測定では、分解能に応じた時間間隔毎に行われる被試験デバイスからの出力電圧と判定レベルとの比較により出力タイミングを測定する。この図3に示した実施例では、各クロックタイミング毎、つまり時刻t0、時刻t1、時刻t2毎に被試験デバイスからの出力電圧と判定レベルとの比較が行われる。時刻t0及び時刻t1のクロックタイミングにおいて被試験デバイスの出力は判定レベルV以下であることから「F:フェイル」と判定され、このときの最新のクロックタイミングである「時刻t1」と最新の出力電圧である「電圧V1」とが測定値として測定部3に記憶される。時刻t2のクロックタイミングにおいて被試験デバイスの出力は判定レベルV以上となることから「P:パス」と判定され、このときのクロックタイミングである「時刻t2」と出力電圧である「電圧V2」とが測定値として測定部3に記憶される。また、「P:パス」と判定された場合には、測定部3から制御部2に対して補正情報が送られて上記「出力タイミング測定処理」に基づき誤差が求められることに従い、従来の出力タイミングの補正が行われる。上述した数1に従い誤差dtを算出すると、その誤差dtは図3に示す時間幅を持つ。したがって、従来の出力タイミングとされていた時刻t2のクロックタイミングから算出した誤差dt分を減算する(数2参照)ことにより、従来求められなかった真の出力タイミングTが求まる。すなわち、この図3から理解できるように、真の出力タイミングTは該IC試験装置のおける分解能(例えば、時刻t2と時刻t1との時間幅で表すことができる)以下の細かさの出力タイミングである。このように、IC試験装置において出力タイミングの試験を行った場合には常に1分解能の時刻範囲内の測定誤差が含まれるが、この測定誤差を求めて出力タイミングを補正するようにした。これにより、IC試験装置が予め具えている分解能よりも細かな精度で、つまり高精度に出力タイミングを測定することができるようになる。
【0019】
【発明の効果】
この発明によれば、出力タイミングの試験を行った場合に生ずる1分解能の時刻範囲内の測定誤差を求めて出力タイミングを補正するようにしたことにより、ICデバイスの出力タイミングをIC試験装置において予め決められている分解能以上の精度で測定することが簡単にできるようになる、という優れた効果を得る。
【図面の簡単な説明】
【図1】本発明に係るIC試験方法を適用したIC試験装置の機能的構成の一実施例を示した機能ブロック図である。
【図2】制御部で実行する「出力タイミング測定処理」の一実施例を示すフローチャートである。
【図3】出力タイミングの補正について説明するための概念図である。
【図4】出力タイミング測定時において測定値に生じる誤差について説明するための概念図である。
【符号の説明】
X…IC試験装置、1…装置本体部、2…制御部、3…測定部、4…記憶部、5…表示部、6…テストヘッド部、7…デバイス搭載部、8…コンパレータロジック回路(CMP)、9…フォーマッタ(FMT)
Claims (3)
- 所定のクロックタイミング毎に被試験デバイスの出力電圧と所定の基準電圧とを比較する第1ステップと、
前記クロックタイミングと該クロックタイミングにおける被試験デバイスの出力電圧とを記憶する第2ステップと、
前記第1ステップの比較に基づき、第1のクロックタイミングにおける被試験デバイスの出力電圧が前記基準電圧を超えておらず、かつ、前記第1のクロックタイミングに後続する第2のクロックタイミングにおける被試験デバイスの出力電圧が前記基準電圧を超えた場合において、前記記憶した第1及び第2のクロックタイミング及び該クロックタイミングにおける被試験デバイスの出力電圧と前記基準電圧とに基づいて時間誤差を求める第3ステップと、
前記求めた時間誤差に基づき前記第2のクロックタイミングを補正し、該補正した第2のクロックタイミングを出力タイミングとする第4ステップと
を具えてなり、
所定のクロックタイミングに対応する分解能以下で被試験デバイスの出力タイミングを測定可能としたことを特徴とするIC試験方法。 - 前記第3ステップは、第2のクロックタイミングから第1のクロックタイミングを減算した値を、前記第2のクロックタイミングにおける被試験デバイスの出力電圧から前記第1のクロックタイミングにおける被試験デバイスの出力電圧を減算した値で除算し、さらに前記第2のクロックタイミングにおける被試験デバイスの出力電圧から前記基準電圧を減算した値を乗算することにより時間誤差を求め、
前記第4ステップは、、前記記憶した第2のクロックタイミングから前記時間誤差を減算することにより補正を行うことを特徴とする請求項1に記載のIC試験方法。 - 所定のクロックタイミング毎に被試験デバイスの出力電圧と所定の基準電圧とを比較する比較手段と、
前記クロックタイミングと該クロックタイミングにおける被試験デバイスの出力電圧とを記憶する記憶手段と、
前記比較手段の比較に基づき、第1のクロックタイミングにおける被試験デバイスの出力電圧が前記基準電圧を超えておらず、かつ、前記第1のクロックタイミングに後続する第2のクロックタイミングにおける被試験デバイスの出力電圧が前記基準電圧を超えた場合において、前記記憶した第1及び第2のクロックタイミング及び該クロックタイミングにおける被試験デバイスの出力電圧と前記基準電圧とに基づいて時間誤差を求める算出手段と、
前記求めた時間誤差に基づき前記第2のクロックタイミングを補正し、該補正した第2のクロックタイミングを出力タイミングとする補正手段と
を具えてなり、
所定のクロックタイミングに対応する分解能以下で被試験デバイスの出力タイミングを測定可能としたことを特徴とするIC試験装置。
Priority Applications (1)
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---|---|---|---|
JP2002262748A JP2004101340A (ja) | 2002-09-09 | 2002-09-09 | Ic試験方法及びその試験方法を用いたic試験装置 |
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JP2002262748A JP2004101340A (ja) | 2002-09-09 | 2002-09-09 | Ic試験方法及びその試験方法を用いたic試験装置 |
Publications (1)
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Family Applications (1)
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JP2002262748A Pending JP2004101340A (ja) | 2002-09-09 | 2002-09-09 | Ic試験方法及びその試験方法を用いたic試験装置 |
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2002
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