JP5430816B2 - デューティサイクルを測定する方法 - Google Patents

Description

本出願は、一般に、自動試験装置に関する。より詳しくは、自動試験装置を用いたデューティサイクルの測定に関する。

半導体チップなどの電子部品の製造において、電気信号に関するパラメータを測定する必要がしばしば生じる。前記測定されたパラメータを期待値と比較することによって、不正確に動作する構成部品を発見できる。構成部品が設計されている間に不正確な動作を発見することによって、デザインを改良するための情報を提供できる。

製造中、作られるあらゆる構成部品は、しばしば少なくとも一度はテストされる。時々、半導体部品はまだウェハの一部である時にさえ、または、製造プロセスの何らかの中間的ステージにおいてさえ、テストされる。この中間的ステージにおいて不正確に動作する構成部品は、さらなる処理にかかる費用を節約するために単に捨てられるかもしれない。他の場合には、前記テストの結果は、欠陥がある構成部品の数を減少させるために製造作業を変更するのに使用される。例えば、収量管理ソフトウェアは、多くの構成部品で見つけられた不良を集め、前記構成部品の製造において、キャリブレーションからはずれている製造装置または他の問題を特定する。前記製造プロセスを変更し、これらの問題を取り除くことによって、前記プロセスにおける完全に機能する構成部品の収量が、より高い割合となる。

また、テストの結果は、他の方法で前記製造作業を変更するためにも使用できる。例えば、不正確に動作する構成部品は、レーザトリミングまたは組み込みタイプの較正回路などを用いて、満足に動作するように変更されるかもしれない。あるいはまた、テストは構成部品を「ビニングする（ｂｉｎｎｉｎｇ）」ために用いられるかもしれない。あるテスト条件の下で予想されるように働かない構成部品であっても、他のそれほど厳しくない条件の下では適切に働くかもしれない。例えば、１２５℃の温度では不正確に動作する構成部品が、１０５℃では適切に働くかもしれない。これらの構成部品は、低温度領域用の製品として標記され販売されるかもしれない。同様に、高いクロックレートでは正しく動作しない構成部品は、より低いクロックレートにおけるすべての動作上の必要条件を満たすかもしれない。これらの構成部品は、より低いクロックレートにおける動作用として販売されるかもしれない。テストの結果にしたがって、構成部品に最大の稼働率を割り当てることは、時々「スピードビニング（ｓｐｅｅｄ ｂｉｎｎｉｎｇ）」と呼ばれる。

時々テスタと呼ばれることのある自動試験装置は、半導体部品を迅速にテストするように設計されている。製造されているあらゆる構成部品を経済的にテストするために、自動試験装置は、数秒などの短時間に構成部品についての完全なテストを実施しなければならない。自動試験装置は、しばしば、複数のデジタルチャンネルを備え、個々のデジタルチャンネルは、１つのテストポイントに対して、デジタル信号を発生させることも、測定することもどちらも可能である。

テスタは「パターン」を実行する。パターンは、テスタに、ある１つのテストまたは複数のテストを実行させるプログラムである。パターンは一続きのベクトルを含んでいる。各ベクトルは、１周期の前記テスタの動作の間のすべての前記デジタルチャンネルの動作を指定する。前記テスタは、矢つぎばやに前記ベクトルを実行し、必要な一連の刺激信号（ｓｔｉｍｕｌｕｓ ｓｉｇｎａｌ）と測定値を創出する。供試の構成部品が前記テストの間に動作する速度を設定するために、前記ベクトルのタイミングを制御することができる。

各ベクトルが各チャンネルに対して、特定のサイクルの間、そのチャンネルが信号を発生させることになっているのか、または信号を測定することになっているのかを指定する。前記チャンネルが信号を発生させることになっている場合、前記ベクトルは、前記信号がＨＩかＬＯのどちらの論理値を有するべきかを指定する。逆に、前記チャンネルが信号を測定することになっている場合、前記ベクトルは前記信号の期待値を指定する。測定時に、測定信号に期待値がない場合、前記チャンネルは不良信号（ｆａｉｌ ｓｉｇｎａｌ］）を出力する。

また、テスタは他の動作パラメータを制御するようにプログラムすることができる。例えば、通常、論理的ＨＩまたは論理的ＬＯ信号に対応する電圧レベルをプログラムすることができる。さらに、イベントが１サイクル以内に起こるタイミングをプログラムすることができる。前記サイクルの始まりに対して、前記チャンネルが出力値を加えるべき時間をプログラムすることができる。また同様に、前記サイクルの始まりに対して、前記チャンネルがその値を測定するために前記信号をサンプリングするべき時間をプログラムすることができる。サンプルが作られるべき時間は、時々「ストローブ」時間と呼ばれる。

前記テスタは、前記チャンネルによって発生された前記不良信号を捕捉する不良処理回路を備える。不良に関するこの情報は、欠陥がある構成部品を特定するのに使用され、あるいは、前記構成部品のデザインに関する問題を診断する助けとして、または、前記構成部品を作るために用いられる製造作業に関する問題を診断する助けとして使用される。不良処理回路が実行できる１つの簡単な機能は、パターンの間における各チャンネルの不良の数を数えることである。

デジタルチャンネルは、デジタル値を発生し、および測定するように設計されている。伝統的に、デジタルチャンネルを用いるテストとは、デバイスが、予想される時間において論理ＨＩを出力するか、論理ＬＯを出力するかをチェックすることを意味する。テスタは、しばしばアナログ信号を発生するか、または測定するための「計器」を備える。例えば、任意波形装置はアナログ信号を発生し、その波形は、ほとんどどんな形でもプログラム可能である。他の計器は、パワースペクトル密度またはアナログ信号の他の特性を見つけるなどのために、迅速にアナログ信号を抽出し、捕捉されたサンプルに関する高度な信号処理機能を実行するかもしれない。さらに、他の計器は信号におけるジターを測定するかもしれない。

測定することが望ましいかもしれない信号の１つのパラメータは、クロック信号のデューティサイクルである。伝統的に、前記デューティサイクルは、オシロスコープなどのベンチトップの計器を用いて測定されてきた。そのような測定は、構成部品がすぐにテストされなければならない製造プロセスにおける使用には適していない。これまで、一般に、構成部品の前記デューティサイクルは、「設計上保証されて」きた。すなわち、それは前記構成部品が、あるデューティサイクルで信号を作り出すように設計されたことを意味するが、しかし、製造された各構成部品は、設計通りであることを確かめるためのテストを行われなかった。

我々は、このアプローチが、半導体部品がより高速で動作する時、半導体部品の購入者にそれほど適していないであろうことを認めた。一般に、適切に機能している構成部品に対する予想されるデューティサイクルの範囲は、実働期間の割合として指定される。クロック周波数が増加するのに従って、前記期間は、より小さくなり、前記デューティサイクルにおける許容できる逸脱は、より小さい。より小さい許容できる逸脱で、製造されるすべての構成部品が仕様を満たすことを保証するために、テストがより要求されそうである。トリミング、キャリブレーション、またはスピードビニングが、必要とされる仕様を満たす構成部品を提供するために、より必要とされそうである。我々は、特別な計器を必要とすること無く、構成部品の製造中に、構成部品のデューティサイクルを測定する簡易迅速な方法を提供することが望ましいであろうと認識した。

これまで、いくつかのアナログパラメータが、特別な計器無しで測定されてきた。前記テスタの前記デジタルチャンネルが、時々、アナログ型の測定を行うようにプログラムされる。１つの例は、時々「タイミング検索（ｔｉｍｉｎｇ ｓｅａｒｃｈ）」と呼ばれる「エッジファインド」ルーチンである。「エッジファインド」は、デジタル信号が１つの状態から別の状態に移行するように、信号が事前に定義された電圧（すなわち、エッジ）を介して移行する時間を特定する。

エッジファインドを実行するために、前記信号が前記テスタのチャンネルに印加される。前記印加される信号は、前記エッジの周期的なコピーを含まなければならない。前記エッジの周期的なコピーは本来クロックなどの周期信号において含まれている。前記信号が本来周期的ではない場合、エッジを含む前記信号の一部を繰返し生成することによって、周期信号を生成できる。前記エッジファインドルーチンがテスタによって実行される場合、全体のテストパターンを繰返し実行するか、あるいはまた、前記テストパターンのサブセットをループ状に繰り返すことによって、信号の一部を繰返し生成するように供試の構成部品が制御される。

１つのテストベクトルついてのエッジファインド測定の例として、前記信号を受け取る前記デジタルチャンネルが、前記信号の値を測定し、前記値が論理的なＬＯであると期待するようにプログラムされる。前記チャンネルが、しきい値電圧より下にある値を有するあらゆる信号をＬＯ信号として認識するようにプログラムされる。前記しきい値は前記エッジの平均近くにあるように設定される。前記信号の値がこのしきい値を超えている時、前記チャンネルは前記測定が「不良である」と示す。前記信号の電圧がしきい値の下にある時、逆に、前記チャンネルはパスを示す。

この測定は１つのストローブ時間における前記信号の値の情報を提供する。エッジファインドルーチンにおいて、測定は多くのストローブ時間に対して繰り返される。前記ストローブ時間は、特定の時間差を有する２つのストローブポイントを探す連続した測定の間、増加され、それらの２つのストローブポイントは、異なった結果を報告する（例えば、１つのストローブポイントではパスと報告し、そして、他のストローブポイントでは不良と報告する）。これらのストローブポイントの前記時間差は、しばしば測定分解能として記述される。その理由は、前記信号遷移がこれらの２ポイントの間のどこかで起こることが知られているためである。最小数のストローブポイントで、必要な分解能における変遷ポイントを見つけるという目標に対して、複数の探索アルゴリズムが適用されてきた。

そのようなテクニックは有用だが、迅速にわずかの費用で信号の前記デューティサイクルを測定する方法の必要性は依然として存在している。

本発明は、信号のデューティサイクルを測定する改良された方法に関する。

１つの側面において、本発明は、前記信号の間隔の繰り返しを入力信号として提供し、前記間隔の繰り返しの始まりに対して制御された時間において、前記入力信号の値としきい値との複数の比較を行うことからなる、信号のデューティサイクルを測定する方法に関する。前記複数の比較を行う部分では、前記制御された時間は様々である。前記デューティサイクルは、前記複数の比較の総数と比較結果が期待値と一致しなかった回数とに基づいて計算される。

もう１つの側面において、本発明は、テストパターンを実行するようにプログラムできる自動試験装置を用いて信号の前記デューティサイクルを測定する方法に関する。前記方法は、ｉ） プログラムで制御できる時間においてストローブ信号を生成するタイミング発生器と、ｉｉ） 前記タイミング発生器からのストローブ信号によって制御される時間に、入力における値と期待値との比較を行うようにプログラムできるコンパレータと、ｉｉｉ） 前記コンパレータの入力における値が、パターンの間の前記期待値から逸脱していることを示す比較の数を数えるように制御できる前記コンパレータの、その出力と結合された不良処理回路と、を有する自動試験装置との関連において役に立つ。前記方法は、前記コンパレータへの入力として前記信号を提供し、前記信号との初めての時間の関係を有するストローブ信号を作り出すようにプログラムされた前記タイミング発生器で、パターンを実行し、ここで前記パターンは、前記コンパレータの前記期待値が、前記信号が第１の論理的な状態にあることを示す値であるようにプログラミングし、前記パターンの終わりにおいて、前記コンパレータの入力における前記値が前記期待値から逸脱することを示す、前記不良処理回路によって行われた比較のカウントを記録し、前記信号との異なった時間の関係を有するストローブ信号を作り出すために、前記タイミング発生器の前記プログラミングを繰り返し変更し、前記パターンを再実行し、前記不良処理回路によって行われた、前記コンパレータの入力における前記値が前記期待値から逸脱することを示す比較のカウントを記録することからなる。前記デューティサイクルは、前記不良処理回路によって行われた、前記コンパレータの入力における前記値が前記期待値から逸脱することを示す比較の総数から計算される。

さらなる側面において、本発明は、入力信号のデューティサイクルを測定するようにプログラムされた自動試験装置に関する。そのような試験装置は、プログラムで制御できる時間においてストローブ信号を生成するタイミング発生器と、前記入力信号と結合された信号入力と、前記タイミング発生器と結合されたストローブ入力と、しきい値入力と、前記信号入力における相対的なレベルに依存する状態および前記ストローブ入力で決められた時間におけるしきい値入力を有するデジタル出力と、を有するコンパレータと、前記コンパレータの前記入力における前記値が、プログラムで制御できる期待値から逸脱することを示す、そのような前記コンパレータのデジタル出力の数を数えるように制御できる、前記コンパレータの出力と結合された不良処理回路と、からなる。ソフトウェアプログラムは、前記信号との初めての時間の関係を有するストローブ信号を作り出すようにプログラムされた前記タイミング発生器で、パターンを実行し、ここで前記パターンは、前記コンパレータの前記期待値が、前記信号が第１の論理的な状態にあることを示す値であるようにプログラミングし、前記入力信号との異なった時間の関係を有するストローブ信号を作り出すために、前記タイミング発生器の前記プログラミングを繰り返し変更し、前記パターンを再実行することからなる方法を実行するために前記自動検査システムを制御する。前記デューティサイクルは、前記コンパレータの入力における前記値が、前記プログラムされた期待値から逸脱することを示す、前記パターンのすべての繰り返しの間の比較の総数を示す、前記不良処理回路によって数えられた１つ以上の値から計算される。

上で説明された方法は、専用のアナログ計器を必要とせずに、ダイレクトデューティサイクル測定を可能とする利点を有する。さらに、上で説明された方法は、本質的に高速信号で動作することができる、テスタ１００のデジタルチャンネルの中で電子回路を利用する。したがって、このテクニックは、１Ｇｂ／ｓ、または、より速いデータ信号速度を有する高速信号の測定に好適である。

また、テクニックは比較的速いことについての利点を有する。このテスト方法の実行スピードの速さによって、製造されているあらゆる部品について、製造プロセスを過度に遅くすること無しにテストを実行することが可能となる。上で説明されたデューティサイクル測定を、半導体デバイスの製造において伝統的に用いられる自動試験装置によって実行できることは、利点である。コンパレータ、および従来の高速デジタルテスト用に使用される不良処理回路を、デューティサイクル測定を行うために使うことができる。

本発明は、その応用において、以下の説明で述べられ、または図面で図説されるところの、構造の詳細および構成要素の配置に制限されない。本発明は他の実施例が可能であり、実施され、または様々な方法で実行される。また、本明細書で用いられる言い回しおよび用語は、説明を目的とするものであり、制限と見なされるべきものではない。本明細書で用いられる「包含する」、「含む」、または「有する」、「入っている」、「関連する」、およびそれらの変形は、その後に示される品目、および付加的な品目だけでなくその品目の同等物をも包含することを意味する。

図１は、非常に簡略化して描かれたテスタ１００を示す。テスタ１００は、市販のテスタであってもよく、例えば、Ｔｅｒａｄｙｎｅ， Ｉｎｃ． ｏｆ Ｂｏｓｔｏｎ， Ｍａｓｓａｃｈｕｓｅｔｔｓ（マサチューセッツ州ボストンのテラダイン社）から販売されているＴｉｇｅｒ？（タイガー）テストシステムでもよい。

テスタ１００は、差動コンパレータ１１６を備える。差動コンパレータ１１６は、テスタ１００のデジタルチャンネルにおける回路の一部であるかもしれない。簡単さのために、チャンネルの中の他の回路は示されない。同様に、テスタの中の他のチャンネルは示されないが、市販のテスタには、数百か千を超えるそのようなチャンネルがあるかもしれない。テスタのすべてのチャンネルが、図１で示されるような差動コンパレータを含んでいる必要はない。しかしながら、本明細書に説明されるテクニックは非常に速い信号に関して最も有用である。そのような信号は、差動信号として表される傾向がある。測定されるべき入力信号が差動である場合、このピンの組に接続されるテスタリソースが、図示されるような差動コンパレータ１１６を含んでいることが望ましい。逆に、測定されるべき入力信号がシングルエンドの場合、このピンに接続されるテスタリソースが、シングルエンド形コンパレータを含んでいることが望ましい。

差動コンパレータ１１６は、その正および負の入力において信号の相対的なレベルを示す出力信号を発生する。図１において示された構成において、コンパレータ１１６の正の入力は、入力信号Ｓ_inの正の脚Ｓ_in+に接続される。コンパレータ１１６の負の入力は、差動信号Ｓ_inの脚Ｓ_in-に接続される。

差動コンパレータ１１６は、しきい値Ｖ_odを指定する入力を有する。コンパレータ１１６の正の入力における値が、Ｖ_od に等しいか、またはＶ_od より大きい量だけ負の入力における値を超えている時、コンパレータ１１６の出力は論理的なＨＩを示す。Ｓ_in-とＳ_in+の間の差が、しきい値Ｖ_odより小さい場合、コンパレータ１１６の出力は論理的なＬＯを示す。

コンパレータ１１６が比較を行う時間は、タイミング発生器１１８によって生成されるストローブ信号によって決定される。望ましくは、タイミング発生器１１８は、ストローブ信号がアサートされる時間がプログラムできるような、プログラムで制御できるタイミング発生器である。

タイミング発生器１１８は、同様に、制御論理１２０によって制御される。制御論理１２０は、専用ハードウェアとテスト機能を実行するようにプログラムできる汎用コンピュータの組み合わせでもよい。また、制御論理１２０は、コンパレータ１１６のしきい値Ｖ_odを設定する信号を供給する。

差動コンパレータ１１６の出力は、不良処理回路１２４に提供される。伝統的に不良処理回路１２４は、差動コンパレータ１１６によって行われた比較の結果を保存する高速メモリを備えている。望ましくは、不良処理回路は、テストパターンがテスタ１００によって実行されているのと同じレートで、差動コンパレータ１１６の出力を捕捉する。非常に速い動作を達成するために、不良処理回路は、コンパレータ１１６からの出力のストリームを表すデータをメモリで保存する際に、圧縮するかもしれない。例えば、不良処理回路１２４は、その測定信号が期待値を持たなかったことを示すコンパレータ１１６の出力だけを保存するかもしれない。しかしながら、不良処理回路１２４においてデータを保存するどんな便利な手段も用いることができる。

また、テスタ１００はデータ解析回路１２２を含んでいる。データ解析回路１２２は、専用ハードウェアとデータ解析機能を実行するようにプログラムされる汎用コンピュータの組み合わせであるかもしれない。データ解析は、制御論理１２０を実行するために用いられる同じ汎用コンピュータ上で実行可能かもしれない。データ解析回路１２２の他の機能の中で、信号Ｓ_inのデューティサイクルを計算することは、不良処理回路１２４においてデータを解析するようにプログラムされた好ましい実施例の中にある。

図１において、信号Ｓ_inが、供試のデバイス１１０によって生成される様子が示される。好ましい実施例において、供試のデバイス１１０は製造中にテストされる半導体部品である。

図２Ａは、デューティサイクル測定が実行されるかもしれない周期信号を図示する。そのような信号が、テスタ１００に信号Ｓ_inとして提供されるかもしれない。図２Ａに示されるような周期信号は、デジタル論理システム用のクロックとしての機能を果たすかもしれない。

図２Ａは、信号Ｓ_inが複数の周期を有し、その中で信号が交互にＨＩ値とＬＯ値を取ることを示す。信号は、各周期内に、Ｔ_Hで示された時間に対するＨＩ値を有する。信号は、その同じ周期中に、時間Ｔ_Lに対するＬＯを有する。信号Ｓ_inのデューティサイクルを定義する複数の方法がある。本明細書に用いられた例では、デューティサイクルは次の等式で定義される。
デューティサイクル＝．
Ｔ_HとＴ_Lの値は、明瞭さのために、図２Ａにおいて信号Ｓ_inのある周期だけに対してラベルされている。信号の各周期は、それ自身のＴ_HとＴ_Lの値を有する。デューティサイクルは、通常、信号測定ウィンドウにおけるすべての周期に対するＴ_HとＴ_Lの平均値に基づいて規定される。この方法において、デューティサイクルに対する仕様はタイミングジッタの仕様とは別のものである。

図３は、図２Ａで示される信号Ｓ_inのデューティサイクルを測定するために図１の回路を用いるプロセスを示す。プロセスはステップ３１０で始まる。ステップ３１０において、基準レベルＶ_odが設定される。基準値は、通常、信号Ｓ_inがＨＩ状態に有る時のレベルおよびＬＯ状態にある時のレベルの間の、期待される中間のレベルに設定される。図２Ａにおいて図示された例では、信号Ｓ_inは正および負の値の間を対称的に振動する。したがって、この例においては基準レベルをゼロボルトに設定することが適切である。この設定では、コンパレータ１１６（図１）は、信号Ｓ_inの異なった状態に対して異なった論理レベルの出力を発生させる。

プロセスは、ストローブ時間が設定されるステップ３１２に進む。望ましくは、ストローブ時間は、初めは入力信号Ｓ_inのそれぞれの周期の始まりと同時であるように設定される。この状態は図２Ｂに図示される。図２Ｂは、ストローブ信号が、Ｔ₂と示されたストローブ間の時間間隔を有する状態で、規則的な、均等に区切られた間隔で発生することを示す。望ましくは、図２Ｂに示されるように、整数のストローブが、一定の間隔で入力信号Ｓ_inの各周期内に置かれる。

図３に戻り、プロセスはステップ３１４に進む。ステップ３１４で、テスタ１００は、ステップ３１０および３１２において設定された基準レベルおよびストローブ時間を用いて、テストパターンを実行する。このテストパターンにおいて、不良処理回路１２４が、コンパレータ１１６によるあらゆる測定に対して、コンパレータ１１６の低い出力を期待するようにプログラムされる。このプログラミングで、不良処理回路１２４は、ストローブ信号の個々のアサーション（ａｓｓｅｒｔｉｏｎ）に対する不良を数え、その時、信号Ｓ_inは高い状態にある。

ステップ３１４において開始されたテストパターンは、入力信号Ｓ_inについての比較動作を複数回実行する。テストパターンの１回の実行において行われる測定の数は、ここではＸで示される。望ましくは、信号Ｓ_inにおける、または測定プロセスにおけるノイズで引き起こされたジッタの影響を平均化するために、比較動作は複数の信号入力周期にわたって実行され、ほとんどのデューティサイクル仕様との調和を保つ。１つの例では、Ｘの値はおよそ１万である。しかしながら、信号におけるノイズの量、またはテストを実行するために使える時間の長さによって、より大きいか、またはより少ない数のサンプルが収集されるかもしれない。

パターンの終わりにおいて、処理はステップ３１６に進む。テストパターンの終わりにおいて、信号Ｓ_inがＨＩ値を有したストローブの数は、実測値がプログラムされた期待値と一致しなかったストローブの数に等しい。この値は、不良カウントとして不良処理回路１２４の中に保存される。

デューティサイクルの測定のために、ステップ３１４において実行されるパターンは、ここでＹと示される複数の回数だけ繰り返される。パターンのすべての繰り返しにおいて記録された不良の総数は、Ｚとして示される。不良処理回路１２４によって保存される不良カウントが、各パターンの後にリセットされる場合、データ解析回路１２２は、図３で示されるプロセスにおいて用いられたすべてのパターンにおける不良の数を蓄積する。データ解析回路１２２は、それぞれのパターンの終わりにおいて不良処理回路１２４から不良カウントを読むことができ、図３で示されるプロセスの始まりにおいてリセットされる、蓄積された不良カウントにその値を加えることができる。

ステップ３１８において、ステップ３１４で説明されたテストパターンが、必要とされる回数だけ繰り返されたかどうかに関してチェックをする。まだ必要とされる回数だけ繰り返されていなければ、処理は、ステップ３２０に進む。ステップ３２０において、ステップ３１２において設定されたストローブ時間が増加される。図２Ｃにおいて、このストローブ時間における増分はＴ_Iと示される。望ましくは、図２Ｃに示される各ストローブ時間は、図２Ａに示される信号Ｓ_inの周期と互いに関連した時間に発生する。しかしながら、図２Ｃにおいて表現された各ストローブ時間は、図２Ｂに示される対応するストローブ信号より時間Ｔ_Iだけ遅れて発生する。ストローブ時間を増加することは、図２Ｂで示されるストローブタイミングで測定されたより、周期におけるわずかに遅いポイントで信号Ｓ_inの値を測定する効果がある。望ましくは、間隔Ｔ_Iの分解能は、信号がその仕様に従っていることを判定するために適した値に設定される。例えばデューティサイクル仕様が、信号に対して５０％±０．５％のデューティサイクルを有することを求めるならば、Ｔ_Iを信号周期の０．０５％に等しく設定することが望ましいであろう。例えば、Ｔ_Iは信号Ｓ_inの周期の１／２００と等しいかもしれない。この設定で、Ｙの値（パターンが実行される回数を示す）は、２００であるかもしれない。

選ばれた特定の値にかかわらず、ステップ３１４、３１６、３１８、および３２０を含むループは、十分な数のストローブ時間に対してデータが収集されるまで繰り返される。望ましくは、入力信号の周期の始まりに対する多数の時間においてサンプルが収集され、サンプルがその周期にわたって均等に分布すれば、ストローブ時間の数は十分であろう。

十分なデータが収集されると、処理はステップ３２２に進む。ステップ３２２において、データ解析回路１２２はデューティサイクルを計算できる。デューティサイクルに対する上に与えられた公式に従って、ＸとＹの積でＺの値を割ることによって、デューティサイクルに対する値を決定することができる。望ましくは、この公式が使用される時、Ｔ_I、Ｔ₂、ＸおよびＹに対して選ばれる値に２つの制限がおかれる。第１の制限は、ストローブが測定範囲全体を通して確実に均等に区切られるようにすることであり、以下のように述べられる：値Ｙは、Ｔ₂をＴ_Iで割って得られたその商の正整数倍の数でなければならない。第２の制限は、信号周期の整数倍数の測定が確実に行われることであり、以下のように述べられる：ＸとＴ₂の積は、信号Ｓ_inの周期の正整数倍の数でなければならない。

ステップ３２４において、計算されたデューティサイクルは、半導体部品の製造プロセスを変更するために用いられる。測定されたデューティサイクルに対する様々な対応が可能である。例えば、供試のデバイス１１０に対して測定されたデューティサイクルは、そのタイプのデバイスに対する仕様と比較されるかもしれない。デューティサイクルが仕様の範囲に該当していれば、デバイスはパッケージされ、実用的なデバイスとして販売されるかもしれない。あるいはまた、供試のデバイスが仕様の範囲のデューティサイクルを示さない場合、デバイスは破棄されるかもしれない。あるいはまた、デバイスは、より低いスピード部品用のスピードビン（ｓｐｅｅｄ ｂｉｎ）に割り当てられるかもしれない。その後、デバイスは、適宜パッケージされ、標記されるかもしれない。

あるいはまた、デューティサイクル測定の結果は、製造プロセスの加工部分を変更するために用いられるかもしれない。さらなる選択肢として、デューティサイクル測定の結果は、キャリブレーションまたは他のプロセスに対して用いられ、それによって、特定の供試のデバイスのデューティサイクルが修正されるかもしれない。

このようにして本発明の少なくとも１つの実施例のいくつかの側面について説明したが、様々な変更、変形、および改良は当業者によって容易になされるであろう。

例えば、図２Ｂは、ストローブ時間が信号Ｓ_inの周期あたり２つのサンプルを有するように設定されるのを示す。周期単位で、より少ないサンプルを収集するかもしれない。しかしながら、同じ結果を得るために、Ｙの値（ストローブ時間における増分の数を示す）は、倍にされなければならないだろう。あるいはまた、信号Ｓ_inの周期あたりのストローブ時間の数は、２より大きいかもしれない。望ましくは、１周期あたりのストローブ時間の数は偶数である。不用意に１周期あたりのストローブ時間の数を増やすと、Ｙの値を比例して減少させることになるであろう。

さらに、ストローブ時間が、入力信号Ｓ_inの周期あたり２つのサンプルを収集するように設定されたと、上で説明した。この設定に関連して、ストローブの増分を、値Ｙの逆と等しい、信号Ｓ_inの周期の一部分である、と説明した。１周期あたり２つのサンプルで、値のこの組み合わせは、値Ｙが、２の整数倍数に、Ｔ₂をＴ_Iで割った商を掛けた値であるという状況を作り出す。２またはそれ以上の数値の整数倍数に、Ｔ₂をＴ_Iで割った商を掛けて得られるＹの値を用いると、追加平均化効果を有し、さらに、テスト方法のノイズに対する弱さを減少させるはずである。しかしながら、それはテクニックの適切な動作に対しては必要とされていない。

さらに、テスタ１００が、プログラムで制御できるオフセット値Ｖ_odを有する差動コンパレータ１１６を備えると説明した。他の回路素子が代わりに用いられるかもしれない。例えば、本発明は差動信号のデューティサイクルを測定するシステムによって図示される。デューティサイクル測定は、差動信号である傾向がある高速信号に関して特に有益であるが、本発明の適用は、そのように制限されず、シングルエンド形、または他のタイプの信号に関するデューティサイクルを測定するために使われるかもしれない。シングルエンド形信号についての測定に対しては、コンパレータ１１６は、図１で示された差動コンパレータよりむしろシングルエンドコンパレータであり、そして、選ばれる基準電圧は、通常、期待される信号スイングの中点であろう。

また、コンパレータは、入力がしきい値を超えているか、またはしきい値の下にあるかを示す論理的な信号を発生させるとして記述される。コンパレータは、２つだけの可能な状態を有する出力信号を持つと、上で説明される。しかしながら、いくつかのコンパレータは、個別の状態を示すために個別の信号を出力する。１つの信号は、入力が、有効なＨＩ状態を示すしきい値を超えていることを示すために用いられ、別個の信号は、入力が、有効なＬＯ状態を示すしきい値の下にあることを示すために用いられるかもしれない。そのようなコンパレータは、２つより多い信号の状態を示す。それは、信号が、ＨＩまたはＬＯであることを示すことができる。またそれは、信号が、中間的状態、または未定義の状態を有することを示すことができる。そのようなコンパレータは、必要な基準値にＬＯしきい値を設定し、その他の補足的な値にＨＩしきい値を設定することによって、上で説明されたプロセスにおいて用いられるかもしれない。ＬＯしきい値は重要である。なぜならば、そのテクニックが、コンパレータ１１６によるあらゆる測定に対して、コンパレータ１１６から論理的なＬＯ出力を期待するようにプログラムされるパターンについて説明するからである。また、ＨＩしきい値を用いて、コンパレータ１１６によるあらゆる測定に対して論理的なＨＩを期待するようにパターンをプログラムする、逆のアプローチも有効であるが、しかしその場合、デューティサイクルを計算する等式は、このアプローチに従って少し修正される必要があるであろう。

さらに、サンプルは、パターン間でストローブ時間を増加することによって、さまざまなストローブ時間にわたって収集されるとして記述されている。サンプルが収集される順番は重要ではない。どのような順番でサンプルを収集しても、それが興味のある信号の間隔の全範囲にわたって、同じサンプル分布をもたらす場合には、許容できる結果を与えるはずである。望ましくは、サンプル分配は興味のある間隔の全範囲にわたって一様であるべきである。

また、このテクニックの原理を、タイミングエッジ検索の使用と組み合わすことで、値Ｙによって表現される、パターンの必要な繰り返し数を減らすことによるテスト時間の最適化が可能となる。このアプローチにおいては、値Ｔ₂によって示されるストローブの間の間隔は、入力信号Ｓ_inの周期と同期していなければならない。これは、信号Ｓ_inの１周期あたりに、ストローブの正整数倍数が常にあるか、ということであり、逆もまた同様である。このテスト時間の最適化において、タイミングエッジ探索テクニックは、電圧遷移を含む信号Ｓ_inの周期の中で、迅速に粗いタイミング範囲を決定するために用いられるであろう。その結果、図３から、ステップ３１４、３１６、３１８、および３２０のループによって示されるデータ収集プロセスは、信号エッジの存在が判明している、このより狭い範囲において必要とされるだけであろう。この範囲の外にあるすべてのものは、ストローブＸの総数の半分に等しい不良カウントＺを有すると正確に予測される。例として、電圧遷移が、ストローブ位置Ｎに対して信号周期のプラスまたはマイナス５％においてのみ現れることがわかる場合、Ｔ１とＹの積は、信号周期のこの１０％の部分だけをカバーするように減じられ、プロセス繰り返しの必要数において一桁の削減をもたらす。

そのような変更、変形、および改良は、この開示の一部であり、本発明の精神および範囲の中にある。したがって、以上の説明および図面は例としてのみ示すものである。

添付図面が一定の尺度で比例するように描かれることを意図しない。図面では、様々な図で示される個々の、同じか、またはほとんど同じ構成要素は、同様の数字によって表される。明瞭さのために、あらゆる図面であらゆる構成要素をラベルできるというわけではない。

デューティサイクルの測定において有用な自動検査システムの一部を図示する概略見取り図である。 （Ａ）〜（Ｃ）は、デューティサイクルを測定する方法の理解において有用な概略見取り図である。 デューティサイクルを測定する方法の理解において有用なフローチャートである。

符号の説明

１００ テスタ
１１０ デバイス
１１６ 差動コンパレータ
１１８ タイミング発生器
１２０ 制御論理
１２２ データ解析回路
１２４ 不良処理回路

Claims (24)

1. 次の３つのステップからなる、信号のデューティサイクルを測定する方法であって、
   ａ）前記信号の間隔の繰り返しを入力信号として提供し、
   ｂ）前記間隔の繰り返しの始まりに対して制御された時間において、前記入力信号の値としきい値との複数の比較を行い、当該複数の比較は前記制御された時間を変化させながら行い、
   ｃ）前記複数の比較の総数と比較結果が期待値と一致しなかった回数とに基づいて、デューティサイクルを計算する
   ことを特徴とする信号のデューティサイクルを測定する方法。
2. 請求項１に記載の方法において、前記信号がデジタルクロックであり、前記間隔が前記クロックの周期の正整数倍数であることを特徴とする方法。
3. 請求項１に記載の方法において、前記信号が差動信号であることを特徴とする方法。
4. 請求項３に記載の方法において、前記入力信号が２本の脚を有する差動信号であり、前記入力信号の値としきい値との比較が、前記脚の間の電圧の差と前記しきい値との比較からなることを特徴とする方法。
5. 請求項４に記載の方法において、前記しきい値の示す値が、その値において、前記２本の脚が等しい電圧を有するような値であることを特徴とする方法。
6. 請求項１に記載の方法において、前記方法が、前記複数の比較を行い、前記制御された時間を変化させるために、自動試験装置を用いて実行されることを特徴とする方法。
7. 請求項６に記載の方法において、複数の比較が、前記しきい値に対する前記あらかじめ決められた範囲の比較回数を数えることからなることを特徴とする方法。
8. 請求項６に記載の方法において、前記信号が、前記自動試験装置に接続された供試の半導体デバイスによって生成されることを特徴とする方法。
9. 請求項７に記載の方法において、複数の比較が、ストローブ入力を有するコンパレータを用いることからなることを特徴とする方法。
10. 請求項９に記載の方法において、前記自動試験装置が、前記コンパレータのストローブ入力と結合されたタイミング信号を供給する、プログラムで制御できるタイミング発生器からなり、前記制御された時間を変化させることが、前記コンパレータへのストローブ入力における前記タイミング信号の時間を変えるために、前記タイミング発生器の前記プログラミングを変えることからなることを特徴とする方法。
11. 請求項７に記載の方法において、複数の比較が、テストパターンを複数回、実行することからなり、前記制御された時間を変化させることが、前記テストパターンの実行と実行の合間に前記制御された時間を変化させることからなることを特徴とする方法。
12. 請求項１１に記載の方法において、前記パターンが、Ｘ個のサンプルを収集するためにテスタを制御し、前記パターンが、Ｙ回繰り返されることを特徴とする方法。
13. 請求項１２に記載の方法において、前記デューティサイクルが、比較結果が期待値と一致しなかった回数を、ＸとＹの積で割ることによって計算されることを特徴とする方法。
14. 請求項７に記載の方法において、前記自動試験装置が、半導体デバイスを作るプロセスに用いられ、製造されている半導体デバイスによって作られる信号の前記デューティサイクルを測定し、前記計算されたデューティサイクルが、半導体デバイスを作る前記プロセスを変更するために用いられることを特徴とする方法。
15. 請求項１４に記載の方法において、半導体デバイスを作る前記プロセスが、さらなる処理に対してあらかじめ決められた範囲の中にあるデューティサイクルを有する半導体デバイスを選別することによって、変更されることを特徴とする方法。
16. 請求項１４に記載の方法において、半導体デバイスを作る前記プロセスが、前記デバイスの前記デューティサイクルに基づき、半導体デバイスをスピードビニング（ｓｐｅｅｄ
    ｂｉｎｎｉｎｇ）することによって、変更されることを特徴とする方法。
17. 請求項１４に記載の方法において、半導体デバイスを作る前記プロセスが、製造されている複数の半導体デバイスによって生成される信号の前記測定されたデューティサイクルの統計的性質に基づき、加工設備のパラメータを調整することによって、変更されることを特徴とする方法。
18. 請求項１に記載の方法において、前記制御された時間が、前記間隔の全範囲にわたって一様に分布する前記間隔の繰り返しの始まりに対する時間において、複数の比較が行われるように制御されることを特徴とする方法。
19. テストパターンを実行するようにプログラムできる自動試験装置を用いた、信号のデューティサイクルを測定する方法であって、前記自動試験装置は、ｉ） プログラムで制御できる時間にストローブ信号を生成するタイミング発生器と、ｉｉ） 前記タイミング発生器からのストローブ信号によって制御される時間に、入力における値と期待値との比較を行うようにプログラムできるコンパレータと、ｉｉｉ） 前記コンパレータの前記入力における前記値が、パターンの間の期待値から逸脱することを示す、そのような比較の数を数えるように制御できる、前記コンパレータの出力と結合された不良処理回路と、を有し、前記方法は次の５つのステップからなり、
    ａ）前記コンパレータへの入力として前記信号を提供し、
    ｂ）前記信号との初めての時間の関係を有するストローブ信号を作り出すようにプログラムされた前記タイミング発生器でパターンを実行し、前記パターンは、前記コンパレータの前記期待値が、前記信号が第１の論理的な状態にあることを示す値であるようにプログラミングし、
    ｃ）前記パターンの終わりにおいて、前記コンパレータの入力における前記値が前記期待値から逸脱することを示す、前記不良処理回路によって行われた比較のカウントを記録し、
    ｄ）前記信号との異なった時間の関係を有するストローブ信号を作り出すために、前記タイミング発生器の前記プログラミングを繰り返し変更し、前記パターンを再実行し、前記不良処理回路によって行われた、前記コンパレータの入力における前記値が前記期待値から逸脱することを示す比較のカウントを記録し、
    ｅ）前記不良処理回路によって行われた、前記コンパレータの入力における前記値が前記期待値から逸脱することを示す比較の総数から、前記信号の前記デューティサイクルを計算することを特徴とするテストパターンを実行するようにプログラムできる自動試験装置を用いた、信号のデューティサイクルを測定する方法。
20. 請求項１９に記載の方法において、前記タイミング発生器の前記プログラミングの変更が、前記信号の周期の一部分だけ、すなわち前記ストローブ信号の前記プログラムされた時間だけ増加することからなることを特徴とする方法。
21. 請求項１９に記載の方法において、前記ストローブ信号が、前記信号の各周期に前記コンパレータに前記信号との複数の比較を行わせる前記信号と、時間の関係を有することを特徴とする方法。
22. 入力信号のデューティサイクルを測定するようにプログラムされた自動試験装置であって、
    ｉ）プログラムで制御できる時間において、ストローブ信号を生成するタイミング発生器と、
    ｉｉ） 前記入力信号と結合された信号入力と、前記タイミング発生器と結合されたストローブ入力と、しきい値入力と、前記ストローブ入力で決められた時間における、前記信号入力の相対的なレベルとしきい値入力とに依存する状態を有するデジタル出力と、を有するコンパレータと、
    ｉｉｉ）前記コンパレータの前記信号入力における値が、プログラムで制御できる期待値から逸脱することを示す、そのような前記コンパレータのデジタル出力の数を数えるように制御できる、前記コンパレータの出力と結合された不良処理回路と、
    ｉｖ）次の３つのステップからなる方法を実行するために前記自動検査システムを制御するソフトウェアプログラムであって、
    ａ）前記信号との初めての時間の関係を有するストローブ信号を作り出すようにプログラムされた前記タイミング発生器でパターンを実行し、前記パターンは、前記コンパレータの前記期待値が、前記信号が第１の論理的な状態にあることを示す値であるようにプログラミングし、
    ｂ）前記信号との異なった時間の関係を有するストローブ信号を作り出すために、前記タイミング発生器の前記プログラミングを繰り返し変更し、前記パターンを再実行し、
    ｃ）前記コンパレータの入力における前記値が前記プログラムされた期待値から逸脱することを示す、前記パターンのすべての繰り返しの間の比較の総数を示す、前記不良処理回路によって数えられた１つ以上の値から前記信号の前記デューティサイクルを計算する
    ことからなる方法を実行するために前記自動検査システムを制御するソフトウェアプログラムと、
    からなることを特徴とする入力信号のデューティサイクルを測定するようにプログラムされた自動試験装置。
23. 請求項２２に記載の自動試験装置において、前記コンパレータが差動コンパレータであることを特徴とする自動試験装置。
24. 請求項２２に記載の自動試験装置において、さらに、汎用デジタルコンピュータと、前記汎用デジタルコンピュータ上で動く前記ソフトウェアと、からなることを特徴とする自動試験装置。

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