JP3488153B2 - クロックデューティ検査回路およびクロックデューティ検査が可能なマイクロコンピュータ - Google Patents
クロックデューティ検査回路およびクロックデューティ検査が可能なマイクロコンピュータInfo
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Description
【０００１】
【発明の属する技術分野】本発明は、クロック信号の周
期とこれに対するハイ側パルス幅の割合を示すクロック
デューティを検査するクロックデューティ検査回路およ
びクロックデューティ検査が可能なマイクロコンピュー
タに関する。
期とこれに対するハイ側パルス幅の割合を示すクロック
デューティを検査するクロックデューティ検査回路およ
びクロックデューティ検査が可能なマイクロコンピュー
タに関する。
【０００２】
【従来の技術】発振器を内蔵するＬＳＩでは、クロック
信号の発振周波数やデューティが所望の規格を満たすこ
とを自己発振テストにより確認する必要がある。特にＣ
Ｒ発振器では、クロック信号のデューティは通常５０％
程度であることが望まれるが、製造上のばらつきによる
回路閾値の変化等により大きく逸脱することもあり、周
波数とともにデューティの測定も重要となる。
信号の発振周波数やデューティが所望の規格を満たすこ
とを自己発振テストにより確認する必要がある。特にＣ
Ｒ発振器では、クロック信号のデューティは通常５０％
程度であることが望まれるが、製造上のばらつきによる
回路閾値の変化等により大きく逸脱することもあり、周
波数とともにデューティの測定も重要となる。
【０００３】クロック信号の検査回路として、特開昭６
４−６７７８号公報には、クロック信号の周波数より数
倍以上高い周波数のサンプリングクロックを用いて、ク
ロック信号がハイレベルにある間はサンプリングクロッ
クの入力毎にシフト動作する（ｎ＋１）段のシフトレジ
スタを設け、ｎ段目と（ｎ＋１）段目の出力を観測する
構成のクロック周波数検査回路が記載されている。所望
のクロック周波数のときのハイレベルの幅がサンプリン
グクロックｎ個分になるようにサンプリングクロックを
調整して測定することにより、クロック信号の周波数が
所望の周波数に等しいときにはシフトレジスタのｎ段目
の出力が論理１で（ｎ＋１）段目の出力が論理０となる
のに対して、クロック信号の周波数が所望の周波数より
低いときにはシフトレジスタのｎ段目の出力と（ｎ＋
１）段目の出力とのいずれも論理１となり、逆に所望の
周波数より高いときにはシフトレジスタのｎ段目の出力
と（ｎ＋１）段目の出力とのいずれも論理０となるの
で、発振周波数の検査が可能である。このように特開昭
６４−６７７８号公報記載の技術では発振周波数を検査
することができるが、デューティについては検査されて
おらず、また検査時にはシフトレジスタの段数に合わせ
てサンプリング周波数を調整しなければならず煩雑であ
った。
４−６７７８号公報には、クロック信号の周波数より数
倍以上高い周波数のサンプリングクロックを用いて、ク
ロック信号がハイレベルにある間はサンプリングクロッ
クの入力毎にシフト動作する（ｎ＋１）段のシフトレジ
スタを設け、ｎ段目と（ｎ＋１）段目の出力を観測する
構成のクロック周波数検査回路が記載されている。所望
のクロック周波数のときのハイレベルの幅がサンプリン
グクロックｎ個分になるようにサンプリングクロックを
調整して測定することにより、クロック信号の周波数が
所望の周波数に等しいときにはシフトレジスタのｎ段目
の出力が論理１で（ｎ＋１）段目の出力が論理０となる
のに対して、クロック信号の周波数が所望の周波数より
低いときにはシフトレジスタのｎ段目の出力と（ｎ＋
１）段目の出力とのいずれも論理１となり、逆に所望の
周波数より高いときにはシフトレジスタのｎ段目の出力
と（ｎ＋１）段目の出力とのいずれも論理０となるの
で、発振周波数の検査が可能である。このように特開昭
６４−６７７８号公報記載の技術では発振周波数を検査
することができるが、デューティについては検査されて
おらず、また検査時にはシフトレジスタの段数に合わせ
てサンプリング周波数を調整しなければならず煩雑であ
った。
【０００４】また、特開平３−１５７９５０号公報に
は、同様に外部から入力したサンプリングクロックを用
いて、発振したクロック信号を分周した信号のパルス幅
に含まれるサンプリングクロック数をカウントし、その
カウント値が所定の値に等しいかをコンパレータにて比
較してＬＳＩ端子に出力することによりクロック周波数
を検査する回路が記載されている。この回路では測定時
にサンプリングクロックを調整する必要はないものの、
クロック信号を分周した信号を測定するので元のクロッ
ク信号のハイレベル幅およびローレベル幅の情報は失わ
れており、デューティに関する測定、検査は不可能であ
った。
は、同様に外部から入力したサンプリングクロックを用
いて、発振したクロック信号を分周した信号のパルス幅
に含まれるサンプリングクロック数をカウントし、その
カウント値が所定の値に等しいかをコンパレータにて比
較してＬＳＩ端子に出力することによりクロック周波数
を検査する回路が記載されている。この回路では測定時
にサンプリングクロックを調整する必要はないものの、
クロック信号を分周した信号を測定するので元のクロッ
ク信号のハイレベル幅およびローレベル幅の情報は失わ
れており、デューティに関する測定、検査は不可能であ
った。
【０００５】デューティ検査が可能な従来例としては、
特開平１１−１２７０５８号公報に、ＣＲ発振器で発生
したクロック信号のハイレベル幅およびローレベル幅が
所定の幅より大きいかを検査することにより発振周期と
の関係からデューティを検出できる発振回路が記載され
ている。図８（ａ）は発振回路の全体回路図で、図８
（ｂ）はＣＲ発振器部分の動作タイミング図である。
特開平１１−１２７０５８号公報に、ＣＲ発振器で発生
したクロック信号のハイレベル幅およびローレベル幅が
所定の幅より大きいかを検査することにより発振周期と
の関係からデューティを検出できる発振回路が記載され
ている。図８（ａ）は発振回路の全体回路図で、図８
（ｂ）はＣＲ発振器部分の動作タイミング図である。
【０００６】図８（ａ）の発振回路は、発振器入力端子
ＸＩＮと発振器出力端子ＸＯＵＴを有するＣＲ発振器８
０と、ＣＲ発振器８０からの信号ＣＬＩＮとテスト信号
ＴＥＳＴとを入力し信号ＴＣＬを出力する２入力ＮＡＮ
Ｄゲート８７と、信号ＴＣＬとリセット信号ＲＳＴを入
力してクロック信号のハイレベル幅およびローレベル幅
のそれぞれが所定の幅より大きいかを判定する判定信号
ＪＵＤを出力するパルス幅検出回路８８とを備えてい
る。
ＸＩＮと発振器出力端子ＸＯＵＴを有するＣＲ発振器８
０と、ＣＲ発振器８０からの信号ＣＬＩＮとテスト信号
ＴＥＳＴとを入力し信号ＴＣＬを出力する２入力ＮＡＮ
Ｄゲート８７と、信号ＴＣＬとリセット信号ＲＳＴを入
力してクロック信号のハイレベル幅およびローレベル幅
のそれぞれが所定の幅より大きいかを判定する判定信号
ＪＵＤを出力するパルス幅検出回路８８とを備えてい
る。
【０００７】ＣＲ発振器８０は、入力端同士が接続され
たシュミットトリガ回路６１およびインバータ６２と、
シュミットトリガ回路６１の出力端とそれぞれのゲート
が接続されたＰチャネルＭＯＳトランジスタ（以下、Ｐ
ＭＯＳと略す）６３とＮチャネルＭＯＳトランジスタ
（以下、ＮＭＯＳと略す）６４からなるインバータと、
二つの入力端がシュミットトリガ回路６１の出力端とイ
ンバータ６２の入力端にそれぞれ接続された２入力ＯＲ
ゲート６５と、同様に二つの入力端がシュミットトリガ
回路６１の出力端とインバータ６２の入力端にそれぞれ
接続された２入力ＡＮＤゲート６６と、ソースが電源Ｖ
ＤＤに接続されゲートが２入力ＯＲゲート６５の出力端
に接続されたＰＭＯＳ６７と、ドレインがＰＭＯＳ６７
のドレインおよびシュミットトリガ回路６１の入力端に
接続されゲートが２入力ＡＮＤゲート６６に接続されソ
ースが接地ＧＮＤに接続されたＮＭＯＳ６８と、スイッ
チ素子８１，８２，８３，８４と、テスト用抵抗８５
と、内蔵容量８６とを有している。
たシュミットトリガ回路６１およびインバータ６２と、
シュミットトリガ回路６１の出力端とそれぞれのゲート
が接続されたＰチャネルＭＯＳトランジスタ（以下、Ｐ
ＭＯＳと略す）６３とＮチャネルＭＯＳトランジスタ
（以下、ＮＭＯＳと略す）６４からなるインバータと、
二つの入力端がシュミットトリガ回路６１の出力端とイ
ンバータ６２の入力端にそれぞれ接続された２入力ＯＲ
ゲート６５と、同様に二つの入力端がシュミットトリガ
回路６１の出力端とインバータ６２の入力端にそれぞれ
接続された２入力ＡＮＤゲート６６と、ソースが電源Ｖ
ＤＤに接続されゲートが２入力ＯＲゲート６５の出力端
に接続されたＰＭＯＳ６７と、ドレインがＰＭＯＳ６７
のドレインおよびシュミットトリガ回路６１の入力端に
接続されゲートが２入力ＡＮＤゲート６６に接続されソ
ースが接地ＧＮＤに接続されたＮＭＯＳ６８と、スイッ
チ素子８１，８２，８３，８４と、テスト用抵抗８５
と、内蔵容量８６とを有している。
【０００８】実動作時には、発振器入力端子ＸＩＮと発
振器出力端子ＸＯＵＴとの間に抵抗を外付け設置し、ス
イッチ素子８１，８２を閉状態としスイッチ素子８３，
８４を開状態として内蔵容量８６と外付け抵抗とのＣＲ
時定数に基づいて発振させるが、テスト時には図のよう
にスイッチ素子８１，８２を開状態としスイッチ素子８
３，８４を閉状態として内蔵容量８６とテスト用抵抗８
５とのＣＲ時定数に基づいて発振させる。
振器出力端子ＸＯＵＴとの間に抵抗を外付け設置し、ス
イッチ素子８１，８２を閉状態としスイッチ素子８３，
８４を開状態として内蔵容量８６と外付け抵抗とのＣＲ
時定数に基づいて発振させるが、テスト時には図のよう
にスイッチ素子８１，８２を開状態としスイッチ素子８
３，８４を閉状態として内蔵容量８６とテスト用抵抗８
５とのＣＲ時定数に基づいて発振させる。
【０００９】次に、図８（ｂ）を参照して発振回路８０
の発振動作について説明する。信号ＣＬＩＮが接地ＧＮ
Ｄの電位からインバータ６２の回路閾値に達するまでの
時間Ｔ１の間は内蔵容量８６とテスト用抵抗８５とのＣ
Ｒ時定数により上昇し、インバータ６２の出力はインバ
ータ自身の遅延時間Ｔ２後にローレベルとなるがシュミ
ットトリガ回路６１の出力端はローレベルのままなの
で、ＯＲゲート６５の出力がローレベルとなりＡＮＤゲ
ート６６はローレベルで変化しないためにＰＭＯＳ６７
がオンして信号ＣＬＩＮは電源ＶＤＤの電位まで急速に
上昇する。インバータ６２の出力がローレベルとなって
から時間Ｔ３後にシュミットトリガ回路６１の出力がハ
イレベルに変わるとＯＲゲート６５の出力がハイレベル
となりＰＭＯＳ６７はオフするので、クロック信号ＣＬ
Ｋはローレベルに変化し、信号ＣＬＩＮはＣＲ時定数で
下降を始める。時間Ｔ４後に信号ＣＬＩＮがインバータ
６２の回路閾値に達してからさらにインバータ６２の遅
延時間Ｔ５だけ経過するとインバータ６２の出力がハイ
レベルとなるのでＡＮＤゲート６６の出力がハイとな
り、ＮＭＯＳ６８がオンして信号ＣＬＩＮは接地ＧＮＤ
の電位まで急速に下降する。さらに時間Ｔ６後にはシュ
ミットトリガ回路６１の出力がローレベルとなりＡＮＤ
ゲート６６の出力がローレベルに変わるので、クロック
信号ＣＬＫがハイレベルに変化し、信号ＣＬＩＮは再び
上昇を開始する。
の発振動作について説明する。信号ＣＬＩＮが接地ＧＮ
Ｄの電位からインバータ６２の回路閾値に達するまでの
時間Ｔ１の間は内蔵容量８６とテスト用抵抗８５とのＣ
Ｒ時定数により上昇し、インバータ６２の出力はインバ
ータ自身の遅延時間Ｔ２後にローレベルとなるがシュミ
ットトリガ回路６１の出力端はローレベルのままなの
で、ＯＲゲート６５の出力がローレベルとなりＡＮＤゲ
ート６６はローレベルで変化しないためにＰＭＯＳ６７
がオンして信号ＣＬＩＮは電源ＶＤＤの電位まで急速に
上昇する。インバータ６２の出力がローレベルとなって
から時間Ｔ３後にシュミットトリガ回路６１の出力がハ
イレベルに変わるとＯＲゲート６５の出力がハイレベル
となりＰＭＯＳ６７はオフするので、クロック信号ＣＬ
Ｋはローレベルに変化し、信号ＣＬＩＮはＣＲ時定数で
下降を始める。時間Ｔ４後に信号ＣＬＩＮがインバータ
６２の回路閾値に達してからさらにインバータ６２の遅
延時間Ｔ５だけ経過するとインバータ６２の出力がハイ
レベルとなるのでＡＮＤゲート６６の出力がハイとな
り、ＮＭＯＳ６８がオンして信号ＣＬＩＮは接地ＧＮＤ
の電位まで急速に下降する。さらに時間Ｔ６後にはシュ
ミットトリガ回路６１の出力がローレベルとなりＡＮＤ
ゲート６６の出力がローレベルに変わるので、クロック
信号ＣＬＫがハイレベルに変化し、信号ＣＬＩＮは再び
上昇を開始する。
【００１０】したがって、図８（ａ）のＣＲ発振器８０
ではクロック信号ＣＬＫの周期はＴ１〜Ｔ６の総和で表
され、ハイレベルの幅はＴ１＋Ｔ２＋Ｔ３となり、ロー
レベルの幅はＴ４＋Ｔ５＋Ｔ６となる。テスト信号ＴＥ
ＳＴをハイレベルにすると、ＮＡＮＤゲート８７の出力
端にはクロック信号ＣＬＫと同じ周期でシュミットトリ
ガ回路６１の遅延時間（Ｔ２＋Ｔ３またはＴ５＋Ｔ６）
だけ位相がずれたテスト用クロックＴＣＬが出力され
る。
ではクロック信号ＣＬＫの周期はＴ１〜Ｔ６の総和で表
され、ハイレベルの幅はＴ１＋Ｔ２＋Ｔ３となり、ロー
レベルの幅はＴ４＋Ｔ５＋Ｔ６となる。テスト信号ＴＥ
ＳＴをハイレベルにすると、ＮＡＮＤゲート８７の出力
端にはクロック信号ＣＬＫと同じ周期でシュミットトリ
ガ回路６１の遅延時間（Ｔ２＋Ｔ３またはＴ５＋Ｔ６）
だけ位相がずれたテスト用クロックＴＣＬが出力され
る。
【００１１】図９（ａ）はパルス幅検出回路８８の回路
図である。パルス幅検出回路８８は、テスト用クロック
ＴＣＬを遅延させる遅延回路９１と、遅延回路９１の出
力とテスト用クロックＴＣＬとを入力し信号ＡＮＯを出
力する２入力ＡＮＤゲート９２と、クロック入力端Ｃに
信号ＡＮＯを接続しリセット入力端Ｒにリセット信号Ｒ
ＳＴを接続し反転出力ＱＢをデータ入力端Ｄと接続した
Ｄフリップフロップ９３と、クロック入力端ＣをＤフリ
ップフロップ９３のＱＢと接続しリセット入力端Ｒにリ
セット信号ＲＳＴを接続しデータ入力端Ｄを電源ＶＤＤ
と接続したＤフリップフロップ９４を備え、また、テス
ト用クロックＴＣＬを遅延させる遅延回路９５と、遅延
回路９５の出力とテスト用クロックＴＣＬとを入力し信
号ＯＲＯを出力する２入力ＮＯＲゲート９６と、クロッ
ク入力端Ｃに信号ＯＲＯを接続しリセット入力端Ｒにリ
セット信号ＲＳＴを接続し反転出力ＱＢをデータ入力端
Ｄと接続したＤフリップフロップ９７と、クロック入力
端ＣをＤフリップフロップ９７のＱＢと接続しリセット
入力端Ｒにリセット信号ＲＳＴを接続しデータ入力端Ｄ
を電源ＶＤＤと接続したＤフリップフロップ９８を備
え、Ｄフリップフロップ９４のＱ出力とＤフリップフロ
ップ９８のＱ出力とが入力される２入力ＡＮＤゲート９
９から判定信号ＪＵＤが出力される。
図である。パルス幅検出回路８８は、テスト用クロック
ＴＣＬを遅延させる遅延回路９１と、遅延回路９１の出
力とテスト用クロックＴＣＬとを入力し信号ＡＮＯを出
力する２入力ＡＮＤゲート９２と、クロック入力端Ｃに
信号ＡＮＯを接続しリセット入力端Ｒにリセット信号Ｒ
ＳＴを接続し反転出力ＱＢをデータ入力端Ｄと接続した
Ｄフリップフロップ９３と、クロック入力端ＣをＤフリ
ップフロップ９３のＱＢと接続しリセット入力端Ｒにリ
セット信号ＲＳＴを接続しデータ入力端Ｄを電源ＶＤＤ
と接続したＤフリップフロップ９４を備え、また、テス
ト用クロックＴＣＬを遅延させる遅延回路９５と、遅延
回路９５の出力とテスト用クロックＴＣＬとを入力し信
号ＯＲＯを出力する２入力ＮＯＲゲート９６と、クロッ
ク入力端Ｃに信号ＯＲＯを接続しリセット入力端Ｒにリ
セット信号ＲＳＴを接続し反転出力ＱＢをデータ入力端
Ｄと接続したＤフリップフロップ９７と、クロック入力
端ＣをＤフリップフロップ９７のＱＢと接続しリセット
入力端Ｒにリセット信号ＲＳＴを接続しデータ入力端Ｄ
を電源ＶＤＤと接続したＤフリップフロップ９８を備
え、Ｄフリップフロップ９４のＱ出力とＤフリップフロ
ップ９８のＱ出力とが入力される２入力ＡＮＤゲート９
９から判定信号ＪＵＤが出力される。
【００１２】図９（ｂ）はパルス幅検出回路８８の動作
タイミング図である。遅延回路９１，９５の遅延値をＴ
ｄとするとテスト用クロックＴＣＬのハイレベル幅がＴ
ｄより大きいときにはＡＮＤゲート９２の出力信号ＡＮ
Ｏにハイ側パルスが生じ、同様にテスト用クロックＴＣ
Ｌのローレベル幅がＴｄより大きいときにはＯＲゲート
９６の出力信号ＯＲＯにロー側パルスが生じる。したが
って、テスト用クロックＴＣＬのハイ側パルス幅、ロー
側パルス幅の両方が遅延回路９１，９５により定まる所
定の遅延値Ｔｄより大きい時間のときには、図９（ｂ）
のように判定信号ＪＵＤがハイレベルとなる。
タイミング図である。遅延回路９１，９５の遅延値をＴ
ｄとするとテスト用クロックＴＣＬのハイレベル幅がＴ
ｄより大きいときにはＡＮＤゲート９２の出力信号ＡＮ
Ｏにハイ側パルスが生じ、同様にテスト用クロックＴＣ
Ｌのローレベル幅がＴｄより大きいときにはＯＲゲート
９６の出力信号ＯＲＯにロー側パルスが生じる。したが
って、テスト用クロックＴＣＬのハイ側パルス幅、ロー
側パルス幅の両方が遅延回路９１，９５により定まる所
定の遅延値Ｔｄより大きい時間のときには、図９（ｂ）
のように判定信号ＪＵＤがハイレベルとなる。
【００１３】テスト用クロックＴＣＬのハイレベル幅が
Ｔｄより小さいときには信号ＡＮＯはローレベルのまま
となるので判定信号ＪＵＤもローレベルから変わらず、
またテスト用クロックＴＣＬのローレベル幅がＴｄより
小さいときには信号ＯＲＯはハイレベルのままとなるの
で判定信号ＪＵＤもローレベルから変わらず、デューテ
ィが異常であることを検出できる。
Ｔｄより小さいときには信号ＡＮＯはローレベルのまま
となるので判定信号ＪＵＤもローレベルから変わらず、
またテスト用クロックＴＣＬのローレベル幅がＴｄより
小さいときには信号ＯＲＯはハイレベルのままとなるの
で判定信号ＪＵＤもローレベルから変わらず、デューテ
ィが異常であることを検出できる。
【００１４】
【発明が解決しようとする課題】しかしながら、上述し
た従来例においては、デューティを直接に測定するもの
ではなく、ハイレベル幅とローレベル幅がそれぞれ所定
の値以上であることを検出して発振周期との関係におい
てデューティがある範囲内にはいることを保証するもの
であるので、例えば４０〜６０％のデューティ範囲に収
まるように保証精度をあげ且つ良品を不良と誤判定しな
いようにするためには遅延回路の遅延値Ｔｄを発振周期
の正確に４０％にする必要が生じ、製造ばらつきを考慮
すると検査精度を高めることは実際的には困難となると
いう問題点がある。また、ＣＲ発振器の発振周波数に対
応して遅延回路の遅延値を調整変更しなければならない
ため、開発工数も増大するという問題点がある。
た従来例においては、デューティを直接に測定するもの
ではなく、ハイレベル幅とローレベル幅がそれぞれ所定
の値以上であることを検出して発振周期との関係におい
てデューティがある範囲内にはいることを保証するもの
であるので、例えば４０〜６０％のデューティ範囲に収
まるように保証精度をあげ且つ良品を不良と誤判定しな
いようにするためには遅延回路の遅延値Ｔｄを発振周期
の正確に４０％にする必要が生じ、製造ばらつきを考慮
すると検査精度を高めることは実際的には困難となると
いう問題点がある。また、ＣＲ発振器の発振周波数に対
応して遅延回路の遅延値を調整変更しなければならない
ため、開発工数も増大するという問題点がある。
【００１５】本発明の目的は、ＣＲ発振器の出力クロッ
ク信号のハイレベル幅とローレベル幅を測定してデュー
ティを直接的に望みの精度で測定でき、また発振周波数
の大小に拘わらずに同一の回路で測定可能なクロックデ
ューティ検査回路及びデューティ検査可能なマイクロコ
ンピュータを提供することにある。
ク信号のハイレベル幅とローレベル幅を測定してデュー
ティを直接的に望みの精度で測定でき、また発振周波数
の大小に拘わらずに同一の回路で測定可能なクロックデ
ューティ検査回路及びデューティ検査可能なマイクロコ
ンピュータを提供することにある。
【００１６】
【課題を解決するための手段】本発明の第１の発明のク
ロックデューティ検査回路は、テストモードにセットす
るテスト信号とクロック信号と前記クロック信号よりも
高い周波数のサンプリングクロックとを入力しテストモ
ードでは前記クロック信号がハイレベルの期間にサンプ
リングクロックを伝達するハイ幅サンプリング信号およ
び前記クロック信号がローレベルの期間にサンプリング
クロックを伝達するロー幅サンプリング信号を出力する
パルス幅検出手段と、前記ハイ幅サンプリング信号を入
力して前記クロック信号がハイレベルの期間のサンプリ
ングクロックのパルス数をカウントし前記ロー幅サンプ
リング信号を入力して前記クロック信号がローレベルの
期間のサンプリングクロックのパルス数をカウントして
両者のうち大きいカウント値から小さいカウント値を減
算して得られる減算結果の所定の桁の下位ビットをマス
クした結果が０であるときに前記クロック信号のデュー
ティが正常であることを示すデューティ一致信号を出力
する周波数／デューティ比較手段とを備えている。
ロックデューティ検査回路は、テストモードにセットす
るテスト信号とクロック信号と前記クロック信号よりも
高い周波数のサンプリングクロックとを入力しテストモ
ードでは前記クロック信号がハイレベルの期間にサンプ
リングクロックを伝達するハイ幅サンプリング信号およ
び前記クロック信号がローレベルの期間にサンプリング
クロックを伝達するロー幅サンプリング信号を出力する
パルス幅検出手段と、前記ハイ幅サンプリング信号を入
力して前記クロック信号がハイレベルの期間のサンプリ
ングクロックのパルス数をカウントし前記ロー幅サンプ
リング信号を入力して前記クロック信号がローレベルの
期間のサンプリングクロックのパルス数をカウントして
両者のうち大きいカウント値から小さいカウント値を減
算して得られる減算結果の所定の桁の下位ビットをマス
クした結果が０であるときに前記クロック信号のデュー
ティが正常であることを示すデューティ一致信号を出力
する周波数／デューティ比較手段とを備えている。
【００１７】
【００１８】第１の発明のクロックデューティ検査回路
では、前記周波数／デューティ比較手段が、クロック信
号の期待周波数に対応するローレベル期間のサンプリン
グパルス数の期待カウント値を登録するレジスタを有
し、前記クロック信号がローレベルの期間のサンプリン
グクロックのカウント値と前記期待カウント値とが一致
したときに前記クロック信号の周波数が期待周波数と一
致したことを示す周波数一致信号を出力するように構成
してもよい。同様に、前記周波数／デューティ比較手段
が、クロック信号の期待周波数に対応する１クロック周
期期間のサンプリングパルス数の期待カウント値を登録
するレジスタを有し、前記クロック信号がローレベルの
期間のサンプリングクロックのカウント値と前記クロッ
ク信号がハイレベルの期間のサンプリングクロックのパ
ルス数のカウント値とを加算した総カウント値と前記期
待カウント値とが一致したときに前記クロック信号の周
波数が期待周波数と一致したことを示す周波数一致信号
を出力するように構成してもよい。
では、前記周波数／デューティ比較手段が、クロック信
号の期待周波数に対応するローレベル期間のサンプリン
グパルス数の期待カウント値を登録するレジスタを有
し、前記クロック信号がローレベルの期間のサンプリン
グクロックのカウント値と前記期待カウント値とが一致
したときに前記クロック信号の周波数が期待周波数と一
致したことを示す周波数一致信号を出力するように構成
してもよい。同様に、前記周波数／デューティ比較手段
が、クロック信号の期待周波数に対応する１クロック周
期期間のサンプリングパルス数の期待カウント値を登録
するレジスタを有し、前記クロック信号がローレベルの
期間のサンプリングクロックのカウント値と前記クロッ
ク信号がハイレベルの期間のサンプリングクロックのパ
ルス数のカウント値とを加算した総カウント値と前記期
待カウント値とが一致したときに前記クロック信号の周
波数が期待周波数と一致したことを示す周波数一致信号
を出力するように構成してもよい。
【００１９】第２の発明のクロックデューティ検査回路
は、クロック信号と第１のテスト信号とを入力端に供給
された第１の２入力ＡＮＤゲートと、前記第１のテスト
信号がハイレベルになるのに同期して前記第１の２入力
ＡＮＤゲートから出力され前記クロック信号と同一周期
で同一デューティのテストクロック信号の最初の立ち上
りエッジから次の立ち上りエッジまでの期間内のハイレ
ベル部分をハイレベル幅信号として出力し前記テストク
ロック信号の最初の立ち下がりエッジから次の立ち下が
りエッジまでの期間内のローレベル部分をローレベル幅
信号として出力するエッジ検出回路と、第２のテスト信
号と前記クロック信号よりも高い周波数のサンプリング
クロックを入力端に供給された第２の２入力ＡＮＤゲー
トと、前記ハイレベル幅信号と前記第２の２入力ＡＮＤ
ゲートの出力とを入力しハイ幅サンプリング信号を出力
する第３の２入力ＡＮＤゲートと、前記ローレベル幅信
号の反転信号と前記第２の２入力ＡＮＤゲート１１の出
力とを入力しロー幅サンプリング信号を出力する第４の
２入力ＡＮＤゲートと、前記ハイ幅サンプリング信号を
入力しこれに含まれるパルスの個数をカウントしてｎビ
ットのカウント結果を出力するハイレベルカウンタと、
前記ロー幅サンプリング信号を入力しこれに含まれるパ
ルスの個数をカウントしてｎビットのカウント結果を出
力するローレベルカウンタと、デューティの許容誤差デ
ータを格納する許容誤差設定レジスタと、前記ハイレベ
ルカウンタのカウント値と前記ローレベルカウンタのカ
ウント値とを入力して大きいカウント値から小さいカウ
ント値を減算し減算結果の前記許容誤差設定レジスタで
指定された桁の下位ビットをマスクしたときに減算結果
が０であればデューティ一致信号ＤＵＴＹを論理１とし
て出力する比較回路とを備えている。
は、クロック信号と第１のテスト信号とを入力端に供給
された第１の２入力ＡＮＤゲートと、前記第１のテスト
信号がハイレベルになるのに同期して前記第１の２入力
ＡＮＤゲートから出力され前記クロック信号と同一周期
で同一デューティのテストクロック信号の最初の立ち上
りエッジから次の立ち上りエッジまでの期間内のハイレ
ベル部分をハイレベル幅信号として出力し前記テストク
ロック信号の最初の立ち下がりエッジから次の立ち下が
りエッジまでの期間内のローレベル部分をローレベル幅
信号として出力するエッジ検出回路と、第２のテスト信
号と前記クロック信号よりも高い周波数のサンプリング
クロックを入力端に供給された第２の２入力ＡＮＤゲー
トと、前記ハイレベル幅信号と前記第２の２入力ＡＮＤ
ゲートの出力とを入力しハイ幅サンプリング信号を出力
する第３の２入力ＡＮＤゲートと、前記ローレベル幅信
号の反転信号と前記第２の２入力ＡＮＤゲート１１の出
力とを入力しロー幅サンプリング信号を出力する第４の
２入力ＡＮＤゲートと、前記ハイ幅サンプリング信号を
入力しこれに含まれるパルスの個数をカウントしてｎビ
ットのカウント結果を出力するハイレベルカウンタと、
前記ロー幅サンプリング信号を入力しこれに含まれるパ
ルスの個数をカウントしてｎビットのカウント結果を出
力するローレベルカウンタと、デューティの許容誤差デ
ータを格納する許容誤差設定レジスタと、前記ハイレベ
ルカウンタのカウント値と前記ローレベルカウンタのカ
ウント値とを入力して大きいカウント値から小さいカウ
ント値を減算し減算結果の前記許容誤差設定レジスタで
指定された桁の下位ビットをマスクしたときに減算結果
が０であればデューティ一致信号ＤＵＴＹを論理１とし
て出力する比較回路とを備えている。
【００２０】上の第２の発明のクロックデューティ検査
回路は、クロック周波数の期待値に対応するｎビットの
ローレベル期間の期待カウント値データを格納する周波
数期待値レジスタと、前記ローレベルカウンタのカウン
ト値と前記周波数期待値レジスタに格納された期待カウ
ント値データとを比較し一致するときに周波数一致信号
を出力するコンパレータとをさらに有すしてもよい。ま
た代わり、にクロック周波数の期待値に対応するｎビッ
トのクロック周期１周期分の期待カウント値データを格
納する周波数期待値レジスタと、ローレベルカウンタの
カウント値とハイレベルカウンタのカウント値とを加算
して総カウント数を出力する加算器と前記総カウント数
と前記期待カウント値データとを比較し一致するときに
周波数一致信号を出力するコンパレータとをさらに有し
てもよい。また、前記比較回路が、ハイレベルカウンタ
のカウント値とローレベルカウンタのカウント値とを比
較し両者が等しいか前記ハイレベルカウンタのカウント
値が大きいときには大小比較結果を論理１として出力し
前記ローレベルカウンタのカウント値が大きいときには
前記大小比較結果を論理０として出力する大小比較器
と、前記大小比較結果の論理値にしたがって前記ハイレ
ベルカウンタのカウント値と前記ローレベルカウンタの
カウント値のうちの大きい方から小さい方を減算し減算
結果を出力する減算器と、許容誤差設定レジスタの許容
誤差データにしたがいｎビットの減算結果の下位ｍビッ
トをマスクしてｎビットの信号を出力する下位ビットマ
スク回路と、マスク後のｎビットの各ビットを入力して
すべて０のときにデューティ一致信号ＤＵＴＹを論理１
として出力するＮＯＲゲートとを有するものであっても
よい。
回路は、クロック周波数の期待値に対応するｎビットの
ローレベル期間の期待カウント値データを格納する周波
数期待値レジスタと、前記ローレベルカウンタのカウン
ト値と前記周波数期待値レジスタに格納された期待カウ
ント値データとを比較し一致するときに周波数一致信号
を出力するコンパレータとをさらに有すしてもよい。ま
た代わり、にクロック周波数の期待値に対応するｎビッ
トのクロック周期１周期分の期待カウント値データを格
納する周波数期待値レジスタと、ローレベルカウンタの
カウント値とハイレベルカウンタのカウント値とを加算
して総カウント数を出力する加算器と前記総カウント数
と前記期待カウント値データとを比較し一致するときに
周波数一致信号を出力するコンパレータとをさらに有し
てもよい。また、前記比較回路が、ハイレベルカウンタ
のカウント値とローレベルカウンタのカウント値とを比
較し両者が等しいか前記ハイレベルカウンタのカウント
値が大きいときには大小比較結果を論理１として出力し
前記ローレベルカウンタのカウント値が大きいときには
前記大小比較結果を論理０として出力する大小比較器
と、前記大小比較結果の論理値にしたがって前記ハイレ
ベルカウンタのカウント値と前記ローレベルカウンタの
カウント値のうちの大きい方から小さい方を減算し減算
結果を出力する減算器と、許容誤差設定レジスタの許容
誤差データにしたがいｎビットの減算結果の下位ｍビッ
トをマスクしてｎビットの信号を出力する下位ビットマ
スク回路と、マスク後のｎビットの各ビットを入力して
すべて０のときにデューティ一致信号ＤＵＴＹを論理１
として出力するＮＯＲゲートとを有するものであっても
よい。
【００２１】
【００２２】また、本発明の第３の発明のデューティ検
査が可能なマイクロコンピュータは、クロック信号を発
生しデューティ補正制御信号により前記クロック信号の
デューティを調整できるＣＲ発振器と、テスト信号がア
クティブのときにテストモードとなり前記ＣＲ発振器で
発生した前記クロック信号を入力し外部から入力され前
記クロック信号よりも高い周波数数のサンプリングクロ
ックを前記クロック信号がハイレベルの期間に伝達する
ハイ幅サンプリング信号および前記サンプリングクロッ
クを前記クロック信号がローレベルの期間に伝達するロ
ー幅サンプリング信号を出力するパルス幅検出手段と、
所望の周波数のクロック信号の１周期に対応する前記サ
ンプリングクロックのパルス数の期待カウント値を格納
する周波数期待値レジスタと、デューティの許容範囲を
指定するデータを格納する許容誤差設定レジスタと、前
記ハイ幅サンプリング信号より前記クロック信号のハイ
レベルの期間に相当する前記サンプリングクロックのパ
ルス個数をカウントするハイレベルカウンタと、前記ロ
ー幅サンプリング信号より前記クロック信号がローレベ
ルの期間に相当する前記サンプリングクロックのパルス
個数をカウントするローレベルカウンタと、前記ハイレ
ベルカウンタのカウント値と前記ローレベルカウンタの
カウント値とを比較し両者が等しいか前記ハイレベルカ
ウンタのカウント値が大きいときには大小比較結果を論
理１として出力し前記ローレベルカウンタのカウント値
が大きいときには前記大小比較結果を論理０として出力
する大小比較器と、前記大小比較結果の論理値にしたが
って前記ハイレベルカウンタのカウント値と前記ローレ
ベルカウンタのカウント値のうちの大きい方から小さい
方を減算し減算結果を出力する減算器と、前記許容誤差
設定レジスタの許容誤差データにしたがいｎビットの減
算結果の下位ｍビットをマスクしてｎビットの信号を出
力する下位ビットマスク回路と、マスク後のｎビットの
各ビットを入力してすべて０のときにデューティ一致信
号を論理１として出力するＮＯＲゲートとを有する比較
回路と、データを双方向に転送可能なデータバスと、前
記データバスに接続された入出力ポートと、外部から前
記入出力ポートおよびデータバスを介して周波数期待値
データおよび許容誤差データを読み込み前記周波数期待
値レジスタ，前記許容誤差設定レジスタにそれぞれ書き
込むとともに前記データバスを介して前記ハイレベルカ
ウンタのカウント値と前記ローレベルカウンタのカウン
ト値とを読み込んで加算し前記周波数期待値レジスタの
期待値と比較して周波数比較結果を前記データバスおよ
び前記入出力ポートを介して外部に出力するＣＰＵと、
前記ＣＰＵが前記大小比較結果と前記減算結果とに基づ
きデータバスを介して入力される組合せ指定データを受
けて前記補正制御信号を出力するデューティ補正制御回
路と、前記組合せ指定データを格納する不揮発性メモリ
とを備えている。ここで、前記ＣＲ発振器が、入力端同
士が接続されたシュミットトリガ回路および第１のイン
バータと、前記シュミットトリガ回路の出力端とそれぞ
れのゲートが接続された第１のＰチャネルＭＯＳトラン
ジスタと第１のＮチャネルＭＯＳトランジスタからなる
第２のインバータと、２個の入力端のうち一方が前記第
１のインバータの入力端に接続された２入力ＯＲゲート
と、２個の入力端のうちの一方が前記第１のインバータ
の入力端に接続された２入力ＡＮＤゲートと、ソース端
またはドレイン端うちの一端が前記シュミットトリガ回
路の出力端に接続されゲート端が前記第１のインバータ
の出力端に接続された第１のトランスファーゲートと、
前記第１のトランスファーゲートの他端と前記２入力Ｏ
Ｒゲートの他方の入力端および前記２入力ＡＮＤゲート
の他方の入力端との間に複数個直列に設けられた遅延素
子と前記補正制御信号によりオンオフを制御されるスイ
ッチ素子の並列回路からなる第１の遅延調整回路と、前
記第１のインバータの出力端に入力端が接続された第３
のインバータと、ソース端またはドレイン端うちの一端
がシュミットトリガ回路６１の出力端に接続されゲート
端が前記第３のインバータの出力端に接続された第２の
トランスファーゲートと、前記第２のトランスファーゲ
ートの他端と前記２入力ＯＲゲートの他方の入力端およ
び前記２入力ＡＮＤゲートの他方の入力端との間に複数
個直列に設けられた遅延素子と前記補正制御信号により
オンオフを制御されるスイッチ素子からなる第２の遅延
調整回路とを有するデューティ補正回路と、ソースが電
源に接続されゲートが前記２入力ＯＲゲートの出力端に
接続された第２のＰチャネルＭＯＳトランジスタと、ド
レインが前記第２のＰチャネルＭＯＳトランジスタのド
レインおよび前記シュミットトリガ回路の入力端に接続
されゲートが前記２入力ＡＮＤゲートの出力端に接続さ
れソースが接地に接続された第２のＮチャネルＭＯＳト
ランジスタとを有する構成としてもよい。
査が可能なマイクロコンピュータは、クロック信号を発
生しデューティ補正制御信号により前記クロック信号の
デューティを調整できるＣＲ発振器と、テスト信号がア
クティブのときにテストモードとなり前記ＣＲ発振器で
発生した前記クロック信号を入力し外部から入力され前
記クロック信号よりも高い周波数数のサンプリングクロ
ックを前記クロック信号がハイレベルの期間に伝達する
ハイ幅サンプリング信号および前記サンプリングクロッ
クを前記クロック信号がローレベルの期間に伝達するロ
ー幅サンプリング信号を出力するパルス幅検出手段と、
所望の周波数のクロック信号の１周期に対応する前記サ
ンプリングクロックのパルス数の期待カウント値を格納
する周波数期待値レジスタと、デューティの許容範囲を
指定するデータを格納する許容誤差設定レジスタと、前
記ハイ幅サンプリング信号より前記クロック信号のハイ
レベルの期間に相当する前記サンプリングクロックのパ
ルス個数をカウントするハイレベルカウンタと、前記ロ
ー幅サンプリング信号より前記クロック信号がローレベ
ルの期間に相当する前記サンプリングクロックのパルス
個数をカウントするローレベルカウンタと、前記ハイレ
ベルカウンタのカウント値と前記ローレベルカウンタの
カウント値とを比較し両者が等しいか前記ハイレベルカ
ウンタのカウント値が大きいときには大小比較結果を論
理１として出力し前記ローレベルカウンタのカウント値
が大きいときには前記大小比較結果を論理０として出力
する大小比較器と、前記大小比較結果の論理値にしたが
って前記ハイレベルカウンタのカウント値と前記ローレ
ベルカウンタのカウント値のうちの大きい方から小さい
方を減算し減算結果を出力する減算器と、前記許容誤差
設定レジスタの許容誤差データにしたがいｎビットの減
算結果の下位ｍビットをマスクしてｎビットの信号を出
力する下位ビットマスク回路と、マスク後のｎビットの
各ビットを入力してすべて０のときにデューティ一致信
号を論理１として出力するＮＯＲゲートとを有する比較
回路と、データを双方向に転送可能なデータバスと、前
記データバスに接続された入出力ポートと、外部から前
記入出力ポートおよびデータバスを介して周波数期待値
データおよび許容誤差データを読み込み前記周波数期待
値レジスタ，前記許容誤差設定レジスタにそれぞれ書き
込むとともに前記データバスを介して前記ハイレベルカ
ウンタのカウント値と前記ローレベルカウンタのカウン
ト値とを読み込んで加算し前記周波数期待値レジスタの
期待値と比較して周波数比較結果を前記データバスおよ
び前記入出力ポートを介して外部に出力するＣＰＵと、
前記ＣＰＵが前記大小比較結果と前記減算結果とに基づ
きデータバスを介して入力される組合せ指定データを受
けて前記補正制御信号を出力するデューティ補正制御回
路と、前記組合せ指定データを格納する不揮発性メモリ
とを備えている。ここで、前記ＣＲ発振器が、入力端同
士が接続されたシュミットトリガ回路および第１のイン
バータと、前記シュミットトリガ回路の出力端とそれぞ
れのゲートが接続された第１のＰチャネルＭＯＳトラン
ジスタと第１のＮチャネルＭＯＳトランジスタからなる
第２のインバータと、２個の入力端のうち一方が前記第
１のインバータの入力端に接続された２入力ＯＲゲート
と、２個の入力端のうちの一方が前記第１のインバータ
の入力端に接続された２入力ＡＮＤゲートと、ソース端
またはドレイン端うちの一端が前記シュミットトリガ回
路の出力端に接続されゲート端が前記第１のインバータ
の出力端に接続された第１のトランスファーゲートと、
前記第１のトランスファーゲートの他端と前記２入力Ｏ
Ｒゲートの他方の入力端および前記２入力ＡＮＤゲート
の他方の入力端との間に複数個直列に設けられた遅延素
子と前記補正制御信号によりオンオフを制御されるスイ
ッチ素子の並列回路からなる第１の遅延調整回路と、前
記第１のインバータの出力端に入力端が接続された第３
のインバータと、ソース端またはドレイン端うちの一端
がシュミットトリガ回路６１の出力端に接続されゲート
端が前記第３のインバータの出力端に接続された第２の
トランスファーゲートと、前記第２のトランスファーゲ
ートの他端と前記２入力ＯＲゲートの他方の入力端およ
び前記２入力ＡＮＤゲートの他方の入力端との間に複数
個直列に設けられた遅延素子と前記補正制御信号により
オンオフを制御されるスイッチ素子からなる第２の遅延
調整回路とを有するデューティ補正回路と、ソースが電
源に接続されゲートが前記２入力ＯＲゲートの出力端に
接続された第２のＰチャネルＭＯＳトランジスタと、ド
レインが前記第２のＰチャネルＭＯＳトランジスタのド
レインおよび前記シュミットトリガ回路の入力端に接続
されゲートが前記２入力ＡＮＤゲートの出力端に接続さ
れソースが接地に接続された第２のＮチャネルＭＯＳト
ランジスタとを有する構成としてもよい。
【００２３】
【発明の実施の形態】図１は本発明のクロックデューテ
ィ検査回路の実施の形態を示す回路図である。パルス幅
検出手段２は、第１、第２のテスト信号であるＴＥＳＴ
Ａ，ＴＥＳＴＢがアクティブのときに、ＣＲ発振器１で
発生したクロック信号ＣＬＫを入力し、そのハイレベル
の期間サンプリングクロックＳＣＬＫを伝達するハイ幅
サンプリング信号ＨＣＫおよびローレベルの期間サンプ
リングクロックＳＣＬＫを伝達するロー幅サンプリング
信号ＬＣＫを出力する。周波数／デューティ比較手段３
は、ハイ幅サンプリング信号ＨＣＫよりクロック信号Ｃ
ＬＫのハイレベルの期間に相当するサンプリングクロッ
クのパルス個数をカウントし、またロー幅サンプリング
信号ＬＣＫよりクロック信号ＣＬＫのローレベルの期間
に相当するサンプリングクロックのパルス個数をカウン
トして両者を比較することによりデューティを直接的に
測定し、一致するときにデューティ５０％を示すデュー
ティ一致信号ＤＵＴＹを論理１とする。また、両者の比
較結果の下位ビットをマスクすることにより一致と判定
するデューティ範囲をデューティ４０〜６０％のように
所望の範囲とすることができる。この場合にはデューテ
ィが４０〜６０％の範囲内で一致すればデューティ一致
信号ＤＵＴＹを論理１とする。また、発振周波数の期待
値に対応するローレベル期間（またはハイレベル期間）
のサンプリングクロックのカウント期待値を予めセット
しておき、これと実際のカウント数を比較して一致する
と周波数一致信号ＦＲＱを出力するようにして周波数の
測定をデューティ測定と同時に行うこともできる。さら
に、所望発振周波数に対応する発振周期１周期分のサン
プリングクロックカウント値の期待値をセットしてお
き、ローレベル期間のサンプリングクロックのカウント
値とハイレベル期間のサンプリングクロックのカウント
値の和と期待値とを比較するようにすれば、クロック信
号ＣＬＫのデューティ比が５０％から大きく外れている
ときでも発振周期を正確に測定できる。
ィ検査回路の実施の形態を示す回路図である。パルス幅
検出手段２は、第１、第２のテスト信号であるＴＥＳＴ
Ａ，ＴＥＳＴＢがアクティブのときに、ＣＲ発振器１で
発生したクロック信号ＣＬＫを入力し、そのハイレベル
の期間サンプリングクロックＳＣＬＫを伝達するハイ幅
サンプリング信号ＨＣＫおよびローレベルの期間サンプ
リングクロックＳＣＬＫを伝達するロー幅サンプリング
信号ＬＣＫを出力する。周波数／デューティ比較手段３
は、ハイ幅サンプリング信号ＨＣＫよりクロック信号Ｃ
ＬＫのハイレベルの期間に相当するサンプリングクロッ
クのパルス個数をカウントし、またロー幅サンプリング
信号ＬＣＫよりクロック信号ＣＬＫのローレベルの期間
に相当するサンプリングクロックのパルス個数をカウン
トして両者を比較することによりデューティを直接的に
測定し、一致するときにデューティ５０％を示すデュー
ティ一致信号ＤＵＴＹを論理１とする。また、両者の比
較結果の下位ビットをマスクすることにより一致と判定
するデューティ範囲をデューティ４０〜６０％のように
所望の範囲とすることができる。この場合にはデューテ
ィが４０〜６０％の範囲内で一致すればデューティ一致
信号ＤＵＴＹを論理１とする。また、発振周波数の期待
値に対応するローレベル期間（またはハイレベル期間）
のサンプリングクロックのカウント期待値を予めセット
しておき、これと実際のカウント数を比較して一致する
と周波数一致信号ＦＲＱを出力するようにして周波数の
測定をデューティ測定と同時に行うこともできる。さら
に、所望発振周波数に対応する発振周期１周期分のサン
プリングクロックカウント値の期待値をセットしてお
き、ローレベル期間のサンプリングクロックのカウント
値とハイレベル期間のサンプリングクロックのカウント
値の和と期待値とを比較するようにすれば、クロック信
号ＣＬＫのデューティ比が５０％から大きく外れている
ときでも発振周期を正確に測定できる。
【００２４】図１を参照して本発明のデューティ検出回
路の実施例について詳細に説明する。ＣＲ発振器１は図
８（ａ）のＣＲ発振器８０と同様な回路で、ＣＲ時定数
を決める容量と抵抗は両方内蔵している発振器でも、ま
たはいずれか一方を内蔵して他方が外付けの発振器で
も、または両方とも外付けの発振器でもよいが、以下の
説明では容量、抵抗ともに外付けとし、容量は発振器入
力端子ＸＩＮと接地ＧＮＤの間に接続され、抵抗は発振
器入力端子ＸＩＮと発振器出力端子ＸＯＵＴとの間に接
続されているものとする。ＣＲ発振器１の出力は、クロ
ック信号ＣＬＫとしてＬＳＩのシステムクロックとして
図示していない他の回路部分にも供給される。
路の実施例について詳細に説明する。ＣＲ発振器１は図
８（ａ）のＣＲ発振器８０と同様な回路で、ＣＲ時定数
を決める容量と抵抗は両方内蔵している発振器でも、ま
たはいずれか一方を内蔵して他方が外付けの発振器で
も、または両方とも外付けの発振器でもよいが、以下の
説明では容量、抵抗ともに外付けとし、容量は発振器入
力端子ＸＩＮと接地ＧＮＤの間に接続され、抵抗は発振
器入力端子ＸＩＮと発振器出力端子ＸＯＵＴとの間に接
続されているものとする。ＣＲ発振器１の出力は、クロ
ック信号ＣＬＫとしてＬＳＩのシステムクロックとして
図示していない他の回路部分にも供給される。
【００２５】パルス幅検出手段２は、クロック信号ＣＬ
Ｋと第１のテスト信号ＴＥＳＴＢを入力端に供給された
２入力ＡＮＤゲート１２と、ＡＮＤゲート１２の出力を
入力してローレベル幅信号ＬＷおよびハイレベル幅信号
ＨＷを出力するエッジ検出回路１３と、第２のテスト信
号ＴＥＳＴＡとクロック信号ＣＬＫの周波数より数倍以
上大きい周波数のサンプリングクロックＳＣＬＫを入力
端に供給された２入力ＡＮＤゲート１１と、ハイレベル
幅信号ＨＷとＡＮＤゲート１１の出力とを入力しハイ幅
サンプリング信号ＨＣＫを出力する２入力ＡＮＤゲート
１４と、ローレベル幅信号ＬＷの反転信号とＡＮＤゲー
ト１１の出力とを入力しロー幅サンプリング信号ＬＣＫ
を出力する２入力ＡＮＤゲート１５とを有している。
Ｋと第１のテスト信号ＴＥＳＴＢを入力端に供給された
２入力ＡＮＤゲート１２と、ＡＮＤゲート１２の出力を
入力してローレベル幅信号ＬＷおよびハイレベル幅信号
ＨＷを出力するエッジ検出回路１３と、第２のテスト信
号ＴＥＳＴＡとクロック信号ＣＬＫの周波数より数倍以
上大きい周波数のサンプリングクロックＳＣＬＫを入力
端に供給された２入力ＡＮＤゲート１１と、ハイレベル
幅信号ＨＷとＡＮＤゲート１１の出力とを入力しハイ幅
サンプリング信号ＨＣＫを出力する２入力ＡＮＤゲート
１４と、ローレベル幅信号ＬＷの反転信号とＡＮＤゲー
ト１１の出力とを入力しロー幅サンプリング信号ＬＣＫ
を出力する２入力ＡＮＤゲート１５とを有している。
【００２６】ここで、エッジ検出回路１３は、第１のテ
スト信号ＴＥＳＴＢがハイレベルになると、クロック信
号ＣＬＫの最初の立ち上りエッジを検出し、次の立ち上
りエッジまでの期間内のクロック信号ＣＬＫのハイレベ
ル部分をハイレベル幅信号ＨＷとして出力し、また同時
に、クロック信号ＣＬＫの最初の立ち下がりエッジを検
出し、次の立ち下がりエッジまでの期間内のクロック信
号ＣＬＫのローレベル部分をローレベル幅信号ＬＷとし
て出力する機能を有する。
スト信号ＴＥＳＴＢがハイレベルになると、クロック信
号ＣＬＫの最初の立ち上りエッジを検出し、次の立ち上
りエッジまでの期間内のクロック信号ＣＬＫのハイレベ
ル部分をハイレベル幅信号ＨＷとして出力し、また同時
に、クロック信号ＣＬＫの最初の立ち下がりエッジを検
出し、次の立ち下がりエッジまでの期間内のクロック信
号ＣＬＫのローレベル部分をローレベル幅信号ＬＷとし
て出力する機能を有する。
【００２７】周波数／デューティ比較手段３は、ハイ幅
サンプリング信号ＨＣＫを入力しこれに含まれるパルス
の個数をカウントしてｎビットのカウント結果を出力す
るハイレベルカウンタ１６と、ロー幅サンプリング信号
ＬＣＫを入力しこれに含まれるパルスの個数をカウント
してｎビットのカウント結果を出力するローレベルカウ
ンタ１７と、クロック周波数の期待値に対応するｎビッ
トの期待値データを第１のデータ入力端子ＩＮＡから入
力し保持する周波数期待値レジスタ１８と、ローレベル
カウンタ１７のカウント値と周波数期待値レジスタに格
納された期待値データとを比較し一致するときに周波数
一致信号ＦＲＱを出力するコンパレータ１９と、デュー
ティの許容誤差データを第２のデータ入力端子ＩＮＢか
ら入力し格納する許容誤差設定レジスタ２０と、ハイレ
ベルカウンタ１６のカウント値とローレベルカウンタ１
７のカウント値とを入力して比較し比較結果が許容誤差
設定レジスタ２０の許容誤差データに基づく許容範囲に
あるときにデューティ一致信号ＤＵＴＹを論理１として
出力する比較回路とを有している。
サンプリング信号ＨＣＫを入力しこれに含まれるパルス
の個数をカウントしてｎビットのカウント結果を出力す
るハイレベルカウンタ１６と、ロー幅サンプリング信号
ＬＣＫを入力しこれに含まれるパルスの個数をカウント
してｎビットのカウント結果を出力するローレベルカウ
ンタ１７と、クロック周波数の期待値に対応するｎビッ
トの期待値データを第１のデータ入力端子ＩＮＡから入
力し保持する周波数期待値レジスタ１８と、ローレベル
カウンタ１７のカウント値と周波数期待値レジスタに格
納された期待値データとを比較し一致するときに周波数
一致信号ＦＲＱを出力するコンパレータ１９と、デュー
ティの許容誤差データを第２のデータ入力端子ＩＮＢか
ら入力し格納する許容誤差設定レジスタ２０と、ハイレ
ベルカウンタ１６のカウント値とローレベルカウンタ１
７のカウント値とを入力して比較し比較結果が許容誤差
設定レジスタ２０の許容誤差データに基づく許容範囲に
あるときにデューティ一致信号ＤＵＴＹを論理１として
出力する比較回路とを有している。
【００２８】図２はデューティ検出回路の動作タイミン
グ図である。図２を参照して本実施例の動作を説明す
る。まず、クロック信号ＣＬＫのローレベル幅と周波数
期待値レジスタ１８に格納されたローレベル幅の期待値
データをコンパレータ１９で比較し周波数一致信号ＦＲ
ＥＱを出力する動作ついて説明する。ここではクロック
信号ＣＬＫはハイレベル幅，ローレベル幅ともにサンプ
リングクロック４パルス分のデューティ５０％の信号で
あるものとする。
グ図である。図２を参照して本実施例の動作を説明す
る。まず、クロック信号ＣＬＫのローレベル幅と周波数
期待値レジスタ１８に格納されたローレベル幅の期待値
データをコンパレータ１９で比較し周波数一致信号ＦＲ
ＥＱを出力する動作ついて説明する。ここではクロック
信号ＣＬＫはハイレベル幅，ローレベル幅ともにサンプ
リングクロック４パルス分のデューティ５０％の信号で
あるものとする。
【００２９】まず、周波数期待値レジスタ１８に、所望
の周波数に対応するローレベル幅の期待値データである
「４（０１００ｂ）」（ｎ＝４の場合）をセットし、許
容誤差設定レジスタ２０に、下位２ビット（ｍ＝２の場
合）マスクするデータ「１１００ｂ」をセットし、第１
のテスト信号ＴＥＳＴＢと第２のテスト信号ＴＥＳＴＡ
とをハイレベルにする。
の周波数に対応するローレベル幅の期待値データである
「４（０１００ｂ）」（ｎ＝４の場合）をセットし、許
容誤差設定レジスタ２０に、下位２ビット（ｍ＝２の場
合）マスクするデータ「１１００ｂ」をセットし、第１
のテスト信号ＴＥＳＴＢと第２のテスト信号ＴＥＳＴＡ
とをハイレベルにする。
【００３０】また、エッジ検出回路１３は、クロック信
号ＣＬＫの１周期おきにクロック信号ＣＬＫのハイレベ
ル期間を出力するハイレベル幅信号ＨＷを生成し、同時
にクロック信号ＣＬＫの１周期おきにクロック信号ＣＬ
Ｋのローレベル期間を出力するローレベル幅信号ＬＷを
生成する。ＡＮＤゲート１１は、第２のテスト信号ＴＥ
ＳＴＡがハイレベルの期間だけサンプリングクロックＳ
ＣＬＫをＡＮＤゲート１４および１５に供給するので、
時刻Ｔａから時刻Ｔｂまでの間にはＡＮＤゲート１４か
らはハイ幅サンプリング信号ＨＣＫが出力され、同様に
時刻Ｔｂから時刻Ｔｃまでの間にはＡＮＤゲート１５か
らはロー幅サンプリング信号ＬＣＫが出力される。
号ＣＬＫの１周期おきにクロック信号ＣＬＫのハイレベ
ル期間を出力するハイレベル幅信号ＨＷを生成し、同時
にクロック信号ＣＬＫの１周期おきにクロック信号ＣＬ
Ｋのローレベル期間を出力するローレベル幅信号ＬＷを
生成する。ＡＮＤゲート１１は、第２のテスト信号ＴＥ
ＳＴＡがハイレベルの期間だけサンプリングクロックＳ
ＣＬＫをＡＮＤゲート１４および１５に供給するので、
時刻Ｔａから時刻Ｔｂまでの間にはＡＮＤゲート１４か
らはハイ幅サンプリング信号ＨＣＫが出力され、同様に
時刻Ｔｂから時刻Ｔｃまでの間にはＡＮＤゲート１５か
らはロー幅サンプリング信号ＬＣＫが出力される。
【００３１】４ビットで構成されたハイレベルカウンタ
１６は、ハイ幅サンプリング信号ＨＣＫの立ち下がりエ
ッジに同期してカウントしカウント値“４（０１００
ｂ）”を得る。同様に４ビットで構成されたローレベル
カウンタ１７は、ロー幅サンプリング信号ＬＣＫの立ち
下がりエッジに同期してカウントしカウント値“４（０
１００ｂ）”を得る。ローレベルカウンタ１７のカウン
ト値が“４（０１００ｂ）”になった時点で、コンパレ
ータ１９により周波数期待値レジスタ１８の期待値デー
タとの一致が検出されて周波数一致信号ＦＲＱが出力さ
れる。
１６は、ハイ幅サンプリング信号ＨＣＫの立ち下がりエ
ッジに同期してカウントしカウント値“４（０１００
ｂ）”を得る。同様に４ビットで構成されたローレベル
カウンタ１７は、ロー幅サンプリング信号ＬＣＫの立ち
下がりエッジに同期してカウントしカウント値“４（０
１００ｂ）”を得る。ローレベルカウンタ１７のカウン
ト値が“４（０１００ｂ）”になった時点で、コンパレ
ータ１９により周波数期待値レジスタ１８の期待値デー
タとの一致が検出されて周波数一致信号ＦＲＱが出力さ
れる。
【００３２】次に、ＤＵＴＹ検出の動作を、比較回路２
１の回路図である図３（ａ）とその状態図である図３
（ｂ）を用いて説明する。図３において比較回路２１
は、ハイレベルカウンタ１６のカウント値とローレベル
カウンタ１７のカウント値とを比較し両者が等しいかハ
イレベルカウンタ１６のカウント値が大きいときには大
小比較結果ＣＰを論理１として出力しローレベルカウン
タ１７のカウント値が大きいときには大小比較結果ＣＰ
を論理０として出力する大小比較器３１と、大小比較結
果ＣＰの論理値にしたがってハイレベルカウンタ１６の
カウント値とローレベルカウンタ１７のカウント値のう
ちの大きい方から小さい方を減算し減算結果ＳＵＢを出
力する減算器３２と、許容誤差設定レジスタの許容誤差
データにしたがいｎビットの減算結果の下位ｍビットを
マスクしてｎビットの信号（ＭＳＵＢ（ｎ），ＭＳＵＢ
（ｎ−１），・・・，ＭＳＵＢ（１））を出力する下位
ビットマスク回路３３と、ｎ個の信号ＭＳＵＢ（１）〜
ＭＳＵＢ（ｎ）がすべて論理０のときにデューティ一致
信号ＤＵＴＹを論理１として出力するＮＯＲゲート３４
とを有している。
１の回路図である図３（ａ）とその状態図である図３
（ｂ）を用いて説明する。図３において比較回路２１
は、ハイレベルカウンタ１６のカウント値とローレベル
カウンタ１７のカウント値とを比較し両者が等しいかハ
イレベルカウンタ１６のカウント値が大きいときには大
小比較結果ＣＰを論理１として出力しローレベルカウン
タ１７のカウント値が大きいときには大小比較結果ＣＰ
を論理０として出力する大小比較器３１と、大小比較結
果ＣＰの論理値にしたがってハイレベルカウンタ１６の
カウント値とローレベルカウンタ１７のカウント値のう
ちの大きい方から小さい方を減算し減算結果ＳＵＢを出
力する減算器３２と、許容誤差設定レジスタの許容誤差
データにしたがいｎビットの減算結果の下位ｍビットを
マスクしてｎビットの信号（ＭＳＵＢ（ｎ），ＭＳＵＢ
（ｎ−１），・・・，ＭＳＵＢ（１））を出力する下位
ビットマスク回路３３と、ｎ個の信号ＭＳＵＢ（１）〜
ＭＳＵＢ（ｎ）がすべて論理０のときにデューティ一致
信号ＤＵＴＹを論理１として出力するＮＯＲゲート３４
とを有している。
【００３３】図３（ｂ）を参照すると、ケースＡすなわ
ちハイレベルカウンタ１６のカウント値とローレベルカ
ウンタ１７のカウント値の両方が“４（０１００ｂ）”
のときには、演算結果ＳＵＢが“０（００００ｂ）”と
なり、デューティが５０％なので下位ビットをマスクす
るしないに拘わらずにデューティ一致信号ＤＵＴＹは論
理１となり良品と判定される。
ちハイレベルカウンタ１６のカウント値とローレベルカ
ウンタ１７のカウント値の両方が“４（０１００ｂ）”
のときには、演算結果ＳＵＢが“０（００００ｂ）”と
なり、デューティが５０％なので下位ビットをマスクす
るしないに拘わらずにデューティ一致信号ＤＵＴＹは論
理１となり良品と判定される。
【００３４】ケースＢすなわちハイレベルカウンタ１６
のカウント値が“２（００１０ｂ）”でローレベルカウ
ンタ１７のカウント値が“６（０１１０ｂ）”のときに
は減算結果ＳＵＢは“４（０１００ｂ）”となり、下位
２ビットのマスク後も“４（０１００ｂ）”となるので
デューティ一致信号ＤＵＴＹは論理０となり不良と判定
される。
のカウント値が“２（００１０ｂ）”でローレベルカウ
ンタ１７のカウント値が“６（０１１０ｂ）”のときに
は減算結果ＳＵＢは“４（０１００ｂ）”となり、下位
２ビットのマスク後も“４（０１００ｂ）”となるので
デューティ一致信号ＤＵＴＹは論理０となり不良と判定
される。
【００３５】ケースＣすなわちハイレベルカウンタ１６
のカウント値が“３（００１１ｂ）”でローレベルカウ
ンタ１７のカウント値が“５（０１０１ｂ）”のときに
は減算結果ＳＵＢは“２（００１０ｂ）”となり、下位
２ビットのマスク後には“０（００００ｂ）”となるの
でデューティ一致信号ＤＵＴＹは論理１となり良品と判
定される。すなわち、図３（ｂ）でクロックが発生して
いないケースを除き、周波数が等しい７つのケースでは
ハイレベルカウンタ１６のカウント値が“３（００１１
ｂ）”のケース、“４（０１００ｂ）”のケース、“５
（０１０１ｂ）”のケースがデューティの良品となり、
デューティ４５％〜６６％の範囲を良品と判定できるこ
とになる。
のカウント値が“３（００１１ｂ）”でローレベルカウ
ンタ１７のカウント値が“５（０１０１ｂ）”のときに
は減算結果ＳＵＢは“２（００１０ｂ）”となり、下位
２ビットのマスク後には“０（００００ｂ）”となるの
でデューティ一致信号ＤＵＴＹは論理１となり良品と判
定される。すなわち、図３（ｂ）でクロックが発生して
いないケースを除き、周波数が等しい７つのケースでは
ハイレベルカウンタ１６のカウント値が“３（００１１
ｂ）”のケース、“４（０１００ｂ）”のケース、“５
（０１０１ｂ）”のケースがデューティの良品となり、
デューティ４５％〜６６％の範囲を良品と判定できるこ
とになる。
【００３６】以上にはデューティ５０％のときにクロッ
ク信号ＣＬＫのハイレベル幅、ローレベル幅がそれぞれ
サンプリングクロック４パルス分として説明したが、サ
ンプリングクロックにより高速のクロックを用いること
により判定精度を細かくすることができ、良品判定範囲
を細かく設定することが可能となる。本発明では、ロー
パルス幅とハイパルス幅を直接的に比較しているのでデ
ューティ検出の精度が高く、また、説明の都合上ｎ＝４
ビットとして説明したが、ｎ＝８ビット程度まで可能な
ようにハイレベルカウンタ１６，ローレベルカウンタ１
７，比較回路２１，２１を構成しておけば、クロック信
号ＣＬＫの周波数の変更および良品判定範囲の変更にも
ハードウェアの変更なく対応できる。
ク信号ＣＬＫのハイレベル幅、ローレベル幅がそれぞれ
サンプリングクロック４パルス分として説明したが、サ
ンプリングクロックにより高速のクロックを用いること
により判定精度を細かくすることができ、良品判定範囲
を細かく設定することが可能となる。本発明では、ロー
パルス幅とハイパルス幅を直接的に比較しているのでデ
ューティ検出の精度が高く、また、説明の都合上ｎ＝４
ビットとして説明したが、ｎ＝８ビット程度まで可能な
ようにハイレベルカウンタ１６，ローレベルカウンタ１
７，比較回路２１，２１を構成しておけば、クロック信
号ＣＬＫの周波数の変更および良品判定範囲の変更にも
ハードウェアの変更なく対応できる。
【００３７】また、図１，図２，図３では周波数期待値
レジスタ１８にローレベル期間のカウント値の期待値デ
ータを格納しておき、コンパレータ１９で期待値データ
とローレベルカウンタ１７のカウント値とを比較して一
致検出するように構成しているが、図１の周波数／デュ
ーティ比較手段３において、周波数期待値レジスタ１８
の期待値データとしてクロックの１周期分のサンプリン
グクロックカウント値の期待値を格納するように変更
し、またハイレベルカウンタ１６のカウント値とローレ
ベルカウンタ１７のカウント値を入力してその加算結果
を総カウント値として出力する加算器を追加して設け、
加算器の加算結果の総カウント値と周波数期待値レジス
タのカウント値期待値とをコンパレータ１９で比較して
一致を検出するように変更することにより発振周期を直
接に測定できるので、クロック信号ＣＬＫのデューティ
比が５０％から大きく外れているときでも正確な周波数
判定が可能となる。
レジスタ１８にローレベル期間のカウント値の期待値デ
ータを格納しておき、コンパレータ１９で期待値データ
とローレベルカウンタ１７のカウント値とを比較して一
致検出するように構成しているが、図１の周波数／デュ
ーティ比較手段３において、周波数期待値レジスタ１８
の期待値データとしてクロックの１周期分のサンプリン
グクロックカウント値の期待値を格納するように変更
し、またハイレベルカウンタ１６のカウント値とローレ
ベルカウンタ１７のカウント値を入力してその加算結果
を総カウント値として出力する加算器を追加して設け、
加算器の加算結果の総カウント値と周波数期待値レジス
タのカウント値期待値とをコンパレータ１９で比較して
一致を検出するように変更することにより発振周期を直
接に測定できるので、クロック信号ＣＬＫのデューティ
比が５０％から大きく外れているときでも正確な周波数
判定が可能となる。
【００３８】図４は本発明のクロックデューティ検査が
可能なマイクロコンピュータの実施の形態の回路図であ
る。図４においてマイクロコンピュータは、クロック信
号ＣＬＫを発生するＣＲ発振器１と、第１、第２のテス
ト信号であるＴＥＳＴＡ，ＴＥＳＴＢがアクティブのと
きにＣＲ発振器１で発生したクロック信号ＣＬＫを入力
し、そのハイレベルの期間サンプリングクロックＳＣＬ
Ｋを伝達するハイ幅サンプリング信号ＨＣＫおよびロー
レベルの期間サンプリングクロックＳＣＬＫを伝達する
ロー幅サンプリング信号ＬＣＫを出力するパルス幅検出
手段２と、所望の周波数のクロック信号１周期に対応す
るサンプリングクロックＳＣＬＫのパルス数の期待値を
格納する周波数期待値レジスタ４３と、ハイ幅サンプリ
ング信号ＨＣＫよりクロック信号ＣＬＫのハイレベルの
期間に相当するサンプリングクロックのパルス個数をカ
ウントするハイレベルカウンタ４１と、ロー幅サンプリ
ング信号ＬＣＫよりクロック信号がローレベルの期間に
相当するサンプリングクロックのパルス個数をカウント
するローレベルカウンタ４２と、両者を比較することに
よりデューティを直接的に測定し許容誤差設定レジスタ
に４４に予め設定された許容誤差範囲内で一致するとき
にデューティ一致信号ＤＵＴＹを論理１として出力する
比較回路４５とを有する周波数／デューティ比較手段３
ａと、データバス４と、データバスに接続された入出力
ポート６と、外部から入出力ポート６とデータバス４を
介して周波数期待値データおよび許容誤差データを読み
込み周波数期待値レジスタ４３，許容誤差設定レジスタ
にそれぞれ書き込むとともにデータバス４を介してハイ
レベルカウンタ４１のカウント値とローレベルカウンタ
４２のカウント値とを読み込んで加算し、周波数期待値
レジスタ４３の期待値と比較して一致比較結果をデータ
バス４および入出力ポート６を介して外部に出力するＣ
ＰＵ５とを備えている。
可能なマイクロコンピュータの実施の形態の回路図であ
る。図４においてマイクロコンピュータは、クロック信
号ＣＬＫを発生するＣＲ発振器１と、第１、第２のテス
ト信号であるＴＥＳＴＡ，ＴＥＳＴＢがアクティブのと
きにＣＲ発振器１で発生したクロック信号ＣＬＫを入力
し、そのハイレベルの期間サンプリングクロックＳＣＬ
Ｋを伝達するハイ幅サンプリング信号ＨＣＫおよびロー
レベルの期間サンプリングクロックＳＣＬＫを伝達する
ロー幅サンプリング信号ＬＣＫを出力するパルス幅検出
手段２と、所望の周波数のクロック信号１周期に対応す
るサンプリングクロックＳＣＬＫのパルス数の期待値を
格納する周波数期待値レジスタ４３と、ハイ幅サンプリ
ング信号ＨＣＫよりクロック信号ＣＬＫのハイレベルの
期間に相当するサンプリングクロックのパルス個数をカ
ウントするハイレベルカウンタ４１と、ロー幅サンプリ
ング信号ＬＣＫよりクロック信号がローレベルの期間に
相当するサンプリングクロックのパルス個数をカウント
するローレベルカウンタ４２と、両者を比較することに
よりデューティを直接的に測定し許容誤差設定レジスタ
に４４に予め設定された許容誤差範囲内で一致するとき
にデューティ一致信号ＤＵＴＹを論理１として出力する
比較回路４５とを有する周波数／デューティ比較手段３
ａと、データバス４と、データバスに接続された入出力
ポート６と、外部から入出力ポート６とデータバス４を
介して周波数期待値データおよび許容誤差データを読み
込み周波数期待値レジスタ４３，許容誤差設定レジスタ
にそれぞれ書き込むとともにデータバス４を介してハイ
レベルカウンタ４１のカウント値とローレベルカウンタ
４２のカウント値とを読み込んで加算し、周波数期待値
レジスタ４３の期待値と比較して一致比較結果をデータ
バス４および入出力ポート６を介して外部に出力するＣ
ＰＵ５とを備えている。
【００３９】パルス幅検出手段２の詳細回路は、図１の
それと同一であるので説明を省略する。周波数／デュー
ティ比較手段３ａの構成要素のうち、ハイレベルカウン
タ４１，ローレベルカウンタ４２，周波数期待値レジス
タ４３，許容誤差設定レジスタ４４のそれぞれは図１の
ハイレベルカウンタ１６，ローレベルカウンタ１７，周
波数期待値レジスタ１８，許容誤差設定レジスタ２０と
実質的に同一である。また、比較回路４５の構成・動作
は図３の比較回路２１と同一であり、デューティ検出の
方法においても図１のデューティ検出回路と同一である
ので説明は省略する。
それと同一であるので説明を省略する。周波数／デュー
ティ比較手段３ａの構成要素のうち、ハイレベルカウン
タ４１，ローレベルカウンタ４２，周波数期待値レジス
タ４３，許容誤差設定レジスタ４４のそれぞれは図１の
ハイレベルカウンタ１６，ローレベルカウンタ１７，周
波数期待値レジスタ１８，許容誤差設定レジスタ２０と
実質的に同一である。また、比較回路４５の構成・動作
は図３の比較回路２１と同一であり、デューティ検出の
方法においても図１のデューティ検出回路と同一である
ので説明は省略する。
【００４０】図４の発明の実施例では、周波数／デュー
ティ比較手段３ａには、図１と比較してコンパレータが
省かれており、ＣＰＵ５がコンパレータの機能を代替す
る。ＣＰＵ５は、データバス４を介して、ハイレベルカ
ウンタ４１のカウント値を読み、同様にデータバス４を
介してローレベルカウンタのカウント値を読み、これら
を加算して総カウント値を算出する。次にデータバス４
を介して周波数期待値レジスタ４３の期待値データを読
み込み、総カウント値と比較して一致比較結果をデータ
バス４を介して入出力ポート６に送り外部へ出力する。
ティ比較手段３ａには、図１と比較してコンパレータが
省かれており、ＣＰＵ５がコンパレータの機能を代替す
る。ＣＰＵ５は、データバス４を介して、ハイレベルカ
ウンタ４１のカウント値を読み、同様にデータバス４を
介してローレベルカウンタのカウント値を読み、これら
を加算して総カウント値を算出する。次にデータバス４
を介して周波数期待値レジスタ４３の期待値データを読
み込み、総カウント値と比較して一致比較結果をデータ
バス４を介して入出力ポート６に送り外部へ出力する。
【００４１】この発明のクロックデューティ検査が可能
なマイクロコンピュータでは、加算、一致比較の演算に
マイクロコンピュータのＣＰＵを利用し、また期待値デ
ータ，許容誤差データ，一致結果の入出力にはバスに接
続した入出力ポートを利用するので、図１のデューティ
検出回路をそのまま搭載するよりも少ないハードウェア
で実現できる。
なマイクロコンピュータでは、加算、一致比較の演算に
マイクロコンピュータのＣＰＵを利用し、また期待値デ
ータ，許容誤差データ，一致結果の入出力にはバスに接
続した入出力ポートを利用するので、図１のデューティ
検出回路をそのまま搭載するよりも少ないハードウェア
で実現できる。
【００４２】図５は本発明のクロックデューティ検査が
可能なマイクロコンピュータの第２の実施の形態の回路
図である。パルス幅検出手段２，データバス４，ＣＰＵ
５，入出力ポート６は図５におけるそれぞれと同一であ
るが、周波数／デューティ比較手段３ｂの比較回路５１
内の大小比較器３１の出力である大小比較結果ＣＰと減
算器３２の出力である減算結果ＳＵＢとをデータバス４
に出力でき、また、ＣＲ発振器１ａ内には図６または図
７のデューティ補正回路が内蔵されていてデューティ補
正制御回路５２からの補正制御信号ＤＴＣＮＴによりク
ロック信号ＣＬＫのデューティを補正することができ
る。ＣＰＵ５はデータバスを介して最初に大小比較結果
ＣＰを読み込み、次に減算結果ＳＵＢを読み込むことに
より、デューティが許容範囲から外れているときに、ハ
イレベル幅、ローレベル幅の一方がどれだけ他方より広
い幅であるかを検出できる。
可能なマイクロコンピュータの第２の実施の形態の回路
図である。パルス幅検出手段２，データバス４，ＣＰＵ
５，入出力ポート６は図５におけるそれぞれと同一であ
るが、周波数／デューティ比較手段３ｂの比較回路５１
内の大小比較器３１の出力である大小比較結果ＣＰと減
算器３２の出力である減算結果ＳＵＢとをデータバス４
に出力でき、また、ＣＲ発振器１ａ内には図６または図
７のデューティ補正回路が内蔵されていてデューティ補
正制御回路５２からの補正制御信号ＤＴＣＮＴによりク
ロック信号ＣＬＫのデューティを補正することができ
る。ＣＰＵ５はデータバスを介して最初に大小比較結果
ＣＰを読み込み、次に減算結果ＳＵＢを読み込むことに
より、デューティが許容範囲から外れているときに、ハ
イレベル幅、ローレベル幅の一方がどれだけ他方より広
い幅であるかを検出できる。
【００４３】ＣＰＵ５はこの検出結果をもとにデューテ
ィ補正プログラムによりデューティ制御回路５２に用意
されたｋ個の補正制御信号ＤＴＣＮＴの組合せのうちの
最適な組合せを探索し、最適な組合せをデータバス４を
介してデューティ制御回路５２に指定するとともに不揮
発性メモリ５３に書き込み、次回のマイクロコンピュー
タの立ち上げ時には不揮発性メモリのデータでデューテ
ィ制御回路５２の補正制御信号をセットする。
ィ補正プログラムによりデューティ制御回路５２に用意
されたｋ個の補正制御信号ＤＴＣＮＴの組合せのうちの
最適な組合せを探索し、最適な組合せをデータバス４を
介してデューティ制御回路５２に指定するとともに不揮
発性メモリ５３に書き込み、次回のマイクロコンピュー
タの立ち上げ時には不揮発性メモリのデータでデューテ
ィ制御回路５２の補正制御信号をセットする。
【００４４】図６は、デューティ補正回路を内蔵するＣ
Ｒ発振器の回路図である。シュミットトリガ回路６１，
インバータ６２，ＰＭＯＳ６３，ＮＭＯＳ６４，ＯＲゲ
ート６５，ＡＮＤゲート６６，ＰＭＯＳ６７，ＮＭＯＳ
６８のそれぞれは図８（ａ）の従来例における同一番号
の要素と同じであり、図６の抵抗６９，容量７０は図８
（ａ）のテスト用抵抗８５と内蔵容量８６に対応する。
図では抵抗６９，容量７０はいずれも外付けとして示し
ているが、いずれか一方が内蔵または両方とも内蔵であ
っても発振動作、補正動作は同一である。
Ｒ発振器の回路図である。シュミットトリガ回路６１，
インバータ６２，ＰＭＯＳ６３，ＮＭＯＳ６４，ＯＲゲ
ート６５，ＡＮＤゲート６６，ＰＭＯＳ６７，ＮＭＯＳ
６８のそれぞれは図８（ａ）の従来例における同一番号
の要素と同じであり、図６の抵抗６９，容量７０は図８
（ａ）のテスト用抵抗８５と内蔵容量８６に対応する。
図では抵抗６９，容量７０はいずれも外付けとして示し
ているが、いずれか一方が内蔵または両方とも内蔵であ
っても発振動作、補正動作は同一である。
【００４５】図６の発振器１ａでは、図８（ａ）の発振
器１のシュミットトリガ回路６１の出力とＯＲゲート６
５およびＡＮＤゲート６６の入力端との間にデューティ
補正回路７１が挿入設置された構成となっている。デュ
ーティ補正回路７１は、ソース端またはドレイン端うち
の一端がシュミットトリガ回路６１の出力端に接続され
ゲート端がインバータ６２の出力端に接続された第１の
トランスファーゲート１０１と、第１のトランスファー
ゲート１０１の他端とＯＲゲート６５およびＡＮＤゲー
ト６６の入力端との間に直列に設けられた第１の遅延素
子１０４および第２の遅延素子１０６と、第１の遅延素
子１０４に並列に接続された第１のスイッチ素子１０５
と、第２の遅延素子１０７に並列に接続された第２のス
イッチ素子１０７とを含んでいる。またデューティ補正
回路７１は、インバータ６２の出力端に入力端が接続さ
れたインバータ１０３と、ソース端またはドレイン端う
ちの一端がシュミットトリガ回路６１の出力端に接続さ
れゲート端がインバータ１０３の出力端に接続された第
２のトランスファーゲート１０２と、第２のトランスフ
ァーゲート１０２の他端とＯＲゲート６５およびＡＮＤ
ゲート６６の入力端との間に直列に設けられた第３の遅
延素子１０８および第４の遅延素子１１０と、第３の遅
延素子１０８に並列に接続された第３のスイッチ素子１
０９と、第４の遅延素子１１０に並列に接続された第４
のスイッチ素子１１１とを含んでいる。第１のスイッチ
素子１０５，第２のスイッチ素子１０７、第３のスイッ
チ素子１０９，第４のスイッチ素子１１１は、４個（ｋ
＝４）の補正制御信号ＤＴＣＮＴによりそれぞれ独立に
オンオフされる。遅延素子には２段（または偶数段）の
インバータ列を使用してもよく、スイッチ素子１０５，
１０７，１０９，１１１としてはゲート電極に供給され
る補正制御信号ＤＴＣＮＴによりオンオフできるトラン
スファーゲートを使用してもよい。
器１のシュミットトリガ回路６１の出力とＯＲゲート６
５およびＡＮＤゲート６６の入力端との間にデューティ
補正回路７１が挿入設置された構成となっている。デュ
ーティ補正回路７１は、ソース端またはドレイン端うち
の一端がシュミットトリガ回路６１の出力端に接続され
ゲート端がインバータ６２の出力端に接続された第１の
トランスファーゲート１０１と、第１のトランスファー
ゲート１０１の他端とＯＲゲート６５およびＡＮＤゲー
ト６６の入力端との間に直列に設けられた第１の遅延素
子１０４および第２の遅延素子１０６と、第１の遅延素
子１０４に並列に接続された第１のスイッチ素子１０５
と、第２の遅延素子１０７に並列に接続された第２のス
イッチ素子１０７とを含んでいる。またデューティ補正
回路７１は、インバータ６２の出力端に入力端が接続さ
れたインバータ１０３と、ソース端またはドレイン端う
ちの一端がシュミットトリガ回路６１の出力端に接続さ
れゲート端がインバータ１０３の出力端に接続された第
２のトランスファーゲート１０２と、第２のトランスフ
ァーゲート１０２の他端とＯＲゲート６５およびＡＮＤ
ゲート６６の入力端との間に直列に設けられた第３の遅
延素子１０８および第４の遅延素子１１０と、第３の遅
延素子１０８に並列に接続された第３のスイッチ素子１
０９と、第４の遅延素子１１０に並列に接続された第４
のスイッチ素子１１１とを含んでいる。第１のスイッチ
素子１０５，第２のスイッチ素子１０７、第３のスイッ
チ素子１０９，第４のスイッチ素子１１１は、４個（ｋ
＝４）の補正制御信号ＤＴＣＮＴによりそれぞれ独立に
オンオフされる。遅延素子には２段（または偶数段）の
インバータ列を使用してもよく、スイッチ素子１０５，
１０７，１０９，１１１としてはゲート電極に供給され
る補正制御信号ＤＴＣＮＴによりオンオフできるトラン
スファーゲートを使用してもよい。
【００４６】図６のように第１のスイッチ素子１０５と
第３のスイッチ素子１０９がオンで第２のスイッチ素子
１０７と第４のスイッチ素子１１１がオフの状態でデュ
ーティ検査をしたときにハイレベル幅がローレベル幅に
比較して大きいためにＤＵＴＹが不良となったとする。
このときには図８（ｂ）の波形でＴ３を小さくし、Ｔ６
を大きくすればよいが、Ｔ３はトランスファーゲート１
０２を通る経路の遅延で決まり、Ｔ６はトランスファー
ゲート１０１を通る経路の遅延で決まる。したがって、
補正制御信号ＤＴＣＮＴを制御して第１のスイッチ素子
１０５と第２のスイッチ素子１０７とをオンとすること
により第１の遅延素子１０５および第２の遅延素子１０
７をショートし、第３のスイッチ素子１０９と第４のス
イッチ素子１１１とをオフとすることにより第３の遅延
素子１０８および第４の遅延素子１１０の遅延の和が付
加されるようにすればよい。各経路の遅延素子とスイッ
チ素子の個数が２個の場合のみについて説明したが、遅
延素子の遅延時間を小さくするとともに多数の遅延素子
とスイッチ素子を用いることによって精密なデューティ
の調整が可能であることは明らかである。
第３のスイッチ素子１０９がオンで第２のスイッチ素子
１０７と第４のスイッチ素子１１１がオフの状態でデュ
ーティ検査をしたときにハイレベル幅がローレベル幅に
比較して大きいためにＤＵＴＹが不良となったとする。
このときには図８（ｂ）の波形でＴ３を小さくし、Ｔ６
を大きくすればよいが、Ｔ３はトランスファーゲート１
０２を通る経路の遅延で決まり、Ｔ６はトランスファー
ゲート１０１を通る経路の遅延で決まる。したがって、
補正制御信号ＤＴＣＮＴを制御して第１のスイッチ素子
１０５と第２のスイッチ素子１０７とをオンとすること
により第１の遅延素子１０５および第２の遅延素子１０
７をショートし、第３のスイッチ素子１０９と第４のス
イッチ素子１１１とをオフとすることにより第３の遅延
素子１０８および第４の遅延素子１１０の遅延の和が付
加されるようにすればよい。各経路の遅延素子とスイッ
チ素子の個数が２個の場合のみについて説明したが、遅
延素子の遅延時間を小さくするとともに多数の遅延素子
とスイッチ素子を用いることによって精密なデューティ
の調整が可能であることは明らかである。
【００４７】図７は、デューティ補正回路の別の実施例
である。ＣＲ発振器１ｂは、図８（ａ）の従来の発振器
１のＰＭＯＳ６３およびＮＭＯＳ６４の直列回路をデュ
ーティ補正回路７２に置き換えた構成となっている。
である。ＣＲ発振器１ｂは、図８（ａ）の従来の発振器
１のＰＭＯＳ６３およびＮＭＯＳ６４の直列回路をデュ
ーティ補正回路７２に置き換えた構成となっている。
【００４８】デューティ補正回路７２は、電源ＶＤＤと
出力端の間に直列に接続された第１の補正用ＰＭＯＳ１
２１および第２の補正用のＰＭＯＳ１２２と、第１の補
正用ＰＭＯＳ１２１に並列に設けられた第３の補正用Ｐ
ＭＯＳ１２３と第１のスイッチ素子１２４の直列回路
と、第２の補正用ＰＭＯＳ１２２と並列に設けられた第
２のスイッチ素子１２５と、接地ＧＮＤと出力端の間に
直列に接続された第１の補正用ＮＭＯＳ１２６および第
２の補正用のＮＭＯＳ１２７と、第１の補正用ＮＭＯＳ
１２６に並列に設けられた第３の補正用ＮＭＯＳ１２８
と第３のスイッチ素子１２９の直列回路と、第２の補正
用ＮＭＯＳ１２７と並列に設けられた第４のスイッチ素
子１３０とを含み、補正制御信号ＤＴＣＮＴで第１のス
イッチ素子１２４，第２のスイッチ素子１２５，第３の
スイッチ素子１２９，第４のスイッチ素子１３０のオン
オフを制御するように構成されている。
出力端の間に直列に接続された第１の補正用ＰＭＯＳ１
２１および第２の補正用のＰＭＯＳ１２２と、第１の補
正用ＰＭＯＳ１２１に並列に設けられた第３の補正用Ｐ
ＭＯＳ１２３と第１のスイッチ素子１２４の直列回路
と、第２の補正用ＰＭＯＳ１２２と並列に設けられた第
２のスイッチ素子１２５と、接地ＧＮＤと出力端の間に
直列に接続された第１の補正用ＮＭＯＳ１２６および第
２の補正用のＮＭＯＳ１２７と、第１の補正用ＮＭＯＳ
１２６に並列に設けられた第３の補正用ＮＭＯＳ１２８
と第３のスイッチ素子１２９の直列回路と、第２の補正
用ＮＭＯＳ１２７と並列に設けられた第４のスイッチ素
子１３０とを含み、補正制御信号ＤＴＣＮＴで第１のス
イッチ素子１２４，第２のスイッチ素子１２５，第３の
スイッチ素子１２９，第４のスイッチ素子１３０のオン
オフを制御するように構成されている。
【００４９】第１のスイッチ素子１２４と第３のスイッ
チ素子１２９がオフで第２のスイッチ素子１２５と第４
のスイッチ素子１３０がオンの状態でデューティ検査を
したときにハイレベル幅がローレベル幅に比較して大き
いためにＤＵＴＹが不良となったとする。この場合に
は、電源ＶＤＤから抵抗６９までのＰＭＯＳトランジス
タ回路の抵抗値を小さくして電源ＶＤＤから容量７０ま
での充電路の抵抗値の総和を小さくするとともに、抵抗
６９から接地ＧＮＤまでのＮＭＯＳトランジスタ回路の
抵抗値を小さくして容量７０から接地ＧＮＤまでの放電
路の抵抗値の総和を大きくすることによりデューティを
５０％に近づけることができる。具体的には第１のスイ
ッチ素子１２４と第２のスイッチ素子とをオンとし、第
３のスイッチ素子１２９と第３のスイッチ素子１３０と
をオフとするように補正制御信号ＤＴＣＮＴをセットす
ればよい。ＰＭＯＳ側、ＮＭＯＳ側ともにＭＯＳが３個
でスイッチ素子が２個の場合のみについて説明したが、
多数のトランジスタとスイッチ素子を用いることによっ
て精密なデューティの調整が可能であることは明らかで
ある。また、スイッチ素子としてはゲート電極に供給さ
れる補正制御信号ＤＴＣＮＴによりオンオフできるトラ
ンスファーゲートを使用してもよい点は図６の場合と同
様である。
チ素子１２９がオフで第２のスイッチ素子１２５と第４
のスイッチ素子１３０がオンの状態でデューティ検査を
したときにハイレベル幅がローレベル幅に比較して大き
いためにＤＵＴＹが不良となったとする。この場合に
は、電源ＶＤＤから抵抗６９までのＰＭＯＳトランジス
タ回路の抵抗値を小さくして電源ＶＤＤから容量７０ま
での充電路の抵抗値の総和を小さくするとともに、抵抗
６９から接地ＧＮＤまでのＮＭＯＳトランジスタ回路の
抵抗値を小さくして容量７０から接地ＧＮＤまでの放電
路の抵抗値の総和を大きくすることによりデューティを
５０％に近づけることができる。具体的には第１のスイ
ッチ素子１２４と第２のスイッチ素子とをオンとし、第
３のスイッチ素子１２９と第３のスイッチ素子１３０と
をオフとするように補正制御信号ＤＴＣＮＴをセットす
ればよい。ＰＭＯＳ側、ＮＭＯＳ側ともにＭＯＳが３個
でスイッチ素子が２個の場合のみについて説明したが、
多数のトランジスタとスイッチ素子を用いることによっ
て精密なデューティの調整が可能であることは明らかで
ある。また、スイッチ素子としてはゲート電極に供給さ
れる補正制御信号ＤＴＣＮＴによりオンオフできるトラ
ンスファーゲートを使用してもよい点は図６の場合と同
様である。
【００５０】
【発明の効果】以上のように、本発明のクロックデュー
ティ検査回路では、ＣＲ発振器の出力クロック信号のハ
イレベル幅とローレベル幅を直接的に測定してデューテ
ィを検査できるので精度のよいデューティ検査が可能で
あるとともに、発振周波数が変更されてもハードウェア
の変更なく対応できるという効果があり、さらに本発明
のクロックデューティ検査回路では、比較結果の下位ビ
ットをマスクすることにより、良品判定するデューティ
範囲を設定できるという効果がある。また、本発明のク
ロックデューティ検査が可能なマイクロコンピュータで
は、上記のクロックデューティ検査回路で得られる効果
に加えて、マイクロコンピュータのハードウェアの一部
を流用することによりハードウェアの削減が可能とな
る。さらに、デューティ補正機能を付加することによ
り、デューティが所定の範囲内から外れたときでも補正
することができるので、デューティ不良を救済すること
ができるという効果がある。
ティ検査回路では、ＣＲ発振器の出力クロック信号のハ
イレベル幅とローレベル幅を直接的に測定してデューテ
ィを検査できるので精度のよいデューティ検査が可能で
あるとともに、発振周波数が変更されてもハードウェア
の変更なく対応できるという効果があり、さらに本発明
のクロックデューティ検査回路では、比較結果の下位ビ
ットをマスクすることにより、良品判定するデューティ
範囲を設定できるという効果がある。また、本発明のク
ロックデューティ検査が可能なマイクロコンピュータで
は、上記のクロックデューティ検査回路で得られる効果
に加えて、マイクロコンピュータのハードウェアの一部
を流用することによりハードウェアの削減が可能とな
る。さらに、デューティ補正機能を付加することによ
り、デューティが所定の範囲内から外れたときでも補正
することができるので、デューティ不良を救済すること
ができるという効果がある。
【図１】本発明のクロックデューティ検査回路の回路図
である。
である。
【図２】クロックデューティ検査回路の動作タイミング
図である。
図である。
【図３】（ａ）は比較回路の回路図であり、（ｂ）はそ
の状態図である。
の状態図である。
【図４】本発明のクロックデューティ検査が可能なマイ
クロコンピュータの回路図である。
クロコンピュータの回路図である。
【図５】本発明のクロックデューティ検査が可能なマイ
クロコンピュータの別の実施の形態の回路図である。
クロコンピュータの別の実施の形態の回路図である。
【図６】デューティ補正回路を内蔵するＣＲ発振器の回
路図である。
路図である。
【図７】デューティ補正回路を内蔵するＣＲ発振器の別
の実施例の回路図である。
の実施例の回路図である。
【図８】（ａ）は従来のデューティ検査可能なＣＲ発振
回路の回路図であり、（ｂ）はＣＲ発振回路の中のＣＲ
発振器の動作タイミング図である。
回路の回路図であり、（ｂ）はＣＲ発振回路の中のＣＲ
発振器の動作タイミング図である。
【図９】ＣＲ発振回路の中のパルス検出回路の回路図で
あり、（ｂ）はその動作タイミング図である。
あり、（ｂ）はその動作タイミング図である。
１，１ａ，８０ ＣＲ発振器
２ パルス幅検出手段
３，３ａ，３ｂ 周波数／デューティ比較手段
４ データバス
５ ＣＰＵ
６ 入出力ポート
１１，１２，１４，１５，６６，９２，９９ ＡＮＤ
ゲート １３ エッジ検出回路 １６，４１ ハイレベルカウンタ １７，４２ ローレベルカウンタ １８，４３ 周波数期待値レジスタ １９ コンパレータ ２０，４４ 許容誤差設定レジスタ ２１，４５，５１ 比較回路 ３１ 大小比較器 ３２ 減算器 ３３ 下位ビットマスク回路 ３４ ＮＯＲゲート ５２ デューティ補正制御回路 ５３ 不揮発性メモリ ６１ シュミットトリガ回路 ６２，１０３ インバータ ６３，６７，１２１，１２２，１２３ ＰチャネルＭ
ＯＳトランジスタ ６４，６８，１２６，１２７，１２８ ＮチャネルＭ
ＯＳトランジスタ ６５，９６ ＯＲゲート ６９，８５ 抵抗 ７０，８６ 容量 ７１，７２ デューティ補正回路 ８７ ＮＡＮＤゲート ８８ パルス幅検出回路 ９１，９５ 遅延回路 ９３，９４，９７，９８ Ｄフリップフロップ １０１，１０２ トランスファーゲート １０４，１０６，１０８，１１０ 遅延素子 １０５，１０７，１０９，１１１，１２４，１２５，１
２９，１３０，８１，８２，８３，８４ スイッチ素
子
ゲート １３ エッジ検出回路 １６，４１ ハイレベルカウンタ １７，４２ ローレベルカウンタ １８，４３ 周波数期待値レジスタ １９ コンパレータ ２０，４４ 許容誤差設定レジスタ ２１，４５，５１ 比較回路 ３１ 大小比較器 ３２ 減算器 ３３ 下位ビットマスク回路 ３４ ＮＯＲゲート ５２ デューティ補正制御回路 ５３ 不揮発性メモリ ６１ シュミットトリガ回路 ６２，１０３ インバータ ６３，６７，１２１，１２２，１２３ ＰチャネルＭ
ＯＳトランジスタ ６４，６８，１２６，１２７，１２８ ＮチャネルＭ
ＯＳトランジスタ ６５，９６ ＯＲゲート ６９，８５ 抵抗 ７０，８６ 容量 ７１，７２ デューティ補正回路 ８７ ＮＡＮＤゲート ８８ パルス幅検出回路 ９１，９５ 遅延回路 ９３，９４，９７，９８ Ｄフリップフロップ １０１，１０２ トランスファーゲート １０４，１０６，１０８，１１０ 遅延素子 １０５，１０７，１０９，１１１，１２４，１２５，１
２９，１３０，８１，８２，８３，８４ スイッチ素
子
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(58)調査した分野(Int.Cl.7，ＤＢ名)
G01R 29/02
G01R 23/10
G01R 23/15
H03K 3/017
H03K 5/19
Claims (9)
- 【請求項１】 テストモードにセットするテスト信号と
クロック信号と前記クロック信号よりも高い周波数のサ
ンプリングクロックとを入力しテストモードでは前記ク
ロック信号がハイレベルの期間にサンプリングクロック
を伝達するハイ幅サンプリング信号および前記クロック
信号がローレベルの期間にサンプリングクロックを伝達
するロー幅サンプリング信号を出力するパルス幅検出手
段と、前記ハイ幅サンプリング信号を入力して前記クロ
ック信号がハイレベルの期間のサンプリングクロックの
パルス数をカウントし前記ロー幅サンプリング信号を入
力して前記クロック信号がローレベルの期間のサンプリ
ングクロックのパルス数をカウントして両者のうち大き
いカウント値から小さいカウント値を減算して得られる
減算結果の所定の桁の下位ビットをマスクした結果が０
であるときに前記クロック信号のデューティが正常であ
ることを示すデューティ一致信号を出力する周波数／デ
ューティ比較手段とを備えることを特徴とするクロック
デューティ検査回路。 - 【請求項２】 前記周波数／デューティ比較手段が、ク
ロック信号の期待周波数に対応するローレベル期間のサ
ンプリングパルス数の期待カウント値を登録するレジス
タを有し、前記クロック信号がローレベルの期間のサン
プリングクロックのカウント値と前記期待カウント値と
が一致したときに前記クロック信号の周波数が期待周波
数と一致したことを示す周波数一致信号を出力する請求
項１に記載のクロックデューティ検査回路。 - 【請求項３】 前記周波数／デューティ比較手段が、ク
ロック信号の期待周波数に対応する１クロック周期期間
のサンプリングパルス数の期待カウント値を登録するレ
ジスタを有し、前記クロック信号がローレベルの期間の
サンプリングクロックのカウント値と前記クロック信号
がハイレベルの期間のサンプリングクロックのパルス数
のカウント値とを加算した総カウント値と前記期待カウ
ント値とが一致したときに前記クロック信号の周波数が
期待周波数と一致したことを示す周波数一致信号を出力
する請求項１に記載のクロックデューティ検査回路。 - 【請求項４】 クロック信号と第１のテスト信号とを入
力端に供給された第１の２入力ＡＮＤゲートと、前記第
１のテスト信号がハイレベルになるのに同期して前記第
１の２入力ＡＮＤゲートから出力され前記クロック信号
と同一周期で同一デューティのテストクロック信号の最
初の立ち上りエッジから次の立ち上りエッジまでの期間
内のハイレベル部分をハイレベル幅信号として出力し前
記テストクロック信号の最初の立ち下がりエッジから次
の立ち下がりエッジまでの期間内のローレベル部分をロ
ーレベル幅信号として出力するエッジ検出回路と、第２
のテスト信号と前記クロック信号よりも高い周波数のサ
ンプリングクロックを入力端に供給された第２の２入力
ＡＮＤゲートと、前記ハイレベル幅信号と前記第２の２
入力ＡＮＤゲートの出力とを入力しハイ幅サンプリング
信号を出力する第３の２入力ＡＮＤゲートと、前記ロー
レベル幅信号の反転信号と前記第２の２入力ＡＮＤゲー
トの出力とを入力しロー幅サンプリング信号を出力する
第４の２入力ＡＮＤゲートと、前記ハイ幅サンプリング
信号を入力しこれに含まれるパルスの個数をカウントし
てｎビットのカウント結果を出力するハイレベルカウン
タと、前記ロー幅サンプリング信号を入力しこれに含ま
れるパルスの個数をカウントしてｎビットのカウント結
果を出力するローレベルカウンタと、デューティの許容
誤差データを格納する許容誤差設定レジスタと、前記ハ
イレベルカウンタのカウント値と前記ローレベルカウン
タのカウント値とを入力して大きいカウント値から小さ
いカウント値を減算し減算結果の前記許容誤差設定レジ
スタで指定された桁の下位ビットをマスクしたときに減
算結果が０であればデューティ一致信号ＤＵＴＹを論理
１として出力する比較回路とを備えることを特徴とする
クロックデューティ検査回路。 - 【請求項５】 クロック周波数の期待値に対応するｎビ
ットのローレベル期間の期待カウント値データを格納す
る周波数期待値レジスタと、前記ローレベルカウンタの
カウント値と前記周波数期待値レジスタに格納された期
待カウント値データとを比較し一致するときに周波数一
致信号を出力するコンパレータとをさらに有する請求項
４に記載のクロックデューティ検査回路。 - 【請求項６】 クロック周波数の期待値に対応するｎビ
ットのクロック周期１周期分の期待カウント値データを
格納する周波数期待値レジスタと、ローレベルカウンタ
のカウント値とハイレベルカウンタのカウント値とを加
算して総カウント数を出力する加算器と前記総カウント
数と前記期待カウント値データとを比較し一致するとき
に周波数一致信号を出力するコンパレータとをさらに有
する請求項４に記載のクロックデューティ検査回路。 - 【請求項７】 前記比較回路が、ハイレベルカウンタの
カウント値とローレベルカウンタのカウント値とを比較
し両者が等しいか前記ハイレベルカウンタのカウント値
が大きいときには大小比較結果を論理１として出力し前
記ローレベルカウンタのカウント値が大きいときには前
記大小比較結果を論理０として出力する大小比較器と、
前記大小比較結果の論理値にしたがって前記ハイレベル
カウンタのカウント値と前記ローレベルカウンタのカウ
ント値のうちの大きい方から小さい方を減算し減算結果
を出力する減算器と、許容誤差設定レジスタの許容誤差
データにしたがいｎビットの減算結果の下位ｍビットを
マスクしてｎビットの信号を出力する下位ビットマスク
回路と、マスク後のｎビットの各ビットを入力してすべ
て０のときにデューティ一致信号ＤＵＴＹを論理１とし
て出力するＮＯＲゲートとを有する請求項４，５または
６に記載のクロックデューティ検査回路。 - 【請求項８】 クロック信号を発生しデューティ補正制
御信号により前記クロック信号のデューティを調整でき
るＣＲ発振器と、テスト信号がアクティブのときにテス
トモードとなり前記ＣＲ発振器で発生した前記クロック
信号を入力し外部から入力され前記クロック信号よりも
高い周波数数のサンプリングクロックを前記クロック信
号がハイレベルの期間に伝達するハイ幅サンプリング信
号および前記サンプリングクロックを前記クロック信号
がローレベルの期間に伝達するロー幅サンプリング信号
を出力するパルス幅検出手段と、所望の周波数のクロッ
ク信号の１周期に対応する前記サンプリングクロックの
パルス数の期待カウント値を格納する周波数期待値レジ
スタと、デューティの許容範囲を指定するデータを格納
する許容誤差設定レジスタと、前記ハイ幅サンプリング
信号より前記クロック信号のハイレベルの期間に相当す
る前記サンプリングクロックのパルス個数をカウントす
るハイレベルカウンタと、前記ロー幅サンプリング信号
より前記クロック信号がローレベルの期間に相当する前
記サンプリングクロックのパルス個数をカウントするロ
ーレベルカウンタと、前記ハイレベルカウンタのカウン
ト値と前記ローレベルカウンタのカウント値とを比較し
両者が等しいか前記ハイレベルカウンタのカウント値が
大きいときには大小比較結果を論理１として出力し前記
ローレベルカウンタのカウント値が大きいときには前記
大小比較結果を論理０として出力する大小比較器と、前
記大小比較結果の論理値にしたがって前記ハイレベルカ
ウンタのカウント値と前記ローレベルカウンタのカウン
ト値のうちの大きい方から小さい方を減算し減算結果を
出力する減算器と、前記許容誤差設定レジスタの許容誤
差データにしたがいｎビットの減算結果の下位ｍビット
をマスクしてｎビットの信号を出力する下位ビットマス
ク回路と、マスク後のｎビットの各ビットを入力してす
べて０のときにデューティ一致信号ＤＵＴＹを論理１と
して出力するＮＯＲゲートとを有する比較回路と、デー
タを双方向に転送可能なデータバスと、前記データバス
に接続された入出力ポートと、外部から前記入出力ポー
トおよびデータバスを介して周波数期待値データおよび
許容誤差データを読み込み前記周波数期待値レジスタ，
前記許容誤差設定レジスタにそれぞれ書き込むとともに
前記データバスを介して前記ハイレベルカウンタのカウ
ント値と前記ローレベルカウンタのカウント値とを読み
込んで加算し前記周波数期待値レジスタの期待値と比較
して周波数比較結果を前記データバスおよび前記入出力
ポートを介して外部に出力するＣＰＵと、前記ＣＰＵが
前記大小比較結果と前記減算結果とに基づきデータバス
を介して入力される組合せ指定データを受けて前記補正
制御信号を出力するデューティ補正制御回路と、前記組
合せ指定データを格納する不揮発性メモリとを備えるこ
とを特徴とするデューティ検査が可能なマイクロコンピ
ュータ。 - 【請求項９】 前記ＣＲ発振器が、入力端同士が接続さ
れたシュミットトリガ回路および第１のインバータと、
前記シュミットトリガ回路の出力端とそれぞれのゲート
が接続された第１のＰチャネルＭＯＳトランジスタと第
１のＮチャネルＭＯＳトランジスタからなる第２のイン
バータと、２個の入力端のうち一方が前記第１のインバ
ータの入力端に接続された２入力ＯＲゲートと、２個の
入力端のうちの一方が前記第１のインバータの入力端に
接続された２入力ＡＮＤゲートと、ソース端またはドレ
イン端うちの一端が前記シュミットトリガ回路の出力端
に接続されゲート端が前記第１のインバータの出力端に
接続された第１のトランスファーゲートと、前記第１の
トランスファーゲートの他端と前記２入力ＯＲゲートの
他方の入力端および前記２入力ＡＮＤゲートの他方の入
力端との間に複数個直列に設けられた遅延素子と前記補
正制御信号によりオンオフを制御されるスイッチ素子の
並列回路からなる第１の遅延調整回路と、前記第１のイ
ンバータの出力端に入力端が接続された第３のインバー
タと、ソース端またはドレイン端うちの一端がシュミッ
トトリガ回路６１の出力端に接続されゲート端が前記第
３のインバータの出力端に接続された第２のトランスフ
ァーゲートと、前記第２のトランスファーゲートの他端
と前記２入力ＯＲゲートの他方の入力端および前記２入
力ＡＮＤゲートの他方の入力端との間に複数個直列に設
けられた遅延素子と前記補正制御信号によりオンオフを
制御されるスイッチ素子からなる第２の遅延調整回路と
を有するデューティ補正回路と、ソースが電源に接続さ
れゲートが前記２入力ＯＲゲートの出力端に接続された
第２のＰチャネルＭＯＳトランジスタと、ドレインが前
記第２のＰチャネルＭＯＳトランジスタのドレインおよ
び前記シュミットトリガ回路の入力端に接続されゲート
が前記２入力ＡＮＤゲートの出力端に接続されソースが
接地に接続された第２のＮチャネルＭＯＳトランジスタ
とを有する請求項８に記載のデューティ検査が可能なマ
イクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30559999A JP3488153B2 (ja) | 1999-10-27 | 1999-10-27 | クロックデューティ検査回路およびクロックデューティ検査が可能なマイクロコンピュータ |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30559999A JP3488153B2 (ja) | 1999-10-27 | 1999-10-27 | クロックデューティ検査回路およびクロックデューティ検査が可能なマイクロコンピュータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001124813A JP2001124813A (ja) | 2001-05-11 |
| JP3488153B2 true JP3488153B2 (ja) | 2004-01-19 |
Family
ID=17947095
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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|---|---|
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Cited By (3)
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