DE3941252A1 - Synchronisierschaltkreis fuer synchrone multiplexschaltungen - Google Patents

Description

Die Erfindung betrifft einen Synchronisierschaltkreis für eine synchrone Multiplexschaltung und insbesondere einen Synchroni­ sierschaltkreis, der den Synchronzustand für eine lange Zeit­ dauer aufrechterhält, auch wenn die Fehlerhäufigkeit in einer Datenübertragungsleitung hoch ist, und der die Zeit, die in einem Synchronausfall-Zustand benötigt wird, um den Synchronzu­ stand wieder zu erreichen, minimiert, so daß insgesamt eine Mi­ nimierung des Informationsverlustes bei den empfangenen, gemul­ tiplexten Datenströmen erreicht wird.

In digitalen Telefon- und Datenübertragungsnetzwerken ist die Zeitschlitzsynchronisierleistung der Multiplexeinrichtung, wel­ che ein Schaltsystem und ein Übertragungssystem umfaßt, welche das Netzwerk bilden, ein wichtiger Parameter, von dem die Da­ tenübertragungsqualität abhängt. Die Zeitschlitzsynchronisier­ leistung der synchronen Multiplexschaltung hängt hauptsächlich von der Leistungsfähigkeit des Synchronisierschaltkreises ab, und die Synchronisierleistung des Synchronisierschaltkreises hängt ebenfalls von den Datenübertragungsgeschwindigkeiten, vom Zeitschlitzwiederholtakt, von übergeordneten Merkmalen (soge­ nannten overheads) für die Zeitschlitzsynchronisierung, von dem Leitungszustand usw. ab. Ein allgemeiner Synchronisierschalt­ kreis, der eine ausreichende Synchronisierleistung für alle Multiplexschaltungen liefert, wurde bis jetzt nicht entwickelt.

Aufgabe der Erfindung ist es, einen Synchronisierschaltkreis zu schaffen, der eine optimale Synchronisierleistung bei Daten­ übertragungsgeschwindigkeiten von 65,536 Mbps und einer Zeit­ schlitzwiederholrate von 8 kHz aufweist, welche insbesondere bei Datenübertragungen über Wählleitungen Verwendung finden, um die Übertragungsleistung für Daten, die die Datenverbindung passieren, zu verbessern.

Diese Aufgabe wird bei dem eingangs beschriebenen Synchroni­ sierschaltkreis gemäß den Merkmalen des Anspruchs 1 gelöst.

Eine weitere Aufgabe der Erfindung ist es, einen Synchronisier­ schaltkreis zu schaffen, der eine ausgezeichnete Synchronisier­ leistung bei nicht standardisierten Übertragungsgeschwindigkei­ ten aufweist, so daß dieser in synchronen Multiplexschaltkrei­ sen verwendbar ist, bei denen die Übertragungsgeschwindigkeit und die Synchronwortwiederholrate ähnlich wie bei dem zuvor ge­ schilderten System liegen.

Auch diese Aufgabe wird von einem Synchronisierschaltkreis ge­ mäß den Merkmalen des Anspruchs 1 gelöst.

Zur Lösung der beiden oben beschriebenen Aufgaben und der Er­ füllung der sonstigen Anforderungen an Synchronisierschalt­ kreise schlägt die Erfindung einen Synchronisierschaltkreis vor, welcher die folgenden Komponenten umfaßt:

• - eine Prüfeinrichtung zum Überprüfen, ob ein Zeitschlitz- Synchronwort in einem empfangenen Datenstrom mit einem vorgegebenen Synchronwort übereinstimmt, wobei die Prüf­ einrichtung als Ergebnis ein erstes Ausgangssignal (X) und ein zweites Ausgangssignal (FER), welches einen Synchron­ ausfall-Zustand anzeigt, erzeugt;
• - eine Erkennungseinrichtung für die Bitfehlerhäufigkeit in einem seriellen Datenstrom, der der Prüfeinrichtung für das Zeitschlitzsynchronwort entstammt, wobei dieser serielle Datenstrom mit einem vorgegebenen Synchronwort verglichen wird, um Bitfehler im Datenstrom zu erkennen, zur Überwa­ chung, ob die erkannten Bitfehler eine Fehlerhäufigkeits­ grenze (ETH) übersteigen, und zur Erzeugung eines Ausgangs­ signals (BER) in Abhängigkeit dieses Ergebnisses;
• - eine Diskriminatoreinrichtung zur Unterscheidung zwischen einem Synchron- und einem Synchronausfall-Zustand, in Ab­ hängigkeit des Ausgangssignals (BER) der Erkennungsein­ richtung der Bitfehlerhäufigkeit und des zweiten Ausgangs­ signals (FER) der Prüfeinrichtung für das Synchronwort im Synchronausfall-Zustand,
  zur Unterscheidung eines Synchronzustandes als normaler Synchronzustand (I) , falls die Fehlerhäufigkeit in dem Zeitschlitzsynchronwort kleiner oder gleich dem Fehler­ grenzwert (ETH) ist,
  zur Unterscheidung eines Synchronzustandes als Vor-Alarm­ Zustand (J), falls die Fehlerhäufigkeit den Fehlerhäufig­ keitsgrenzwert (ETH) übersteigt,
  zur Unterscheidung eines Synchronzustandes als Synchron­ ausfall-Zustand, wenn die Fehlerhäufigkeit den Häufig­ keitsgrenzwert fortgesetzt während einer bestimmten Zahl von Perioden übersteigt,
  zur Überwachung während des Synchronausfall-Zustands ob eine dem vorgegebenen Zeitschlitzsynchronwort ent­ sprechende Signalfolge zu dem Zeitpunkt, zu dem das nächste Zeitschlitzsynchronwort erwartet wird, vorhanden ist, welches in Suchschritten (B bis H) für das Zeitschlitz­ synchronwort weiterbehandelt wird, um zu bestimmen, ob das erkannte Synchronwort zufällig erzeugt wurde,
  und zur Erzeugung eines Ausgangssignals (W) als Ergebnis dieser Unterscheidungen und Prüfungen;
• - eine Zähler/Phasensynchronisierschaltung, welche in Ab­ hängigkeit des Ausgangssignals (W) der Diskriminator­ einrichtung, des ersten Ausgangssignals (X) und einem Phasenvergleichssignal (Y) ein Ausgangssignal (Z) erzeugt, welches zum Festlegen der Phase im Synchronzustand-Betrieb und der Auswahl eines Parallel-Lademodus dient,
  und welches zur Steuerung des Inkrementiermodus während des Synchronausfall-Zustandes dient, wobei so lange inkrementiert wird, bis ein Synchronzustand erreicht wird; und
• - eine Zähler- und Zeitgebereinrichtung, welche in Abhängig­ keit des Steuersignals (Z) der Zähler/Phasensynchronisier­ schaltung im Parallel-Lademodus oder im Inkrementiermodus arbeitet und Zeitgebersignale in Übereinstimmung mit je­ dem der Betriebsmoden erzeugt und dann an jede Komponente und an ein System liefert, welches die empfangenen gemul­ tiplexten Daten klassifiziert.

Weitere vorteilhafte Ausführungsformen der Erfindung sind Ge­ genstand der Unteransprüche 2 bis 5.

Die Erfindung wird im folgenden anhand der Zeichnung noch näher erläutert. Es zeigen im einzelnen:

Fig. 1 ein schematisches Blockdiagramm, welches den Auf­ bau einer erfindungsgemäßen Ausführungsform des Schaltkreises wiedergibt;

Fig. 2 ein detailliertes Blockdiagramm, welches den Auf­ bau der Schaltung zur Bestimmung von Zeitschlitz­ synchronisierworten wiedergibt;

Fig. 3 ein detailliertes Blockschema, welches den Aufbau der Bitfehlererkennungseinheit für Synchronworte wiedergibt;

Fig. 4 ein Blockschema des Aufbaus eines Diskri­ minators zur Unterscheidung von Synchron- und Synchronausfall-Zuständen;

Fig. 5 ein Flußdiagramm zur Veranschaulichung der Über­ gänge zwischen den Synchron- und Synchronausfall­ zuständen;

Fig. 6 ein Blockdiagramm zur Veranschaulichung des Auf­ baus der Zähler/Phasensynchronisierungsschaltung;

Fig. 7 ein Diagramm, welches den Zustandswechsel der Zäh­ ler/Phasensynchronisierungsschaltung wiedergibt; und

Fig. 8 ein Blockdiagramm, welches den Aufbau der Zähler- und Zeitgeberschaltung zeigt.

Fig. 1 ist ein schematisches Blockdiagramm und zeigt eine Aus­ führungsform der Erfindung. Das Symbol "X" in Fig. 1 steht für ein Ausgangssignal, welches das Prüfergebnis eines Zeitschlitz- Synchronisier-Schaltkreises 1 wiedergibt, das Symbol "Y" steht für eine Phasenvergleichsinformation eines Zähler- und Zeitge­ berschaltkreises 5, das Symbol "W" ist ein Ausgangssignal eines Diskriminators 3, welcher einen Synchronzustand und einen Syn­ chronausfall-Zustand unterscheidet, das Symbol "Z" ist ein Aus­ gangssignal eines Zähler/Phasensynchronisationsschaltkreises 4, die Großbuchstaben FER stehen für ein anderes Ausgangssignal des Zeitschlitz-Synchronisier-Schaltkreises 1, welches anzeigt, ob ein vorgegebenes Synchronwort im Synchronausfall-Zustand er­ kannt wurde, und die Buchstabenkombination BER stellt ein wei­ teres Ausgangssignal des Synchronwort-Bitfehlerprüfschaltkrei­ ses 2 dar.

Der Zeitschlitz-Synchronisier-Schaltkreis 1 empfängt einen Da­ tenstrom und überprüft, ob ein mit einem vorgegebenen Synchron­ wort übereinstimmendes Synchronwort in dem Datenstrom vorhanden ist und liefert folgende Ausgangssignale:

• - Der Schaltkreis 1 liefert dem Zähler/Phasensynchroniserschalt­ kreis 4 das Ausgangssignal "X", welches 0 wird, falls das Synchronwort dasselbe ist wie das vorgegebene Synchronwort, und im anderen Falle 1 wird;
• - der Schaltkreis 1 liefert außerdem dem Diskriminator 3 das Ausgangssignal FER, welches im Synchronausfall-Zustand 0 wird, falls das vorgegebene Synchronwort erkannt wird, und im anderen Fall 1 gesetzt wird; und
• - ferner liefert der Schaltkreis 1 den empfangenen Datenstrom an den Synchronwort-Bitfehlererkennungsschaltkreis 2 in serieller Abfolge.

Der Synchronwort-Bitfehlererkennungsschaltkreis 2 hat die Funk­ tion, dem Diskriminatorschaltkreis 3 das Ausgangssignal BER zu liefern, welches 0 wird, wenn der Fehlerhäufigkeitswert des se­ riellen Datenstromes aus dem Zeitschlitz-Synchronwort-Prüf­ schaltkreis 1 einen Schwellwert für die Fehlerhäufigkeit über­ schreitet und ansonsten 1 wird. Der Diskriminatorschaltkreis 3 empfängt das Ausgangssignal FER, welches das Prüfergebnis des Zeitschlitz-Synchronwort-Prüfschaltkreises im Synchronausfall- Zustand anzeigt, und das Ausgangssignal BER aus dem Synchron­ wort-Bitfehlerprüfschaltkreis 2.

Im Synchronzustand setzt der Diskriminatorschaltkreis 3, falls er den normalen Synchronzustand im Falle eines Bitfehlerwertes des Synchronwortes kleiner oder gleich dem Fehlerschwellwert erkennt, das Ausgangssignal "W" auf 0. Der Diskriminator setzt das Ausgangssignal "W" auf 0, wenn er einen Voralarmzustand un­ terscheidet, was der Fall ist, wenn der Bitfehlerwert des Syn­ chronwortes den Fehlerschwellwert überschreitet, und der Diskriminator unterscheidet einen Synchronausfall-Zustand im Falle, daß ein Bitfehler des Synchronwortes kontinuierlich den Fehlerschwellwert in einer vorgegebenen Zahl von Fällen über­ schreitet, und setzt das Ausgangssignal "W" auf 1 und liefert dann das Signal "W" an den Zähler/Phasensynchronisierschaltkreis 4.

Im Synchronausfall-Zustand prüft der Diskriminatorschaltkreis 3, ob die vorgegebene Synchronwortsignalfolge zu einem Zeit­ punkt erkannt wird, bei dem das nächste Synchronwortsignal auf­ grund der zeitlichen Anordnung der Synchronwortsignalfolge er­ wartet werden kann, und unterscheidet nach sieben Prüfschritten (Fig. 5), ob das erkannte Synchronwort zufällig produziert wur­ de und kehrt in diesem letzteren Falle zu dem ersten Synchron­ wortsuchschritt zurück, und im anderen Falle erkennt er einen Synchronzustand und setzt das Ausgangssignal "W" auf 0 (logische 0) und liefert das Signal "W" an den Zähler/Phasen­ synchronisierschaltkreis 4.

Der Zähler/Phasensynchronisierschaltkreis 4 empfängt das Aus­ gangssignal "X", welches das Ergebnis der Prüfung auf ein Syn­ chronwort durch den Zeitschlitzsynchronwortprüfschaltkreis 1 anzeigt, das Ausgangssignal "W" des Diskriminators 3 und das Referenzphasensignal "Y" vom Zähler- und Zeitgeberschaltkreis 5 und liefert ein Kontroll- bzw. Steuersignal, welches den Zäh­ ler- und Zeitgeberschaltkreis 5 entweder in einen parallelen Lademodus oder in einen Zählmodus schaltet.

Der Zähler- und Zeitgeberschaltkreis 5 empfängt das Ausgangs­ signal "Z" vom Zähler/Phasensynchronisierschaltkreis 4. Falls "Z" 0 ist, das heißt den Synchronzustand anzeigt, arbeitet der Zähler im parallelen Lademodus, wodurch die Phase des Zählers mit dem Signal "X" synchronisiert wird, wodurch der Synchronzu­ stand erhalten wird, und liefert ebenso das synchronisierte Zeitgebersignal an ein System, welches die empfangenen gemul­ tiplexten Daten klassifiziert.

Falls das "Z"-Signal 1 ist, das heißt einen Synchronausfall- Zustand anzeigt, arbeitet der Zählerschaltkreis im sogenannten Inkrementiermodus, und setzt die Zählaktivität so lange fort, bis der Zustand in einen Synchron-Zustand wechselt und liefert ebenfalls an das System das Zeitgebersignal, welches notwendig ist, um den Synchron-Zustand wiederzuerlangen.

Der genaue Aufbau und die Beziehung der Schaltkreise unterein­ ander im Betrieb wird anhand der Fig. 2 bis 4 im folgenden noch näher erläutert.

Fig. 2 enthält ein detailliertes Blockdiagramm, welches den Aufbau des Zeitschlitzsynchronwortprüfschaltkreises 1 veran­ schaulicht. Der Zeitschlitzsynchronwortprüfschaltkreis umfaßt ein Schieberegister 6, einen Vergleichsschaltkreis 7 und einen Puffer 8. Das Schieberegister 6 empfängt einen Datenstrom und einen Zeitgeberpuls, der von dem Datenstrom abgeleitet wird, und sendet diesen zu einem Vergleichsschaltkreis 7, wobei die Daten jeweils um ein Bit verschoben werden.

Der Vergleichsschaltkreis 7 empfängt den geshifteten Datenstrom aus dem Schieberegister 6 und vergleicht den Datenstrom mit einem vorgegebenen Synchronwort und liefert an den Zähler/Pha­ sensynchronisierschaltkreis 4 das Ausgangssignal "X", welches 0 wird im Falle, daß das Synchronwort als übereinstimmend mit dem vorgegebenen Synchronwort im Datenstrom erkannt wird, und im anderen Falle 0 wird, und der Schaltkreis 4 liefert eben­ falls an den Synchronwort-Bitfehlererkennungsschaltkreis 2 den Datenstrom aus dem Schieberegister 6 in serieller Form. Der Puffer 8 empfängt ein Zeitgebersignal aus dem Zähler- und Zeit­ geberschaltkreis 5 und liefert außerdem an den Diskriminator­ schaltkreis 3 das Ausgangssignal FER, welches 0 wird, wenn das Synchronwort während des Synchronausfall-Zustandes erkannt wird und ansonsten 1 wird.

Fig. 3 enthält ein ins einzelne gehendes Diagramm, welches den Aufbau des Synchronwort-Bitfehlererkennungsschaltkreises 2 zeigt. Der Synchronwort-Bitfehlererkennungsschaltkreis 2 umfaßt einen internen Synchronwort-Erzeugungsschaltkreis 9, einen Bit­ fehlererkennungsschaltkreis 10 und einen Fehlerschwellwert(ETH)- Vergleichsschaltkreis 11.

Der interne Synchronwort-Erzeugungsschaltkreis 9 empfängt ein vorgegebenes 16 Bit-Synchronwortsignal und das geregelte Zeit­ gebersignal des Zeitgeberschaltkreises und liefert das vorgege­ bene Synchronwort an die Bitfehlererkennungseinheit 10.

Der Bitfehler-Erkennungsschaltkreis 10 empfängt das vorgegebene Synchronwort von dem internen Synchronwortgeneratorschaltkreis 9 und den Strom geshifteter Daten aus dem Schieberegister 6 zum Zeitschlitzsynchronwortprüfschaltkreis 1, er vergleicht die erkannte Synchronwortsignalfolge mit dem vorgegebenen Synchron­ wort, um so Bitfehler zu entdecken und liefert dann das ermit­ telte Ergebnis an den Fehlerschwellwertvergleichsschaltkreis 11.

Die Fehlerschwellwertvergleichsschaltung 11 vergleicht den Bit­ fehlerwert mit dem vorgegebenen Bitfehlerschwellwert und lie­ fert an den Diskriminatorschaltkreis 3 das Ausgangssignal BER, welches 0 wird, falls die Bitfehlerhäufigkeit den Fehlerhäufig­ keitsschwellwert übersteigt, und ansonsten 1 wird.

Fig. 4 ist ein ins einzelne gehendes Blockdiagramm, welches den Aufbau des Diskriminatorschaltkreises 3 aufzeigt. Der Dis­ kriminatorschaltkreis 3 umfaßt einen sequentiellen Logikschalt­ kreis 12 und einen kombinatorischen Logikschaltkreis 13. Der sequentielle Logikschaltkreis 12 empfängt das FER-Signal und das BER-Signal durch die kombinatorische, logische Schaltein­ heit 12 und Zeitgebersignale, er führt die Zustandsänderung zwischen dem Synchronzustand und dem Synchronausfall-Zustand herbei, er unterscheidet, ob in einem bestimmten Augenblick der Synchronzustand gegeben ist, und liefert als Ergebnis der Prü­ fung ein Ausgangssignal W durch den kombinatorischen Logik­ schaltkreis 13.

Die Schritte zur Ausführung der Zustandsübergangsfunktion durch den sequentiell logischen Schaltkreises 12 wird im folgenden noch näher anhand des Beispieles und des Flußdiagrammes, wie in Fig. 5 gezeigt, ausgeführt.

Fig. 5 enthält ein Flußdiagramm, welches die Schritte zur Er­ kennung und Unterscheidung des Synchron- und Synchronausfall- Zustands in einem Schaltsystem für Datenverbindungen zeigt. In der Zeichnung stellt A den Suchzustand in dem Synchronausfall- Zustand 15 dar. Die Buchstaben B bis H stehen jeweils für einen Prüf- und Erkennungs-Zustand im Synchronausfall-Zustand 15, I ist der normale Synchronzustand innerhalb des Synchronzustandes 14 und J ist ein Voralarmzustand im Synchronzustand 14. Ein Zu­ standswechsel im Synchronausfall-Zustand 15 wird auf der Basis des Zustands des FER-Signals bestimmt, und ein Zustandsübergang innerhalb des Synchronzustandes wird auf der Basis des BER- Signale bestimmt.

Die Zeitdauer, die für einen Zustandsübergang benötigt wird, ist die Zeitschlitzperiode. In dem Schaltsystem einer Datenver­ bindung beinhaltet die Zeitschlitzsynchronwortsignalfolge ein 16 Bit-Wort und der Fehlerhäufigkeitsschwellwert der Zeit­ schlitzsynchronwortsignalfolge ist 2. Im Synchronausfall-Zu­ stand 15 unterscheidet der Synchronzustandsdiskriminator­ schaltkreis 3 einen Zustand, bei dem der Synchronzustand wieder erreicht wurde, falls er einen korrekten Zeitschlitzsynchron­ wortsignalzug während acht aufeinanderfolgender Zeitschlitz­ perioden erkennt, das heißt, wenn das Signal FER kontinuierlich für 8 mal 0 gesetzt wird, und setzt das Ausgangssignal W auf 0, welches den Synchronzustand 14 anzeigt. Im Synchronzustand 14 unterscheidet der Synchronzustandsdiskriminatorschaltkreis 3 einen Synchronausfall-Zustand, falls ein Bitfehler während zwei oder mehr aufeinanderfolgenden Zeitschlitzperioden in der 16 Bit-Synchronwortsignalfolge erkannt wird, und setzt den Ausgang W auf 1. Entsprechend wird im Synchron-Zustand 14 der Zustand I aufrechterhalten, wenn das empfangene Zeitschlitzsynchronwort dasselbe wie das vorgegebene Synchronwort ist und die Bitfeh­ lerhäufigkeit des Zeitschlitzsynchronwortes kleiner oder gleich 2 ist und zu diesem Zeitpunkt wird das Ausgangssignal W auf 0 gesetzt. Falls die Bitfehlerhäufigkeit des Synchronwortes den Wert 2 übersteigt, wird das BER-Signal 0 gesetzt, auch wenn das Synchronwort mit dem vorgegebenen Synchronwort übereinstimmt und der Zustand I wird in einen Voralarmzustand J umgewandelt, und dieser Zustand, der nahe zum Synchronausfall-Zustand ist, wird aufrechterhalten. Falls die Bitfehlerhäufigkeit im Zustand J den Wert 2 übersteigt, wird dieser Zustand als Synchronaus­ fall-Zustand 15 unterschieden, da dies für zwei aufeinanderfol­ gende Zeitschlitze angedauert hat. Das Signal W wird 1 gesetzt, und das Verfahren zur Erkennung einer Phaseninformation in einer neuen Synchronwortsignalfolge wird sofort ausgeführt. Falls die Bitfehlerhäufigkeit die Häufigkeitsschwelle nicht übersteigt, wird der Synchronzustand (gegebenenfalls auch der Voralarmzustand J) für eine lange Zeitdauer aufrechterhalten und führt so zu einer Minimierung des Verlustes an empfangenen Daten.

Im Synchronausfall-Zustand 15 wird, nachdem das Zeitschlitzsyn­ chronwort im empfangenen Datenstrom als übereinstimmend mit dem vorgegebenen Synchronwort erkannt wird, das FER-Signal 0 ge­ setzt, um so den Zustand in die Erkennungszustände B bis H überzuführen, welche die Zustände repräsentieren, in denen ge­ prüft wird, ob das empfangene Zeitschlitzsynchronwort nur zu­ fällig dasselbe ist wie das vorgegebene Synchronwort. Falls das empfangene Zeitschlitzsynchronwort während acht aufeinanderfol­ gender Zeitschlitzperioden dasselbe ist wie das vorgegebene Synchronwort, wird der Zustand als Synchronzustand 14 erkannt und in den normalen Synchronzustand I überführt. Dadurch wird verhindert, daß ein Synchronzustand fehlerhaft erkannt wird, falls das empfangene Zeitschlitzsynchronwort zufällig dasselbe ist wie das vorgegebene Synchronwort infolge von Fehlern in der Datenleitung. Andernfalls wird das FER-Signal auf 1 gesetzt, und der Zustand kehrt in den Zustand A zurück, und die oben be­ schriebenen Schritte werden wiederholt.

Es existieren zehn Schritte in diesem Zustandsübergangsverlauf und der sequentielle logische Schaltkreis 12 benötigt min­ destens 4 Flip-Flops und kann unter Verwendung geeigneter Bau­ elemente in Übereinstimmung mit dem Flußdiagramm (Fig. 5), wel­ ches die Zustandsübergänge darstellt, aufgebaut werden.

Fig. 6 enthält ein Blockdiagramm der Struktur und des Aufbaus des Zähler/Phasensynchronisierschaltkreises 4. Der Zähler/Pha­ sensynchronisierschaltkreis 4 umfaßt ein D-Flip-Flop 16 und einen kombinatorischen Logikschaltkreis 17, welcher die Signale X, Y und W empfängt und welcher ein Zählersteuersignal Z in Ab­ hängigkeit der drei Eingangssignale liefert. Im Falle, daß das Z-Signal auf 0 gesetzt ist, bringt der Schaltkreis den Zähler­ und Zeitgeberschaltkreis 5 in einen Parallelladebetriebszustand, und falls das Z-Signal 1 wird, bringt der Schaltkreis 4 den Zähler- und Zeitgeberschaltkreis 5 in einen Inkrementiermodus, so daß die Phase des Zählers identisch wird mit der Phase des Synchronwortsignals der empfangenen Daten.

Die Schritte zur Ausführung der oben beschriebenen Funktionen werden im folgenden anhand des Flußdiagrammes in Fig. 7 be­ schrieben:

Fig. 7 zeigt ein Beispiel eines Flußdiagrammes, welches die Zu­ standsübergänge bei der Ausführung der Funktion des Zähler/Pha­ sensynchronisierschaltkreises 4 darstellt, welcher unter Ver­ wendung eines D-Flip-Flops und eines kombinatorischen Logik­ schaltkreises 17 aufgebaut ist. Das Bezugszeichen 18 repräsen­ tiert den Ausgang Q des D-Flip-Flops (Fig. 6) im Zustand 0, und das Bezugszeichen 19 repräsentiert den Ausgang Q des D-Flip- Flops im Zustand 1.

Falls Z zu 0 wird, veranlaßt dies den Zähler- und Zeitgeber­ schaltkreis 5, im Parallel-Lademodus zu arbeiten und legt so die Phase des Zählers (14 in Fig. 5) auf diejenige des X- Signals fest, so daß der Synchronzustand aufrechterhalten bleibt. Falls das Z-Signal 1 wird, veranlaßt dies den Zähler­ und Zeitgeberschaltkreis 5, in einem Inkrementiermodus zu ar­ beiten, welches der Betriebszustand im Synchronausfall-Zustand ist, und der Zähler (Bereich 15 in Fig. 5) fährt mit der Inkre­ mentierung fort, bis der Zustand in einen Synchronzustand über­ führt ist, nachdem das empfangene Zeitschlitzsynchronwort kon­ tinuierlich während mehr als acht Perioden als übereinstimmend mit dem vorgegebenen Synchronwort erkannt wird.

Falls das W-Signal 0 ist, das heißt, wenn der Diskriminator­ schaltkreis 3 den Synchronzustand 14 unterscheidet, wird das X-Signal gleich 0, das Y-Signal wird 0 und dadurch wird das Z- Signal ebenfalls 0 gesetzt, so daß der Zähler- und Zeitgeber­ schaltkreis 5 im Parallellademodus betrieben wird. Falls das W-Signal 1 ist, das heißt der Diskriminatorschaltkreis 3 unter­ scheidet einen Synchronausfall-Zustand 15, werden der Zustand, in dem das D-Flip-Flop gehalten wurde, und die X-, Y- und Z-Si­ gnale so geändert, daß der Zähler entsprechend dem Ergebnis be­ trieben wird.

Beispielsweise wird in einem Zustand, bei dem das W-Signal 1 ist und bei dem der anfängliche Zustand des D-Flip-Flops 0 ist, das D-Flip-Flop auf 0 gehalten und der Z-Ausgang gleich 1, wenn die X- und Y-Signale 0 bzw. 1 sind. Falls die X- und Y-Signale 1 bzw. 0 sind, ändert das D-Flip-Flop seinen Zustand nach 1 und der Z-Ausgang bleibt 1.

Dementsprechend ändert sich Z in Abhängigkeit von X und Y, und die Betriebsart des Zähler- und Zeitgeberschaltkreises 5 wird in Abhängigkeit vom Z-Signal festgelegt.

Fig. 8 stellt ein Blockdiagramm dar, welches den Aufbau des Zähler- und Zeitgeberschaltkreises 5 wiedergibt. Der Zähler- und Zeitgeberschaltkreis 5 enthält einen Zähler 20 und einen Zeitgeberschaltkreis 21. Der Zähler 20 empfängt einen Taktpuls, der aus dem empfangenen Daten-Bit-Strom erzeugt wird, und das Steuer- bzw. Kontrollsignal Z des Zähler/Phasensynchronisier­ schaltkreises 4 und arbeitet im Parallel-Lademodus oder im In­ krementiermodus.

Im Parallel-Lademodus wird die Referenzphase auf die Phase des X-Signals festgelegt und so der Synchronzustand aufrechterhal­ ten, während im Inkrementiermodus der Zähler 20 kontinuierlich hochzählt, bis der Zustand in den Synchronzustand wechselt. Der Zeitgeberschaltkreis 21 erzeugt ein Zeitgebersignal entspre­ chend dem Betriebsmodus des Zählers 20.

Die zuvor beschriebene Erfindung läßt sich in breitem Maße in synchronen Multiplex-Schaltungen zur Übermittlung von gemul­ tiplexten Bitfolgen anwenden, in welche eine Zeitschlitzsyn­ chroninformation eingefügt ist. Insbesondere, wenn der Schalt­ kreis zur Wiedererlangung der Synchronisation entsprechend der vorliegenden Erfindung aufgebaut ist und in einem passenden Ge­ rät, ähnlich einem Schaltsystem in einer Datenverbindung bzw. einem Datenübertragungssystem mit Wahlleitungen, bietet der Schaltkreis für die Wiedererlangung der Synchronisierung die meisten Vorteile bei der Minimierung von Informationsverlusten. Insbesondere wegen der Einfachheit des Zeitschlitzsynchroni­ sieralgorithmus ist der Aufbau des Schaltkreises vereinfacht. Da die Betriebsweisen im Synchronmodus und im Synchronausfall­ modus durch verschiedene Faktoren bestimmt werden, läßt sich der Synchronzustand für eine lange Zeitdauer aufrechterhalten, selbst wenn die Fehlerrate in der Übermittlungsleitung relativ hoch ist.

Der Schaltkreis erkennt ebenfalls sofort die Änderung der Phase in der Synchronwortsignalfolge und legt die Phase des Zähler- und Zeitgeberschaltkreises auf eine neue Phase der Synchron­ wortsignalfolge fest und verbessert so die Datenübertragungs­ qualität merklich.

Bis jetzt sind viele Arten von Schaltkreisen zur Wiedererlan­ gung des Synchronzustands bekannt, welche ausgezeichnete Syn­ chroneigenschaften bei einer standardisierten Übertragungsge­ schwindigkeit aufweisen. Es sind jedoch bisher keinerlei Schaltkreise zur Synchronisierung bekannt, bei denen nicht­ standardisierte Übertragungsgeschwindigkeiten benutzt werden können. Die Schaltkreise, die nur für die Übertragung mit stan­ dardisierten Übertragungsgeschwindigkeiten konzipiert waren, ergeben bei nicht-standardisierten Übertragungsgeschwindigkei­ ten ein Zusammenbrechen der Synchronisierleistung.

Einer der wesentlichen Vorzüge der Erfindung ist der, daß mit dem vorstehend beschriebenen erfindungsgemäßen Synchronisa­ tionsalgorithmus und Synchronisierschaltkreis eine ausgezeich­ nete Synchronisierleistung erreicht wird.

Claims (5)

1. Synchronisierschaltkreis für eine synchrone Multiplexschal­ tung, welcher folgende Komponenten umfaßt:

• - eine Prüfeinrichtung zum Überprüfen, ob ein Zeitschlitz- Synchronwort in einem empfangenen Datenstrom mit einem vorgegebenen Synchronwort übereinstimmt, wobei die Prüf­ einrichtung als Ergebnis ein erstes Ausgangssignal (X) und ein zweites Ausgangssignal (FER), welches einen Synchron­ ausfall-Zustand anzeigt, erzeugt;
• - eine Erkennungseinrichtung für die Bitfehlerhäufigkeit in einem seriellen Datenstrom, der der Prüfeinrichtung für das Zeitschlitzsynchronwort entstammt, wobei dieser se­ rielle Datenstrom mit einem vorgegebenen Synchronwort verglichen wird, um Bitfehler im Datenstrom zu erkennen, zur Überwachung, ob die erkannten Bitfehler eine Fehler­ häufigkeitsgrenze (ETH) übersteigen, und zur Erzeugung eines Ausgangssignals (BER) in Abhängigkeit dieses Ergeb­ nisses;
• - eine Diskriminatoreinrichtung zur Unterscheidung zwischen einem Synchron- und einem Synchronausfall-Zustand, in Ab­ hängigkeit des Ausgangssignals (BER) der Erkennungsein­ richtung der Bitfehlerhäufigkeit und des zweiten Ausgangs­ signals (FER) der Prüfeinrichtung für das Synchronwort im Synchronausfall-Zustand,
• zur Unterscheidung eines Synchronzustandes als normaler Synchronzustand (I), falls die Fehlerhäufigkeit in dem Zeitschlitzsynchronwort kleiner oder gleich dem Fehler­ häufigkeitsgrenzwert (ETH) ist,
• zur Unterscheidung eines Synchronzustandes als Vor-Alarm- Zustand (J), falls die Fehlerhäufigkeit den Fehlerhäufig­ keitsgrenzwert (ETH) übersteigt,
• zur Unterscheidung eines Synchronzustandes als Synchron­ ausfall-Zustand, wenn die Fehlerhäufigkeit den Häufig­ keitsgrenzwert fortgesetzt während einer bestimmten Zahl von Perioden übersteigt,
• zur Überwachung während des Synchronausfall-Zustands, ob eine dem vorgegebenen Zeitschlitzsynchronwort ent­ sprechende Signalfolge zu dem Zeitpunkt, zu dem das nächste Zeitschlitzsynchronwort erwartet wird, vorhanden ist, welches in Suchschritten (B bis H) für das Zeit­ schlitzsynchronwort weiterbehandelt wird, um zu bestim­ men, ob das erkannte Synchronwort zufällig erzeugt wurde,
• und zur Erzeugung eines Ausgangssignals (W) als Ergebnis dieser Unterscheidungen und Prüfungen;
• - eine Zähler/Phasensynchronisierschaltung, welche in Ab­ hängigkeit des Ausgangssignals (W) der Diskriminator­ einrichtung, des ersten Ausgangssignals (X) und einem Phasenvergleichssignal (Y) ein Ausgangssignal (Z) er­ zeugt, welches zum Festlegen der Phase im Synchronzu­ stand-Betrieb und der Auswahl eines Parallel-Lademodus dient, und welches zur Steuerung des Inkrementiermodus während des Synchronausfall-Zustandes dient, wobei so lange in­ krementiert wird, bis ein Synchronzustand erreicht wird; und
• - eine Zähler- und Zeitgebereinrichtung, welche in Abhängig­ keit des Steuersignals (Z) der Zähler/Phasensynchronisier­ schaltung im Parallel-Lademodus oder im Inkrementiermodus arbeitet und Zeitgebersignale in Übereinstimmung mit je­ dem der Betriebsmoden erzeugt und dann an jede Komponente und an ein System liefert, welches die empfangenen gemul­ tiplexten Daten klassifiziert.

2. Schaltkreis nach Anspruch 1, dadurch gekennzeichnet, daß die Prüfeinrichtung für das Zeitschlitzsynchronwort folgen­ de Teile umfaßt:

• - ein Schieberegister, welches in Abhängigkeit von dem em­ pfangenen Datenstrom und einem Taktpuls, der aus dem em­ pfangenen Datenstrom gewonnen wird, um den empfangenen seriellen Bitstrom um ein Bit verschoben bereitzustel­ len;
• - eine Vergleichsschaltung (7), um den geshifteten Daten­ strom aus dem Schieberegister der Erkennungseinrichtung für Synchronwortbitfehler zuzuleiten und um das erste Ausgangssignal (X), welches ein Ergebnis der Prüfung auf eine vorgegebene Synchronwortsignalfolge ist, zur Zähler/Phasensynchronisiereinrichtung zuzuleiten; und
• - einen Puffer (8), der auf das erste Ausgangssignal (X) der Vergleichsschaltung (7) und das Zeitgebersignal hin das Ausgangssignal (FER) liefert, welches als Ergebnis der Prüfung auf das Vorhandensein eines vorgegebenen Syn­ chronwortes im Synchronausfall-Zustand ist.

3. Schaltkreis nach Anspruch 1, dadurch gekennzeichnet, daß die Erkennungseinrichtung für Bitfehler des Synchronwortes folgende Teile umfaßt:

• - einen internen Synchronwortgenerator, der in Abhängigkeit eines Zeitgebersignals und dem vorgegebenen Synchronwort die dem vorgegebenen Synchronwort entsprechende Signal­ folge erzeugt;
• - eine Erkennungseinrichtung für Bitfehler, welche die vor­ gegebene Synchronwortsignalfolge des internen Synchron­ wortgenerators mit der Synchronwortsignalfolge aus der Prüfeinheit für das Zeitschlitzsynchronwort vergleicht und einen Bitfehlerhäufigkeitswert liefert; und
• - eine Vergleichseinheit (11) für einen Bitfehlerhäufig­ keitsgrenzwert zur Unterscheidung, ob eine durch die Er­ kennungseinrichtung für Bitfehler erkannte Bitfehlerhäu­ figkeit einen vorgegebenen Fehlerhäufigkeitsgrenzwert (ETH) übersteigt, und zur Weitergabe des Ergebnisses des Vergleichs an die Diskriminatoreinrichtung für den Syn­ chronzustand.

4. Schaltkreis nach Anspruch 2, dadurch gekennzeichnet, daß das Schieberegister ein 16 Bit-Schieberegister ist, und daß die Vergleichseinheit (11) eine vorgegebene 16 Bit-Signal­ folge speichert, um so die Signalfolge mit den parallelen geshifteten 16 Bit-Daten des Schieberegisters während einer Taktperiode zu vergleichen und das erste Ausgangssignal (X) als Null lediglich während der Taktperiode zu liefern.

5. Schaltkreis nach Anspruch 3, dadurch gekennzeichnet, daß die Vergleichseinheit (11) für den Bitfehlerhäufig­ keitsgrenzwert ein Ausgangssignal (BER) liefert, welches 0 wird, wenn die Bitfehlerhäufigkeit den Bitfehlergrenzwert (ETH) von 2 übersteigt, und welches 1 wird, wenn die Bit­ fehlerhäufigkeit kleiner oder gleich dem Bitfehlerhäufig­ keitsgrenzwert von 2 ist.