JPS58204653A - デジタル同期信号検出装置 - Google Patents
デジタル同期信号検出装置Info
- Publication number
- JPS58204653A JPS58204653A JP57087701A JP8770182A JPS58204653A JP S58204653 A JPS58204653 A JP S58204653A JP 57087701 A JP57087701 A JP 57087701A JP 8770182 A JP8770182 A JP 8770182A JP S58204653 A JPS58204653 A JP S58204653A
- Authority
- JP
- Japan
- Prior art keywords
- pulse
- synchronization
- synchronizing
- circuit
- digital
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/0602—Systems characterised by the synchronising information used
- H04J3/0617—Systems characterised by the synchronising information used the synchronising signal being characterised by the frequency or phase
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、デジタル同期信号を−りな（検出し５る＃Ｃ
置に関するものである。
置に関するものである。
一般に、デジタル毎号は第１図にボすような個号系ダリ
で、フレーム母に同期イば号が配列される。
で、フレーム母に同期イば号が配列される。
図に７６いて、Ｓはデジタル同期（ｇ号（以下「同期パ
ターン」という。）、Ｄはデータ信号、Ｔハｌフレーム
ルｊ間を示す。かかるデジタル信号から同ル、バター／
Ｓを検出するのに、初期化回路なるものが使用される。
ターン」という。）、Ｄはデータ信号、Ｔハｌフレーム
ルｊ間を示す。かかるデジタル信号から同ル、バター／
Ｓを検出するのに、初期化回路なるものが使用される。
例えば同期パターンＳが２０ビツトより成る場合、記憶
された正規の同期ノ（ターンと１ジタル信号とを順次比
較し、第２図に示すように３フレ一ム分の３個の同期パ
ターン６０ビツトが同時に正規の同期パターンに合致し
たとき同期パルスを発生する回路を初期化回路という。
された正規の同期ノ（ターンと１ジタル信号とを順次比
較し、第２図に示すように３フレ一ム分の３個の同期パ
ターン６０ビツトが同時に正規の同期パターンに合致し
たとき同期パルスを発生する回路を初期化回路という。
この初期化回路は１次のようにして実現する。例えはデ
ータ信号が５０ビツトより成るとすれは、ｌフレームは
２０ ＋５０ ＝ ７０ビツトとなり、３フレームに旦
る同期パターンを検出するには２０ Ｘ ３＋５０Ｘ
２ ＝ １６０ビツトを要するから、１６０段のシフト
レジスタを用意し３か所の同期）（ターンＳ部分６０ビ
ツトをロジック・プレイ（ビット比較回路）に結−し、
ロジックΦアレイに予め設定された標準の同期パターン
と一致するかどうかを検出し、−致すれば同期パルスを
発生させる。こうして初期化回路により同期パルスが発
生している状態では、２０ビツトの同期パターンＳのあ
とに５０ビツトのデータ信号りが現われ、その後再び２
０ビツトの同期パターンＳが現われることが予想される
。しかし、この同期パターンＳが予想される位置に現わ
れなかったり、又は同期パター、／５ＫｖＡりを生じた
りすると、同期パルスは発生されなくな４・。
ータ信号が５０ビツトより成るとすれは、ｌフレームは
２０ ＋５０ ＝ ７０ビツトとなり、３フレームに旦
る同期パターンを検出するには２０ Ｘ ３＋５０Ｘ
２ ＝ １６０ビツトを要するから、１６０段のシフト
レジスタを用意し３か所の同期）（ターンＳ部分６０ビ
ツトをロジック・プレイ（ビット比較回路）に結−し、
ロジックΦアレイに予め設定された標準の同期パターン
と一致するかどうかを検出し、−致すれば同期パルスを
発生させる。こうして初期化回路により同期パルスが発
生している状態では、２０ビツトの同期パターンＳのあ
とに５０ビツトのデータ信号りが現われ、その後再び２
０ビツトの同期パターンＳが現われることが予想される
。しかし、この同期パターンＳが予想される位置に現わ
れなかったり、又は同期パター、／５ＫｖＡりを生じた
りすると、同期パルスは発生されなくな４・。
本発明は、上記第１の同期パルスの外に第２゜ＷＪ３の
同期パルスを発生する手段を設けることにより、かかる
初期化回路の欠点を除去しようとするものである。以下
、本発明の特徴を図面を用いて具体的に説明する。
同期パルスを発生する手段を設けることにより、かかる
初期化回路の欠点を除去しようとするものである。以下
、本発明の特徴を図面を用いて具体的に説明する。
第３図は本発明の実施例を示すブロック図、第４図はそ
の動作を示す波形図である。第３図ｙｃおける（す、
（！り 、・・・・・、屯）は、第４図における波形ａ
。
の動作を示す波形図である。第３図ｙｃおける（す、
（！り 、・・・・・、屯）は、第４図における波形ａ
。
ｂ、・・・・・、ｎが現われる個所を示す。第３図にお
いて、ｉｌ＋は信号入力端子で、ここに第１図に示した
デジタル１ぎ号が人力される。たたし、第４図ａは、厳
密にはデジタル信号の波形ではなく同期パターンの位置
ないしタイミングを示す。（２）は、主クロツク発振器
で入力信号の各ビットに対応するクロック・パルスを発
生する。Ａは前述したｖＪ期化回路で、その中に第２図
に例示したビット数１６０に対応する１６０段のシフト
レジスタ（３）とビット比較回路（４）とがある。ビッ
ト比較回路（４）は、３かｆｆｒの同期パターンを２０
ビツトずつ同時に標準同期パターンと比較し、一致して
いれはＭｌの同期パルス（第４図ｂ）を発生する。ｔ５
１は信号出力端子で、入力端子（１）からのデジタル信
号がそのままこの端子（５）から出力される。
いて、ｉｌ＋は信号入力端子で、ここに第１図に示した
デジタル１ぎ号が人力される。たたし、第４図ａは、厳
密にはデジタル信号の波形ではなく同期パターンの位置
ないしタイミングを示す。（２）は、主クロツク発振器
で入力信号の各ビットに対応するクロック・パルスを発
生する。Ａは前述したｖＪ期化回路で、その中に第２図
に例示したビット数１６０に対応する１６０段のシフト
レジスタ（３）とビット比較回路（４）とがある。ビッ
ト比較回路（４）は、３かｆｆｒの同期パターンを２０
ビツトずつ同時に標準同期パターンと比較し、一致して
いれはＭｌの同期パルス（第４図ｂ）を発生する。ｔ５
１は信号出力端子で、入力端子（１）からのデジタル信
号がそのままこの端子（５）から出力される。
Ｂは、本発明に用いる補正回路すなわち第２の同期パル
スな発生する手段である。その中には、相関器（６）や
７０進カウンタ（７）などがある。デジタル相関器（６
１は、例えば２０ビット中１６ビツト以上一致すると１
定パルス幅のパルス（第４図ｅ ）ヲ１ 出力するもの−０１ このビット数１６をハミング距＃
（又はデジタル相関値）という。このデジタル相関値を
デジタル相関器（６）に設定しておく。デジタル相関値
を１６に設定すると、デジタル相関値１５以下では、デ
ジタル相関器（６）は出力パルスな発生しない。カウン
タ（７）は、ｌフレーム分のビット数７０を１を数し７
０をカウントする毎にパルスを出し同期パルスでリセッ
トされるもので、同期パターンＳの終了後からカウント
を始め７ｏビットをカウントし終わると出力パルス（第
４図Ｃ）を発生する。（８）は、クロック・パルスによ
す大刀パルスを１ビット分遅らせるラッチ回路でｃｋは
そツクロック端子を下１゜よって、カウンタ（７）の出
力パルスはラッチ回路（８）により１ビットだけ遅れタ
ハルス（第４図ｄ）となる。デジタル相関器（６１）出
力パルス（第４図ｅ）はこのパルス（ｋ４ｔｄｄ）を力
・・ するハルス輪を持つので、正常状態ではアンド回
路（９）はｌ出力パルス（第４図ｆ）を生じる。
スな発生する手段である。その中には、相関器（６）や
７０進カウンタ（７）などがある。デジタル相関器（６
１は、例えば２０ビット中１６ビツト以上一致すると１
定パルス幅のパルス（第４図ｅ ）ヲ１ 出力するもの−０１ このビット数１６をハミング距＃
（又はデジタル相関値）という。このデジタル相関値を
デジタル相関器（６）に設定しておく。デジタル相関値
を１６に設定すると、デジタル相関値１５以下では、デ
ジタル相関器（６）は出力パルスな発生しない。カウン
タ（７）は、ｌフレーム分のビット数７０を１を数し７
０をカウントする毎にパルスを出し同期パルスでリセッ
トされるもので、同期パターンＳの終了後からカウント
を始め７ｏビットをカウントし終わると出力パルス（第
４図Ｃ）を発生する。（８）は、クロック・パルスによ
す大刀パルスを１ビット分遅らせるラッチ回路でｃｋは
そツクロック端子を下１゜よって、カウンタ（７）の出
力パルスはラッチ回路（８）により１ビットだけ遅れタ
ハルス（第４図ｄ）となる。デジタル相関器（６１）出
力パルス（第４図ｅ）はこのパルス（ｋ４ｔｄｄ）を力
・・ するハルス輪を持つので、正常状態ではアンド回
路（９）はｌ出力パルス（第４図ｆ）を生じる。
この出力パルス（第４図ｆ）は、ビット比軟臣１路（４
）の生じる第１の同期パルス（第４図ｂ）と共にオア回
路（ＩＩに入力されるので、同期パターンＳがビット比
軟（ロ）路（４）の標準同期パターンと１玖しなくても
、例えは同期パターンＳの２０ビット中１６ビツト以上
が一致しさえすわば、つまり同期パターンＳに多少の一
つを生じても、オア回路叫は出力パルス（第４図ｇ）を
発缶する。この出力パルス（第４図ｇ）は、後述のよう
に同期パルスの外にリセット・パルスとして使用される
。しかし、同期パターンＳが椰準同ルｊパターンと著し
く異なったときには、同期パルスは発生されないことに
なる。したかつて、上述の補正回路Ｂたけでは、一度で
も同期パターンＳが標準同期パターンと１しく異なるか
又は欠落したりすると同期パルスが出力されず、この場
合のデータが保躾されない虞れがある。
）の生じる第１の同期パルス（第４図ｂ）と共にオア回
路（ＩＩに入力されるので、同期パターンＳがビット比
軟（ロ）路（４）の標準同期パターンと１玖しなくても
、例えは同期パターンＳの２０ビット中１６ビツト以上
が一致しさえすわば、つまり同期パターンＳに多少の一
つを生じても、オア回路叫は出力パルス（第４図ｇ）を
発缶する。この出力パルス（第４図ｇ）は、後述のよう
に同期パルスの外にリセット・パルスとして使用される
。しかし、同期パターンＳが椰準同ルｊパターンと著し
く異なったときには、同期パルスは発生されないことに
なる。したかつて、上述の補正回路Ｂたけでは、一度で
も同期パターンＳが標準同期パターンと１しく異なるか
又は欠落したりすると同期パルスが出力されず、この場
合のデータが保躾されない虞れがある。
Ｃは、このために設ける補助則期パルス発生回路−すな
わち第３の同期パルス発生手段である。ただし、補助同
期パルス発生回路Ｃは、従来のものと同じ構成であって
、補正回路Ｂで同期パルスが得られなかった時に補助の
（２ＪＪ３の）同期パルスを発生するものである。（１
１）はカウンタ（７）と同様に１ル−ムすなわち７０ビ
ツトをａ１θし、７ｏをカウントする母にカウンタ（力
と同じ位置に出力バルス（第４図ｈ）を発生する７０道
カウンタである。
わち第３の同期パルス発生手段である。ただし、補助同
期パルス発生回路Ｃは、従来のものと同じ構成であって
、補正回路Ｂで同期パルスが得られなかった時に補助の
（２ＪＪ３の）同期パルスを発生するものである。（１
１）はカウンタ（７）と同様に１ル−ムすなわち７０ビ
ツトをａ１θし、７ｏをカウントする母にカウンタ（力
と同じ位置に出力バルス（第４図ｈ）を発生する７０道
カウンタである。
０３１は、＋８１と同様のラッチ回路で、カウンメ圓の
出力パルスな１ビツトだけ遅らせる（＠４図Ｊ）。
出力パルスな１ビツトだけ遅らせる（＠４図Ｊ）。
このラッチ回路１３の出力パルスは、アンド回路（１５
１及びカウンタ（１ｊに印加される。カウンタｕｚは、
ラッチ回路４１３１の出力パルス（第４図ｊ）を受け、
その立上がりと同時に立上り、ｆｌｋ枕する一定数（例
えば４）番目のパルスの立上がりと同時に立トがり、そ
の次（例えば５査目）のパルスの立上がりで再び立上が
るパルス（第４図ｋ）を発生するカウンタである。たた
し、正常状態では、カウンタＱ２１は、オア回路Ｏｔｊ
の出力パルス（第４図ｇ）によってリセットされ続ける
ので、−レベルの出力を発生しない。０嚇は、カウンタ
０の出力パルスの立上がりによって反転する出力を発生
するフリツノ・フロップ回路であるが、正′に状態では
、カウン□２．．．７．ヵゆよ７６．１あ１．□っ１：
：リアＩＦ！Ｉ ＊ （１１０） ｌＪｊカパルス（第
４図ｇ）によってリセットされ続けるので、その出力は
低レベルである（第４図１１１）。
１及びカウンタ（１ｊに印加される。カウンタｕｚは、
ラッチ回路４１３１の出力パルス（第４図ｊ）を受け、
その立上がりと同時に立上り、ｆｌｋ枕する一定数（例
えば４）番目のパルスの立上がりと同時に立トがり、そ
の次（例えば５査目）のパルスの立上がりで再び立上が
るパルス（第４図ｋ）を発生するカウンタである。たた
し、正常状態では、カウンタＱ２１は、オア回路Ｏｔｊ
の出力パルス（第４図ｇ）によってリセットされ続ける
ので、−レベルの出力を発生しない。０嚇は、カウンタ
０の出力パルスの立上がりによって反転する出力を発生
するフリツノ・フロップ回路であるが、正′に状態では
、カウン□２．．．７．ヵゆよ７６．１あ１．□っ１：
：リアＩＦ！Ｉ ＊ （１１０） ｌＪｊカパルス（第
４図ｇ）によってリセットされ続けるので、その出力は
低レベルである（第４図１１１）。
こうして、はば正′絡の状態では、アンド回路ｕ−３は
出力パルスを生ぜず、オア回路ｔ、ｔｅはオア回路００
１の出力パルス（第４図ｇ）のみを同期ノ（ルス（第４
図０）として出力端子Ｕ力に送出する。この同期ノくル
ス（第４図ｎ）は、カウンタ（７）をリセットするのに
用いる。第４図において、上記のように同期ノ（ターン
Ｓに多少誤りがある場合を点線）（ターンＳで示した。
出力パルスを生ぜず、オア回路ｔ、ｔｅはオア回路００
１の出力パルス（第４図ｇ）のみを同期ノ（ルス（第４
図０）として出力端子Ｕ力に送出する。この同期ノくル
ス（第４図ｎ）は、カウンタ（７）をリセットするのに
用いる。第４図において、上記のように同期ノ（ターン
Ｓに多少誤りがある場合を点線）（ターンＳで示した。
次に、同期パターンＳが標準同期）くターンと着１、
＜ ｓなるか又は全く欠落した場合を説明する。
＜ ｓなるか又は全く欠落した場合を説明する。
凶では、便宜上欠落した場合を示す。このような場合は
、上述のようにオア回路Ｑ（１は出力）（ルス（第４図
ｇ）を発生しない。ゆえに、カウンタ（１４は、リヒッ
トされず、ラッチ回路（１３１の出力〕くルス（第４図
Ｊ）を受けると、その立上がりと共に立上がり４査目の
パルスの立上がりと共に立下がり、その次のパルスの立
上がりで再び立上がるノくルス（渠４図ｋ）を発生する
。同様にリセットされないので、フリップ・フロップ回
路（４）は、カウンタＬ１２＋の出力パルスの立−Ｌが
りでＪ反転Ｊるノくルス、すなわち第４図ｊのパルスの
立上がりで立上がりそれから５査目のパルスの立上がり
で立下がるパルス（Ｍ４図Ｉｎ ）を発生する。したが
って、アンド回路（１！ｉｆはラッチ回路（１３１の出
力パルス（ｍ４図」）と同じパルスすなわち第３の同期
パルスを４個生じ、オア回路ｕｔ９を経て同期パルス（
第４図ｎ）を出力端子ＯＤに送出する。この４個の補助
同期パルスを送出する間に同期パターンＳが正常状態に
戻れば５ カウンタＯ２及びフリップ・フロップ回路は
リセットされその後はまた正常な同期パルスが出力端子
ａｎＫ得られることになる。しかし、図示のように、そ
の期間内に同期パターンＳが正常状態に戻らない場合は
、その期間終了後方ウンタα３の出力は尚レベルである
がフリップ−フロ７１回路（１４１の出力は低レベルと
なるので、同期パルスの送出は停止される。なお、図示
しないが、このとき装置全体を停止させるようにしても
よい。このように、一定期間内に限り補助同期パルスを
出すのは、補助同期パルスを無［Ｋ出力すると弊害があ
るので、これを回避するためである。
、上述のようにオア回路Ｑ（１は出力）（ルス（第４図
ｇ）を発生しない。ゆえに、カウンタ（１４は、リヒッ
トされず、ラッチ回路（１３１の出力〕くルス（第４図
Ｊ）を受けると、その立上がりと共に立上がり４査目の
パルスの立上がりと共に立下がり、その次のパルスの立
上がりで再び立上がるノくルス（渠４図ｋ）を発生する
。同様にリセットされないので、フリップ・フロップ回
路（４）は、カウンタＬ１２＋の出力パルスの立−Ｌが
りでＪ反転Ｊるノくルス、すなわち第４図ｊのパルスの
立上がりで立上がりそれから５査目のパルスの立上がり
で立下がるパルス（Ｍ４図Ｉｎ ）を発生する。したが
って、アンド回路（１！ｉｆはラッチ回路（１３１の出
力パルス（ｍ４図」）と同じパルスすなわち第３の同期
パルスを４個生じ、オア回路ｕｔ９を経て同期パルス（
第４図ｎ）を出力端子ＯＤに送出する。この４個の補助
同期パルスを送出する間に同期パターンＳが正常状態に
戻れば５ カウンタＯ２及びフリップ・フロップ回路は
リセットされその後はまた正常な同期パルスが出力端子
ａｎＫ得られることになる。しかし、図示のように、そ
の期間内に同期パターンＳが正常状態に戻らない場合は
、その期間終了後方ウンタα３の出力は尚レベルである
がフリップ−フロ７１回路（１４１の出力は低レベルと
なるので、同期パルスの送出は停止される。なお、図示
しないが、このとき装置全体を停止させるようにしても
よい。このように、一定期間内に限り補助同期パルスを
出すのは、補助同期パルスを無［Ｋ出力すると弊害があ
るので、これを回避するためである。
以上説明したとおり、本発明によれば、同期パターンに
多少１りがある場合は補正回路により、また同期パター
ンに著しい誤りがある場合は補助同期パルス発生回路に
よって、２ムに同期パルスの位置を予想して同期パルス
を補正・補足するので確実な同期パルスを得ることがで
き、したかって受（Ｉ！信号をより１効に使用し５るこ
とになる。
多少１りがある場合は補正回路により、また同期パター
ンに著しい誤りがある場合は補助同期パルス発生回路に
よって、２ムに同期パルスの位置を予想して同期パルス
を補正・補足するので確実な同期パルスを得ることがで
き、したかって受（Ｉ！信号をより１効に使用し５るこ
とになる。
なお、本発明は、上述の実施例に限らず、％針−永の範
囲に記載した発明の要旨を逸脱しない範囲内において種
々の変形・変更をしうるものである。
囲に記載した発明の要旨を逸脱しない範囲内において種
々の変形・変更をしうるものである。
ｍ１図はデジタル同期信号を有する信号系列のフレーム
構成を示す図、第２図は初期化回路に用いるデジタル同
期信号の標準パターンを示す図、第３図は本発明の実施
例を示すブロック図、第４ 図はその動作を示
す波形図である。 Ａ・・・・・第ｌの同期パルス発生手段、Ｂ・・・・・
・Ｍ２の同期パルス発生手段、Ｃ・・・・・ｌ＠３の同
期パルス発生手段、Ｕα・・・・・第ｌ及び第２同期パ
ルスの１１！塩和を得る子板、（１２、１４）・・・・
・第３の同現１パルスの送出ｔｂｌＪ御手段。 （−〉、・・） 秒
構成を示す図、第２図は初期化回路に用いるデジタル同
期信号の標準パターンを示す図、第３図は本発明の実施
例を示すブロック図、第４ 図はその動作を示
す波形図である。 Ａ・・・・・第ｌの同期パルス発生手段、Ｂ・・・・・
・Ｍ２の同期パルス発生手段、Ｃ・・・・・ｌ＠３の同
期パルス発生手段、Ｕα・・・・・第ｌ及び第２同期パ
ルスの１１！塩和を得る子板、（１２、１４）・・・・
・第３の同現１パルスの送出ｔｂｌＪ御手段。 （−〉、・・） 秒
Claims (1)
- デジタル同期イ６号を含む信号系列のうち連続する複数
フレーム分のデジタル同期信号が該同期信号の標準パタ
ーンと一致したとき第１の同期パルスを発生する手段と
、上記信号系列の各フレームのデジタル同期４６号のパ
ターンと上記標準パターンとのデジタル相関値が所定の
値にあるとき第２の同期パルスを発生する手段と、上記
デジタル４ｇ号のクロック・パルスを計数して上記１６
号系列の１フレーム毎に第３の同期パルスを発生する手
段と、上記第１及び第２の同期パルスの一理和を得る千
成と、この−理和出力の有無により上畠己第３の同ルＪ
パルスの送出を制御する手段とを具えたデジタル同期（
ｇ号検出装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57087701A JPS58204653A (ja) | 1982-05-24 | 1982-05-24 | デジタル同期信号検出装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57087701A JPS58204653A (ja) | 1982-05-24 | 1982-05-24 | デジタル同期信号検出装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58204653A true JPS58204653A (ja) | 1983-11-29 |
| JPH0119670B2 JPH0119670B2 (ja) | 1989-04-12 |
Family
ID=13922216
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57087701A Granted JPS58204653A (ja) | 1982-05-24 | 1982-05-24 | デジタル同期信号検出装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58204653A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02202734A (ja) * | 1988-12-14 | 1990-08-10 | Electron & Telecommun Res Inst | 同期式多重化装置のリフレーム回路 |
-
1982
- 1982-05-24 JP JP57087701A patent/JPS58204653A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02202734A (ja) * | 1988-12-14 | 1990-08-10 | Electron & Telecommun Res Inst | 同期式多重化装置のリフレーム回路 |
| JP2534788B2 (ja) * | 1988-12-14 | 1996-09-18 | エレクトロニクス アンド テレコミュニケーションズ リサーチ インスティテュート | 同期式多重化装置のリフレ―ム回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0119670B2 (ja) | 1989-04-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0126586B1 (en) | Television frame signal synchronizing circuits | |
| US3938086A (en) | Circuit arrangement for correcting slip errors in pcm receivers | |
| US4320511A (en) | Method and device for conversion between a cyclic and a general code sequence by the use of dummy zero bit series | |
| JPS58204653A (ja) | デジタル同期信号検出装置 | |
| US6404833B1 (en) | Digital phase synchronizing apparatus | |
| JPS62206976A (ja) | ビデオメモリ−の制御装置 | |
| JPS5836865B2 (ja) | デ−タ伝送方式及びその受信回路 | |
| JP3493111B2 (ja) | 半導体集積回路装置 | |
| KR0120533B1 (ko) | 멀티플랙스 아날로그 콤퍼넌트(mac) 방식의 라인 동기검출회로 | |
| JPS63116537A (ja) | 同期保護回路 | |
| JP2809404B2 (ja) | 誤りパルス付加回路 | |
| JPS5939147A (ja) | 調歩同期はずれ補正方式 | |
| JPH02162856A (ja) | データ通信装置 | |
| JPS60213148A (ja) | デ−タ伝送装置 | |
| JPH05336096A (ja) | フレーム同期信号検出回路 | |
| JPS60248088A (ja) | サンプリングクロツク再生回路 | |
| JPH03133226A (ja) | フレーム位相同期回路 | |
| JPH065832B2 (ja) | 受信同期回路 | |
| JPS6398238A (ja) | 高速フレーム同期方法 | |
| JPS61205040A (ja) | フレ−ム同期検出装置 | |
| JPS6333803B2 (ja) | ||
| JPS583376A (ja) | 同期信号処理回路 | |
| JPH04190288A (ja) | 信号処理装置 | |
| JPH01225246A (ja) | フレーム同期装置 | |
| JPH0439628B2 (ja) |