JPH02162856A - データ通信装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 データ通信におけるデータの送信タイミングを自動補正
してデータの受信タイミングに同期させるデータ通信装
置に関し、 データの送信タイミングを正確に自動補正してデータの
受信タイミングに同期させることを目的とし、 入力される受信データと出力される送信データのタイミ
ングが規定されたプロトコルを利用したデータ通信装置
であって、前記受信データが装置内のシリアル・データ
受信部に到達するまでの受信遅延発生源で生じる受信遅
延と等しい補正遅延を有する補正遅延回路と、シリアル
・データ送信部から送信遅延発生源を介して出力される
送信遅延を含む前記送信データを前記補正遅延回路を介
して帰還し、前記受信遅延を含む受信データから生成し
た受信クロックを自動補正して送信クロックを出力する
送信クロック自動補正部とを具備するように構成する。

（産業上の利用分野〕 本発明はデータ通信装置に係り、特に、データ通信にお
けるデータの送信タイミングを自動補正してデータの受
信タイミングに同期させるデータ通信装置に関する。

データ通信プロトコル上、データの受信タイミングに対
してデータの送信タイミングが規定されている場合、例
えば、データ通信装置は受信タイミングに対する送信タ
イミングを同期させる必要がある。そこで、このような
データの送信タイミングを自動補正してデータの受信タ
イミングに同期させることのできるデータ通信装置が要
望されている。

〔従来の技術〕

従来のデータ通信装置においては、送受信データ間の規
定されたタイミングを満足させるために装置毎に固有の
値を設定し、この値によってデータ送信タイミングを制
御していた。すなわち、装置の設置条件が変われば、出
力される送信データと入力される受信データとの間での
タイミングのずれが生じることになっていた。

〔発明が解決しようとする課題〕

上述したように、データ通信装置は、一般に、装置内の
遅延発生源による遅延の影響を含む送信データと入力さ
れる受信データとの間でタイミングのずれが生じること
になっていた。この送受信データ間のタイミングずれを
補正するために、従来、データ通信装置内のレシーバや
ドライバ等の遅延発生源で生じる遅延に相当する時間を
予め設定し、この設定時間を利用して遅延発生源の遅延
を補正する装置が提案されている。

ところで、遅延発生源において生じる遅延は、例えば、
データ通信装置が設置される場所の温度等に依存して変
化する。そのため、遅延を補正するために予め設定する
遅延補正の値は、データ通信装置が設置される場所に応
じて決める必要があった。さらに、補正に使用する遅延
時間の設定は、データ通信装置の設置場所が変わる度毎
にその設置環境に適合した値に変更する必要があった。

本発明は、上述した従来のデータ通信装置が有する課題
に謹み、データの送信タイミングを正確に自動補正して
データの受信タイミングに同期させることを目的とする
。

〔課叩を解決するための手段〕

第１図は本発明に係るデータ通信装置の原理を示すブロ
ック図である。

本発明によれば、入力される受信データＲＤと出力され
る送信データＳＤのタイミングが規定されたプロトコル
を利用したデータ通信装置であって、前記受信データＲ
Ｄが装置内のシリアル・データ受信部１に到達するまで
の受信遅延発生源２で生じる受信デイレイＤ１と等しい
補正デイレイＤ、を有する補正遅延回路３と、シリアル
・データ送信部４から送信遅延発生源５を介して出力さ
れる送信デイレイＤｔを含む前記送信データＳＤを前記
補正遅延回路３を介して帰還し、前記受信デイレイＤ、
を含む受信データＲｘＤから生成した受信クロックＲｘ
Ｃを自動補正して送信クロックＴｘＣを出力する送信ク
ロック自動補正部６とを具備するデータ通信装置が提供
される。

〔作　用〕

第２図は第１図のデータ通信装置の作用を説明するため
のタイミング図である。

まず、受信部において、受信データＲＤは装置内のシリ
アル・データ受信部１に到達するまでに、例えば、レシ
ーバ等の受信遅延発生源２によるデイレイＤ＋が含まれ
る。すなわち、シリアル・データ受信部ｌに供給される
受信データＲｘＤは、データ通信装置に入力される受信
データＲＤよりもデイレイＤ１だけ遅れることになる。

そして、シリアル・データ受信部１からは、デイレイＤ
１を含む受信データＲｘＤから作成された受信クロック
ＲｘＣが出力される。

一方、送信データＳＤには、受信遅延発生源２によるデ
イレイＤ、とドライバ等の送信遅延発生源５によるデイ
レイＤ２が含まれている。この送信データＳＤは、補正
遅延回路３を介してデイレイＤ、たけさらに遅延され、
その遅延された送信データ（帰還信号）　５Ｄｉｎが送
信クロック自動補正部６に帰還されるようになされてい
る。ここで、補正遅延回路３は受信遅延発生源２と等価
な回路とされ、補正遅延回路３におけるデイレイＤ、は
、受信遅延発生源２におけるデイレイＤ１と等しい遅延
を有するようになされている。すなわち、帰還信号５Ｄ
ｉｎは、受信データＲＤよりもデイレイＤ、−Ｄ、の和
だけ遅延されることになる。

以上において、受信データＲｘＤ　（すなわち、受信ク
ロックＲｘＣ）は、遅延に関して、ＲｘＤ　”＝　ＲＤ
　＋　Ｄ　Ｉとなり、また、送信データ５Ｄｉｎは、５
Ｄｉｎ　＝　ＲＤ　＋　Ｄ、　＋Ｄ２＋０３＝ＲＤ＋２
・Ｄ、＋Ｄ、となる。従って、遅延を含む受信データＲ
ｘＤと、帰還信号５Ｄｊｎとの同期を取ることにより、
受信遅延発生源２によるデイレイＤ、および送信遅延発
生源５によるデイレイＤ２の影響を取り除き、入力され
る受信データＲＤと出力される送信データＳＤとの同期
を取ることができる。

ここで、補正遅延回路３は、受信遅延発生源２の回路と
等価な回路で構成されているため、例えば、データ通信
装置が設置される場所の温度変化等により受信遅延発生
源２で生じる遅延時間が変化したとしても、補正遅延回
路３は温度変化等の影響を含めて受信遅延発生源２と等
価な遅延時間を有しているため、特別な調整を行うこと
なく、常に、入力される受信データＲＤと出力される送
信データＳＤとの同期を取ることができる。

〔実施例〕

以下、図面を参照して本発明に係るデータ通信装置の実
施例を説明する。

第３図は本発明のデータ通信装置の一実施例を示すブロ
ック図である。同図に示されるように、外部の伝送路を
介して伝達される受信データＲＤは、レシーバ２を経て
シリアル・データ受信部１に受信データＲｘＤとして供
給され、シリアル・データ受信部１において受信データ
ＲｘＤをシリアル／パラレル変換するようになされてい
る。ここで、受信データＲｘＤには、レシーバ２におけ
るデイレイＤ、が含まれることになる。この受信データ
ＲｘＤは、受信用ＤＰＬＬ（Ｄｉｇｉｔａｌ　Ｐｈａｓ
ｅ　Ｌｏｃｋｅｄ　Ｌｏｏｐ）７にも供給され、受信用
ＤＰＬＬ　７において、受信クロックＲｘＣが作成され
、シリアル・データ受信部１のクロック入力端子Ｃにに
供給される。従って、受信クロックＲｘＣにも、デイレ
イＤ１が含ま九ることになる。

また、受信用ＤＰＬＬ　７のクロック入力端子ＣＫには
、外部からのクロック信号ＣＬＫが供給されるようにな
されている。

受信クロックＲｘＣは、送信クロック自動補正部６内の
フリップ・フロップ６１および６２のＤ端子に供給され
ている。該フリップ・フロップ６１および６２のクロッ
ク入力端子ＣＫには、位相差検出用の５ビツトカウンタ
６３の１０進で第１５番目（（１５）、３）および第１
６番目〔（１６）　ｌｏ）のカウンタ出力がデコーダ回
路６４を介して供給されるようになされている。

位相差検出カウンタ６３およびデコーダ回路６４の動作
については、後に詳述するが、位相差検出カウンタ６３
のカウント値（１５）　、　０および（１６）　、。を
フリップ・フロップ６１および６２のクロック入力端子
ＧＫに供給するのは、これらのカウント値（１５Ｌ。お
よび（１６）　Ｉｏが５ピントカウンタ６３のカウント
値の中央の両側に位置することになるからである。

フリップ・フロップ６１の出力信号Ａおよびフリップ・
フロップ６２の出力信号Ｂは、定数選択回毎６７に供給
され、この定数選択回路６７において出力信号Ａおよび
Ｂに対応した定数が選択される。この選択された定数は
加算器６６に供給され、送信クロック発生用の５ビツト
カウンタ６５から出力される送信クロックＴｘＣの自動
補正を行うようになされている。送信クロックＴｘＣは
、シリアル・データ送信部４のクロック入力端子（Ｊに
供給され、この送信クロックＴｘＣに従った送信データ
ＴｘＤがドライバ５に供給されるようになされている。

そして、シリアル・データ送信部４でパラレル／シリア
ル変換された送信データＴｘＤは、ドライバ５における
デイレイＤ２だけさらに遅延され、伝送路に対して送信
データＳＤを送達することになる。ここで、シリアル・
データ受信部１およびシリアル・データ送信部４は、デ
ータのシリアル／パラレル変換を行うＳ　Ｉ　Ｕ（Ｓｅ
ｒｉａｌ　Ｉｎｔｅｒｆａｃｅ　Ｕｎｉｔ）部を構成し
ている。

このように、送信データＳＤには、レシーバ２における
デイレイＤ、とドライバ５におけるデイレイＤ２とが含
まれることになる。そして、デイレイＤ。

およびＤ２を含む送信データＳＤは、遅延補正を行うタ
メノディレイＤ、を発生するレシーバ（遅延発生回路）
３を介してエッヂ検出回路回路６８に帰還信号５Ｄｉｎ
を帰還するようになされている。ここで、レシーバ３は
レシーバ２と等価な回路とされており、レシーバ３にお
けるデイレイＤ３は、レシーバ２におけるデイレイＤ、
と等しい遅延を有することになる。

以上において、受信データＲｘＤ（受信クロックＲｘＣ
）は、遅延に関して、ＲｘＤ＝ＲＤ＋ＤＩとなり、また
、送信データ５Ｄｉｎは、５Ｄｉｎ＝ＲＤ＋Ｄ、　＋Ｄ
ｚ＋Ｄｓ＝ＲＤ＋２・Ｄ、＋Ｄ、となる。従って、遅延
を含む受信データＲｘＤと、遅延を含む送信データ５Ｄ
ｉｎとの同期を取ることにより、受信遅延発生源２によ
るデイレイＤＩおよび送信遅延発生源５によるデイレイ
Ｄ２の影響を取り除き、入力される受信データＲＤと出
力される送信データＳＤとの同期を取ることができる。

以下、本実施例の動作を説明する。

位相差検出カウンタ６３の初期値は、以下に示すように
５ビツト全て零とされ、帰還される送信データ（帰還信
号）　５Ｄｉｎのエッヂを検出すると、零からカウント
を開始するようになされている。すなわち、位相差検出
カウンタ６３は、帰還信号５Ｄｉｎのエッヂを検出した
後のクロック信号ＣＬＫの立ち下がりで順次カウントア
ツプされる。さらに、位相差検出カウンタ６３は、その
カウント値が（１５）　、。

〔１０進でカウト１５〕および（１６）、。で受信クロ
ックＲｘＣをラッチし、カウント（１７）　ｒ。でカウ
ント値をクリア（初期値に戻す）してカウントを停止す
るようになされている。そして、位相差検出カウンタ６
３は、上記の動作を繰り返すようになされている。

位相差検出カウンタの初期値 上位　　　　　　　下位 次に、デコーダ回路６４の動作を説明する。デコーダ回
路６４は下記の真理値表を実現する回路である。すなわ
ち、５ピントの位相差検出カウンタ６３のカウント値が
（０１１１１）の時、すなわち、　１０進の１５の時に
デコーダ回路６４の出力端子１５だけが高レベル（Ｈ）
となる。さらに、カウント値が（１００００）の時、す
なわち、　１０進の１６の時にデコーダ回路６４の出力
端子１６だけが高レベルとなり、そして、カウント値が
（１０００１）の時、すなわち、１０進の１７の時にデ
コーダ回路６４の出力端子１７だけが高レベルとなるよ
うになされている。ここで、位相差検出カウンタ６３の
カウント値が（０１１１１）　、　（１００００）　、
　（１０００１）以外の場合、デコーダ回路６４の出力
端子１５゜１６、１７は、全て低レベル（Ｌ）となるよ
うになされている。

デコーダ回路の動作（真理値表） このようなデコーダ回路６４により、２つのフリップ・
フロップ６１および６２は、位相差検出カウンタ６３の
カウント値が（１５Ｌｏおよび（１６）　ｒ。となる時
の受信クロックＲｘＣをラッチし、出力信号ＡおよびＢ
を定数選択回路６７に出力するようになされている。

次に、定数選択回路６７の動作を説明する。定数選択回
路６７は、２つのフリップ・フロップ６１および６２の
出力信号ＡおよびＢのレベルに応じて下記のような信号
を加算器６６に出力する。すなわち、出力信号Ａが低レ
ベルで出力信号Ｂが低レベルの時、すなわち、受信クロ
ックＲｘＣに対して帰還信号５Ｄｉｎが遅れている時、
定数（１１１１１）が選択される。さらに、出力信号Ａ
が高レベルで出力信号Ｂが低レベルの時、すなわち、す
なわち、受信クロックＲｘＣと帰還信号５Ｄｉｎとが同
期している時、定数（０００００）が選択され、そして
、出力信号Ａが高レベルで出力信号Ｂが高レベルの時、
すなわち１受信クロツクＲｘＣに対して帰還信号５Ｄｉ
ｎが進んでいる時、定数（００００１）が選択されるよ
うになされている。ここで、出力信号Ａが低レベルで出
力信号Ｂが高レベルの時、すなわち、受信クロックＲｘ
Ｃに対して帰還信号５Ｄｉｎが半周期ずれている時には
、このように大きなずれは正常なデータ通信装置では生
じないので、異常が発生したものとして処理される。す
なわち、送信データＳＤと受信データＲＤとの同期を取
るための処理ではなく、異常状態に対応した処理が行わ
れることになる。

定数選択回路の動作 このようにして、定数選択回路６７で選択された定数は
、加算器６６において送信クロックを発生するための送
信クロック発生用の５ピントカウンタ６５の出力に加算
され、これにより送信クロックＴｘＣが補正されること
になる。

第４図は第３図のデータ通信装置の動作を説明するため
のタイミング図である。同図は、上述した５ビツトカウ
ンタを使用した場合を示すものである。すなわち、帰還
信号５Ｄｉｎのエッヂをエッヂ検出回路回路６８で検出
し、位相差検出カウンタ６３のカウントを開始する。こ
れにより、位相差検出カウンタ６３のカウント値が（１
５）　Ｉｏと（１６Ｌ。との間において、送信クロック
ＴｘＣ（送信部の出力ＴｘＤ）が立ち下がることになる
。すなわち、カウント値が（０）、、から（１５）Ｉｏ
と（１６Ｌ６との間までが、送信クロックＴｘＣの半周
期に一致している。従って、位相差検出カウンタ６３の
カウント値が（１５）　、、と（１６）　、。

との間において、受信クロックＲｘＣ（受信部の入力Ｒ
ｘＤ）が立ち下がれば、すなわち、位相差検出カウンタ
６３のカウント値が（１５）　ｌｏおよび（１６ＬＯと
なる時の受信クロックＲｘＣのレベルを示すフリップ・
フロップ６１の出力信号Ａが高レベルでフリップ・フロ
ップ６２の出力信号Ｂが低レベルとなれば、送信クロッ
クＴｘＣと受信クロックＲｘＤが同期したことになる。

この送信クロックＴｘＣと受信クロックＲｘＤが同期し
たとき、定数選択回路６７で選択されるのは定数（００
０００）であり、加算器６６による送信クロック発生用
の５ビツトカウンタ６５の出力との加算でも、カウンタ
６５のカウント値に影響を与えることなく、同期状態が
保持されることになる。

第４図上方の遅れ検出の場合、出力信号ＡおよびＢは低
レベルとなり、定数選択回路６７からは定数（１１１１
１）が加算器６６に出力され、カウント値（１７）Ｉｏ
において送信クロックＴｘＣは１カウント飛ばしてカウ
ントすることになる。すなわち、送信クロックＴｘＣは
１カウント値（１／３２周期）分だけ少ない時間の後、
次の周期が開始されることになる。例えば、第５図に示
されるように、位相差検出カウンタ６３のカウント値が
（１５）　、。および（１６Ｌ。

で、デコーダ回路６４の出力端子１５および１６だけが
それぞれ高レベルとなり、それらのタイミングでフリッ
プ・フロップ６１および６２に受信クロックＲｘＣがラ
ッチされる。そして、上述したように、フリップ・フロ
ップ６１および６２の出力信号ＡおよびＢが共に低レベ
ルの場合、位相差検出カウンタ６３のカウント値が（１
７Ｌｏのタイミングで送信クロック発生用の５ビツトカ
ウンタ６５は、１力ウント期間に２力ウント分をカウン
トする。具体的に、カウンタ６５は、カウント値が（２
０）ｔｏとなる周期にカウント値（２０）Ｉｏおよび（
２１Ｌ。をカウントし、その結果、１カウント飛ばして
カウントするのと同等な補正が行われるようになされて
いる。これにより、送信クロックＴｘＣは、１カウント
値（１／３２周期）分だけ短くなるように補正される。

次の周期でも、送信クロックＴｘＣがずれている場合（
遅れ検出の場合）には、同様な処理を繰り返すことによ
り、送信クロックＴｘＣを受信クロックＲｘＣに同期さ
せるようになされている。

逆に、第４図下方の進み検出の場合、出力信号Ａおよび
Ｂは高レベルとなり、定数選択回路６７からは定数（０
０００１）が加算器６６に出力され、カウント値（１７
）　ｒ。を受けて、送信クロックＴｘＣは１力ウント分
余計にカウントする。すなわち、送信クロックＴｘＣは
１カウント値（１／３２周期）分だけ長い周期の後、次
の周期が開始されることになる。進み検出の場合も、遅
れ検出の場合と同様に、上記の処理を複数回繰り返すこ
とにより、送信クロックＴｘＣを受信クロックＲｘＣに
同期させるようになされている。

上述した実施例では、５ビツトカウンタを使用して１カ
ウント値（１／３２周期）に相当するずれを複数回繰り
返すことによって送信データＳＤと受信データＲＤとの
同期を取るようになされているが、本発明は、この５ビ
ツトカウンタを使用して補正をするものに限定されない
のはいうまでもない。

〔発明の効果〕

以上、詳述したように、本発明に係るデータ通信装置は
、受信データが装置内のシリアル・データ受信部に到達
するまでに生じる遅延と等価な遅延時間を有する補正遅
延回路を介して送信データを帰還することによって、デ
ータの送信タイミングを正確に自動補正してデータの受
信タイミングに同期させることができる。

【図面の簡単な説明】

第１図は本発明に係るデータ通信装置の原理を示すブロ
ック図、 第２図は第１図のデータ通信装置の作用を説明するため
のタイミング図、 第３図は本発明のデータ通信装置の一実施例を示すブロ
ック図、 第４図は第３図のデータ通信装置の動作を説明するため
のタイミング図、 第５図は第３図のデータ通信装置の動作を説明するため
のタイミング図である。 （符号の説明） １・・・シリアル・データ受信部、 ２・・・受信遅延発生源、 ３・・・補正遅延用遅延回路、 ４・・・シリアル・データ送信部、 ５・・・送信遅延発生源、 ６・・・送信クロック自動補正部、 ７・・・受信用ＤＰＬＬ。 ＲＤ・・・入力される受信データ、 ＲｘＣ・・・受信クロック、 ＲｘＤ・・・受信遅延を含む受信データ、ＳＤ・・・出
力される送信データ、 ５Ｄｉｎ・・・帰還信号、 ＴｘＣ・・・送信クロック、 ＴｘＤ・・・シリアル・データ送信部の出力。

Claims (1)

1. 【特許請求の範囲】 １、入力される受信データ（ＲＤ）と出力される送信デ
   ータ（ＳＤ）のタイミングが規定されたプロトコルを利
   用したデータ通信装置であって、 前記受信データ（ＲＤ）が装置内のシリアル・データ受
   信部（１）に到達するまでの受信遅延発生源（２）で生
   じる受信遅延（Ｄ＿１）と等しい補正遅延（Ｄ＿３）を
   有する補正遅延回路（３）と、シリアル・データ送信部
   （４）から送信遅延発生源（５）を介して出力される送
   信遅延（Ｄ＿２）を含む前記送信データ（ＳＤ）を前記
   補正遅延回路（３）を介して帰還し、前記受信遅延（Ｄ
   ＿１）を含む受信データ（ＲｘＤ）から生成した受信ク
   ロック（ＲｘＣ）を自動補正して送信クロック（ＴｘＣ
   ）を出力する送信クロック自動補正部（６）とを具備す
   るデータ通信装置。 ２、前記送信クロック自動補正部（６）は、前記受信遅
   延（Ｄ＿１）を含む受信クロック（ＲｘＣ）と、前記補
   正遅延回路（３）を介して帰還される前記受信遅延（Ｄ
   ＿１）、前記送信遅延（Ｄ＿２）および前記補正遅延（
   Ｄ＿３）を含む帰還信号（ＳＤｉｎ）とを同期させるこ
   とにより、前記出力される送信データ（ＳＤ）のタイミ
   ングを前記入力される受信データ（ＲＤ）のタイミング
   に同期させるようになっている特許請求の範囲第１項に
   記載のデータ通信装置。 ３、前記送信クロック自動補正部（６）は、所定ビット
   のカウンタを具備し、該カウンタを利用して前記受信ク
   ロック（ＲｘＣ）を前記帰還信号（ＳＤｉｎ）にディジ
   タル的に同期させて前記送信クロック（ＴｘＣ）を出力
   するようになっている特許請求の範囲第１項に記載のデ
   ータ通信装置。 ４、前記補正遅延回路（３）は、前記受信遅延発生源（
   ２）と同一構成の回路を備え、該受信遅延発生源（２）
   の受信遅延（Ｄ＿１）と等しい補正遅延（Ｄ＿３）を有
   するようになっている特許請求の範囲第１項に記載のデ
   ータ通信装置。