JP3146117B2 - クロックタイミング自動調整方法およびクロックタイミング自動調整装置 - Google Patents

クロックタイミング自動調整方法およびクロックタイミング自動調整装置

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JP3146117B2
JP3146117B2 JP23867594A JP23867594A JP3146117B2 JP 3146117 B2 JP3146117 B2 JP 3146117B2 JP 23867594 A JP23867594 A JP 23867594A JP 23867594 A JP23867594 A JP 23867594A JP 3146117 B2 JP3146117 B2 JP 3146117B2
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浩 鈴木
宗太 草本
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Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、クロックタイミング自
動調整方法およびクロックタイミング自動調整装置に係
り、データの送信装置から、データとそれと同期をとる
ためのクロックとがデータの受信装置に送信される場合
において、そのタイミングを調整し、転送時に生ずるず
れをなくすために好適なクロックタイミング自動調整方
法およびクロックタイミング自動調整装置に関する。
【0002】
【従来の技術】データを扱うシステムにおいて、しばし
ば、データ送信をする装置と受信する装置がケーブルな
どで接続されていて、特にデジタルデータをクロックと
同期をとりながら、データ線とクロック線とで送信する
必要が生じる。かかる場合には、クロック線とデータ線
のケーブル長、ケーブルの材質の違いなど、特性のばら
つきからタイミングのずれが発生する場合がある。
【0003】このようなタイミングのずれに対して、従
来技術のタイミング調整方法は、受信装置側でクロック
とデータの波形を観測しながら、あるいは、転送された
データを、モニタやプリンタなどに表示、出力しながら
クロックをdelay回路等で順次遅らせて調整してい
た。
【0004】特開平3−85939号公報記載の「自動
遅延調整方法」には、このようなタイミングのずれを自
動調整する技術が開示されている。
【0005】
【発明が解決しようとする課題】上記従来技術において
は、クロックとデータの波形を観測する装置や、データ
を表示、出力する装置が必要で、それを使用してタイミ
ングを調整するために、非常に手間がかかるという問題
点があった。
【0006】また、特開平3−85939号公報記載の
技術では、このような問題点は、発生しないが、データ
のずれを認識するために、シリアルデータ信号データの
スタートを示す同期信号が必要であり、そのためにケー
ブルが新たに必要となるという問題点がある。また、内
部の基準タイミングを発生させる基準タイミング発生回
路が必要となり、装置が複雑になるという問題点が生ず
る。
【0007】本発明は、上記問題点を解決するためにな
されたもので、その目的は、データ送信装置とデータ受
信装置間で、データとそれと同期をとるためのクロック
とがデータの受信装置に送信される場合において、その
間で生ずるタイミングのずれを自動的に調整し、データ
の観測装置や表示装置および調整にかかる手間を不要に
して、しかも、新たなケーブルやタイミング回路を必要
としないクロックタイミング自動調整方法およびクロッ
クタイミング自動調整装置を提供することにある。
【0008】
【課題を解決するための手段】上記目的を達成するため
に、本発明のクロックタイミング自動調整方法に係る発
明の構成は、データとクロックとを繰り返し送信するこ
とのできるデータ送信装置と、そのデータを受信するデ
ータ受信装置との間で、前記データを前記クロックに同
期させて転送する場合のクロックタイミング自動調整方
法において、前記データ受信装置は、データを遅延させ
る遅延手段と、異なった複数の遅延時間の中から一つを
選択してクロックを遅延させる遅延手段と、そのクロッ
クを遅延させる遅延手段のクロックの遅延時間を選択す
る手段と、メモリと、前記クロックの立上りまたは立下
がりにて、前記データを取り込み前記メモリに格納する
手段と、前記メモリからデータを読みだす手段と、デー
タを処理し、演算する手段と、前記クロックの遅延時間
を選択する手段に対して、クロックの遅延時間を固定す
る手段とを備え、 (1)前記データを遅延させる遅延手段により、データ
を遅延させる手順、 (2)前記クロックを遅延させる遅延手段により、クロ
ックを遅延させる手順、 (3)前記データを取り込み前記メモリに格納する手段
が、前記クロックの立上りまたは立下がりにて、前記メ
モリにデータを格納する手順、 (4)前記メモリからデータを読みだす手段が、前記メ
モリに格納されたデータを読み出す手順、 (5)前記データを処理し、演算する手段が、前記読み
だされたデータと送信されたデータをマッチングさせ、
誤りを検出する手順、 (6)前記データを処理し、演算する手段により、前記
クロックが遅延された遅延時間ごとに、誤り率を算出す
る手順、 (7)前記クロックの遅延時間を選択する手段に対し
て、クロックの遅延時間を固定する手段が、前記誤り率
の低い部分の遅延時間に、クロックが遅延されるように
クロックの遅延時間を設定する手順とを有し、前記
(1)、(2)の後に(3)をおこなう手順を(L)と
したときに、前記クロックの遅延時間を異ならせて、こ
の(L)の手順を複数回おこなって、その後に、前記
(4)ないし(7)の手順をこの順におこなうようにし
たものである。
【0009】より詳しくは、上記クロックタイミング自
動調整方法において、前記クロックの遅延時間の大きさ
の順に、前記算出された誤り率を並べた場合に、その誤
り率の一番低い部分の中央にあたる遅延時間を、前記
(7)の手順で設定される遅延時間とするようにしたも
のである。
【0010】次に、上記目的を達成するために、本発明
のクロックタイミング自動調整装置に係る発明の構成
は、データとクロックとを繰り返し送信することのでき
るデータ送信装置と、そのデータを受信するデータ受信
装置との間で、前記データを前記クロックに同期させて
転送する場合にクロックタイミング自動調整するクロッ
クタイミング自動調整装置において、前記データ受信装
置側にあって、データを遅延させる遅延手段と、異なっ
た複数の遅延時間の中から一つを選択してクロックを遅
延させる遅延手段と、そのクロックを遅延させる遅延手
段のクロックの遅延時間を選択する手段と、メモリと、
前記クロックの立上りまたは立下がりにて、前記データ
を取り込み前記メモリに格納する手段と、前記メモリか
らデータを読みだす手段と、データを処理し、演算する
手段と、前記クロックの遅延時間を選択する手段に対し
て、クロックの遅延時間を固定する手段とを備え、前記
データを取り込み前記メモリに格納する手段が、前記ク
ロックを遅延させる手段によって遅延させたクロックの
立上りまたは立下がりにて、前記メモリに前記データを
遅延させる手段によって遅延させたデータを格納し、前
記メモリからデータを読みだす手段が、前記メモリに格
納されたデータを読み出し、前記データを処理し、演算
する手段が、前記読みだされたデータと送信されたデー
タをマッチングさせ、誤りを検出し、前記データを処理
し、演算する手段により、前記クロックが遅延された遅
延時間ごとに、誤り率を算出し、前記クロックの遅延時
間を選択する手段に対して、クロックの遅延時間を固定
する手段が、前記誤り率の低い部分の遅延時間に、クロ
ックが遅延されるようにクロックの遅延時間を設定する
ようにしたものである。
【0011】より詳しくは、上記クロックタイミング自
動調整装置において、前記クロックの遅延時間の大きさ
の順に、前記算出された誤り率を並べた場合に、その誤
り率の一番低い部分の中央にあたる遅延時間を、前記ク
ロックの遅延時間を固定する手段によって設定される遅
延時間とするようにしたものである。
【0012】
【作用】テスト時に最適なクロックの遅延時間を把握
し、通常の転送時には、テストによって判明した最適な
クロックの遅延時間によって、クロックを遅延させ、デ
ータを取り込むことにより、タイミングのずれをなくす
ことができる。
【0013】
【実施例】以下、図1ないし図7を用いて本発明に係る
一実施例を説明する。先ず、図2を用いて本実施例に係
るクロックタイミング自動調整方法が適用されるシステ
ム構成について説明しよう。図2は、本実施例に係るク
ロックタイミング自動調整方法が適用されるホストコン
ピュータと周辺装置からなるシステムのシステム構成図
である。
【0014】このシステムにおいては、図2の如く、ホ
ストコンピュータ40は、CRT装置41、キーボード
42とプリンタ装置45が周辺装置として接続されてい
る。
【0015】プリンタ装置45は、プリンタ制御装置4
3とプリンタ本体44で構成されている。また、ホスト
コンピュータ40とプリンタ制御装置43は、ケーブル
46で接続されており、テスト時には、本実施例に用い
られるテストデータを、ハードコピー時などのプリンタ
動作時には、印刷データを、プリンタ制御装置43を介
してプリンタ本体44に転送するものである。そして、
以下で説明する本実施例に係るクロックタイミング自動
調整装置adjは、プリンタ制御装置43に内蔵されて
いる。
【0016】次に、図1ないし図3を用いて本発明に係
るクロックタイミング自動調整方法について概説する。
図1は、本実施例に係るクロックタイミング自動調整装
置の回路構成を示すブロック図である。図3は、本実施
例に係るクロックタイミング自動調整方法の手順を示す
フローチャート図である。
【0017】本発明は、例えば、図1のホストコンピュ
ータ40のようなデータの送信装置から、プリンタ装置
45のようなデータの受信装置に、クロックに同期させ
てデータを転送させる必要があるときに、データとクロ
ックの同期を調整するための方法である。
【0018】そのために、送るべきテストデータを決
め、これをクロック信号と共に受信装置側に送信する。
受信装置側では、送られたデータとクロックの遅延を発
生させ、クロックの遅延を種々変化させて、そのときに
発生するデータとテストデータとを受信装置側で突き合
わせて、データの差異のないクロックを望ましいクロッ
クとして調整するものである。
【0019】以下、図1を参照しながら、これを図3の
順を追って説明しよう。先ず、クロックタイミング自動
調整装置adjは、データ線1から来たテストデータを
F/F(フリップフロップ)3の入力端Dに取り込む
(ステップ1)。
【0020】クロック線側のdelay回路10は、1
1から18までの出力線を持っており、この各々のデー
タ線ごとに遅延時間は、異なっている。
【0021】セレクタ19は、テストモードでは、この
11から18までの出力を順次選択して、F/F3に与
えることにより、データをラッチする。そして、そのデ
ータは、データ線8を介してメモリ9に格納される(ス
テップ2)。
【0022】次は、この格納されたデータを検証する過
程である。
【0023】先ず、メモリ9から格納されたデータを各
delay値ごとに読みだす(ステップ3)。
【0024】次に、テストデータと比較することによ
り、データ判定をおこない、各delay値ごとの誤り
率を検出する(ステップ4)。すなわち、テストデータ
と異なっているデータを誤りと判定するのである。
【0025】このステップ3とステップ4を全てのde
lay値に対して繰り返す(ステップ5)。
【0026】上記の判定にしたがって、望ましいクロッ
クを設定する。そのために、検出した誤り率の一番低く
なるような最適なdelay値を求め(ステップ6)、
その遅延させたクロックで動作するように、以降の固定
モードでは、セレクタ19を固定して(ステップ7)、
最適な遅延値を持ったクロックを選択し、データをラッ
チするようにする。
【0027】次に、図1および図4を用いて本実施例に
係るクロックタイミング自動調整装置adjの動作につ
いて詳細に説明する。図4は、本実施例に係るdela
y回路10の論理回路図である。
【0028】マイコン33は、このクロックタイミング
自動調整装置adj全体を制御しており、ROM(Read
Only Memory)38に格納されたプログラムに従って、
本発明のクロックタイミング自動調整方法を実行するも
のである。このマイコン33は、データのメモリ9への
書き込み時には、アドレス線29を利用して、セレクタ
制御回路32、アドレス発生回路21、アドレス線2
2、セレクタ23の経路で、メモリ9にアドレスを与え
る。また、データのメモリ9への読みだし時には、アド
レス線29を利用して、セレクタ23を介して、メモリ
9にアドレスを与える。
【0029】delay回路は、データ線1側にdel
ay回路34とクロック線2側にdelay回路10が
存在する。クロック線2側のdelay回路10は、複
数の出力線11〜18を持ち、各々異なった遅延時間
で、それぞれそれらの出力線に信号を出力する。このd
elay回路10は、例えば、図4に示す回路で構成す
ることができる。
【0030】データ線1側delay回路34は、ク
ロック線2側のdelay回路10で遅延させる値に応
じて、適当にデータを遅延させるためのものである。セ
レクタ制御回路32は、セレクタ制御線27でセレクタ
19を、セレクタ制御線30でセレクタ23を制御して
いる。このセレクタ制御回路32の制御にしたがって、
セレクタ19は、delay回路の出力線11〜18の
信号を選択し、F/F3に与える。
【0031】データ線35より、F/F3に与えられる
データは、このタイミングでラッチされ、データ線8を
介してメモリ9に書き込まれることは、既に記した所で
ある。
【0032】メモリ9は、読みだし、書き込みの両方が
可能であり、読みだし時には、R ̄/W端子には、”
L”が、書き込み時は、”H”が入力される。ここで、
Din端子は、データをメモリ9に書き込むための端子
であり、Dout端子は、メモリ9から読みだすための
端子である。また、アクセス時は、CS(Chip Selec
t)回路26により、CS端子に”H”が入力される。
【0033】プリンタ制御装置43へ、このメモリ9の
データをマイコン33が信号線36によって選択しバッ
ファ37に格納し、転送することにより、プリンタ本体
44で印字することが可能である。
【0034】最後に、上記のことを踏まえて、上記図1
と図3に加え、さらに図5ないし図8を用いて具体的な
データに基づいて、本発明に係るクロックタイミング自
動調整方法について説明しよう。図5は、データとクロ
ックの遅れ、進み関係を対比して示したタイミングチャ
ート図である。図6は、delay回路10によって、
出力される各遅延値を対比して示したタイミングチャー
ト図である。図7は、メモリアドレスの内容とその誤り
箇所を指摘した図である。
【0035】本発明の適用できる状況としては、図1に
示したホストコンピュータ40のようなデータ送信装置
から、データとクロックがデータ受信装置に送られてく
る状況である。ここでは、例えば、データは、クロック
の立上がりのタイミングに同期して転送されるてくるも
のとする。
【0036】ところが、途中のケーブル線の特性のばら
つきなどにより、データとクロックが転送時にずれを生
じる場合があり、そのような場合は、データエラーの原
因となる。図5は、そのような場合をタイミングチャー
トで示したものであり、(a)は、クロックの立上りに
対してデータの中心が、ΔT1分だけ遅れ、(b)は、
クロックの立上りに対してデータの中心が、ΔT2分だ
け進んでいる場合を示している。すなわち、望ましい状
況は、データの中心とクロックの立上りが一致してこれ
らの差が0になることである。
【0037】本発明は、テスト段階で、このようなずれ
が最小になるように、受信装置側で、クロックを様々に
変えて、最適なクロックの遅延時間を見出して、データ
の誤差の少なくなるようにクロックのタイミング調整す
る方法である。
【0038】ここで、図1に示されるクロックタイミン
グ自動調整装置adjには、10ビットのデータ{D
1,D2,D3,D4,D5,D6,D7,D8,D
9,D10}が、1ビットづつ、クロックに同期して繰
り返し転送されてくるものとする。この特定のデータ
は、D1=1,D2=0,D3=1,D4=0,D5=
1,D6=0,D7=1,D8=0,D9=1,D10
=0のデータであって、これらが繰り返し80回(80
0bit)送られてくる状況を想定しよう。なお、この
テストデータは、データを比較するため、データを受信
する側でも認識している必要がある。
【0039】先ず、クロックタイミング自動調整装置a
djは、データ線1から来るこのデータ1ビットづつ、
F/F(フリップフロップ)3の入力端に取り込む(ス
テップ1)。
【0040】クロック側のdelay回路10は、11
から18までの出力線を持っており、この各々のデータ
線ごとに遅延せしめる。この遅延は、上から順次6ns
づつおこなうものとする。そのタイミングチャートを示
したのが図6である。なお、出力線n(n=11〜1
8)から出力されるクロックも、delay値nとして
同一視して記述する。
【0041】セレクタ19は、delay回路10から
受け取るクロックをdelay値11,12,13,1
4,15,16,17,18の中から一つ選択して、信
号線20に出力する。F/F3は、データ線35から来
るデータをこの信号20の立上がりのタイミングでラッ
チし、このデータは、データ線8を介して、メモリ9に
書き込まれる(ステップ2)。
【0042】ここで、セレクタ制御回路32は、セレク
タ19をクロックを100回カウントするたびに、de
lay値11からdelay値18までを順次切替え
て、出力線20に出力するように制御するものとする。
このようにするとデータ送信装置から送られてくるデー
タは、各delay値ごとに100bitづつメモリ9
に順次格納されることになる。
【0043】なお、データ側のdelay回路34は、
データ線1の信号を27ns遅らせて35に出力する。
これは、クロック側の遅延が6nsづつであったことを
勘案して、タイミングとして、データの中心を図6に示
されるdelay値14または15の立上がり付近に合
わせるためのものである。
【0044】さて、上記の状況において、セレクタよっ
て選択されるF/F3へのT入力がdelay値14の
タイミングであれば、F/F3のデータ線8への出力
は、送られてくるテストデータと同一となることが予想
される。ところが、F/F3へのT入力が、delay
値14とは大きく異なるdelay値11またはdel
ay値18を採用したときには、F/F3のD入力が1
でもQ出力が0となったり、逆に、D入力が0でもQ出
力は1となったりする、いわゆる「データ化け」の現象
が発生する場合がある。これは、データの中心とクロッ
クのずれが大きくなることの当然の帰結である。
【0045】したがって、メモリ9に格納されるデータ
は、テストデータのパターンが繰返し格納されるのでな
く、パターンとして一致しない部分が生ずることにな
る。図7は、このようにして格納されるメモリ9上のデ
ータを示したものであり、○で囲ったものがテストデー
タとパターンの一致しないデータ、すなわち、誤りのあ
るデータである。
【0046】ここで、アドレス0〜99に格納されるデ
ータがdelay値11、アドレス700〜799に格
納されるデータがdelay値18に対応していること
になる。
【0047】次に、このように格納されたデータの正し
さを検証するステップに進む。先ず、図7のようにメモ
リ9に格納されたデータを各delay値ごとに読みだ
す(ステップ3)。すなわち、具体的には、メモリ9か
ら各delay値11,12,13,14,15,1
6,17,18に対応する100bitごとのデータを
データ線31にて読み出すことになる。このときのマイ
コン33の読みだし動作については、既に説明した所で
ある。
【0048】次に、読みだしたデータの検証をおこなっ
て、各々のdelay値に対して誤り率を検出する(ス
テップ4)。具体的には、読みだしたデータとテストデ
ータの値をパターンマッチングをさせ、一致しないとこ
ろを数えて、誤った個所の数を、全数で割れば良い。例
えば、delay値11の場合に、100個中24個誤
りがあれば、24%の誤り率となる。
【0049】ここで、このようにしてdelay値ごと
に求めた誤り率が下の表1のようになったとしよう。
【0050】
【表1】
【0051】次に、上記結果にしたがって、検出した誤
り率の一番低くなるような最適なdelay値を求める
(ステップ6)。表1に示される結果では、delay
値12,13,14,15,16の誤り率が0%になっ
ているので、最適なdelay値としては、このうち
で、分布として中心となるdelay値14を選べば良
い。
【0052】ここまででテストは終わりであり、これ以
降は、この最適なdelay値14の遅延値を持ったク
ロックで動作するようにセレクタ19を固定して(ステ
ップ7)、この遅延値を持ったクロックでデータをラッ
チするようにする。
【0053】以上で、クロックに対するデータのズレの
調整作業が終了である。
【0054】これらの一連の、データの格納、読みだ
し、誤り率を求めること、最適なdelay値のセレク
タ19への設定という手順は、ROMにプログラムを格
納しておき、それをマイコン33が解釈実行することに
より実行することができる。
【0055】以上説明した通り、データ送信装置側から
テストデータを転送し、受信装置側にてそのデータの誤
りを判定することで、クロックに対するデータの遅れ、
進みを自動的に最適な位置に調整できるため、調整後
は、メモリ9には正確なデータが格納されることにな
る。
【0056】この発明は、クロックとデータの送信装置
側の個体差やケーブル長の違いによるタイミングのズレ
を自動調整できるので、現地移設等による送信装置交換
やケーブル長を変更する場合に有効である。また、クロ
ック周波数が高く、クロックとデータのマージンが少な
いときにも有効である。
【0057】
【発明の効果】本発明によれば、データ送信装置とデー
タ受信装置間で、データとそれと同期をとるためのクロ
ックとがデータの受信装置に送信される場合において、
その間で生ずるタイミングのずれを自動的に調整し、デ
ータの観測装置や表示装置および調整にかかる手間を不
要にして、しかも、新たなケーブルやタイミング回路を
必要としないクロックタイミング自動調整方法およびク
ロックタイミング自動調整装置を提供することができ
る。
【図面の簡単な説明】
【図1】本実施例に係るクロックタイミング自動調整装
置の回路構成を示すブロック図である。
【図2】本実施例に係るクロックタイミング自動調整方
法が適用されるホストコンピュータと周辺装置からなる
システムのシステム構成図である。
【図3】本実施例に係るクロックタイミング自動調整方
法の手順を示すフローチャート図である。
【図4】本実施例に係るdelay回路10の論理回路
図である。
【図5】データとクロックの遅れ、進み関係を対比して
示したタイミングチャート図である。
【図6】delay回路10によって、出力される各遅
延値を対比して示したタイミングチャート図である。
【図7】メモリアドレスの内容とその誤り箇所を指摘し
た図である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 鈴木 浩 茨城県日立市大みか町五丁目2番1号 日立プロセスコンピュータエンジニアリ ング株式会社内 (72)発明者 草本 宗太 茨城県日立市大みか町五丁目2番1号 日立プロセスコンピュータエンジニアリ ング株式会社内 (72)発明者 中道 修一 茨城県日立市大みか町五丁目2番1号 日立プロセスコンピュータエンジニアリ ング株式会社内 (72)発明者 桝井 晃二 茨城県日立市大みか町五丁目2番1号 株式会社日立製作所大みか工場内 (56)参考文献 特開 平4−170120(JP,A) 特開 平4−189044(JP,A) 特開 平5−344112(JP,A) 特開 平2−174329(JP,A) 特開 昭51−67122(JP,A) (58)調査した分野(Int.Cl.7,DB名) H04L 7/00 - 7/10 H04L 25/40

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項1】 データとクロックとを繰り返し送信する
    ことのできるデータ送信装置と、そのデータを受信する
    データ受信装置との間で、 前記データを前記クロックに同期させて転送する場合の
    クロックタイミング自動調整方法において、 前記データ受信装置は、 データを遅延させる遅延手段と、異なった複数の遅延時間の中から一つを選択してクロッ
    クを遅延させる遅延手段と、 そのクロックを遅延させる遅延手段のクロックの遅延時
    間を選択する手段と、 メモリと、 前記クロックの立上りまたは立下がりにて、前記データ
    を取り込み前記メモリに格納する手段と、 前記メモリからデータを読みだす手段と、 データを処理し、演算する手段と、 前記クロックの遅延時間を選択する手段に対して、クロ
    ックの遅延時間を固定する手段とを備え、 (1)前記データを遅延させる遅延手段により、データ
    を遅延させる手順、 (2)前記クロックを遅延させる遅延手段により、クロ
    ックを遅延させる手順、 (3)前記データを取り込み前記メモリに格納する手段
    が、前記クロックの立上りまたは立下がりにて、前記メ
    モリにデータを格納する手順、 (4)前記メモリからデータを読みだす手段が、前記メ
    モリに格納されたデータを読み出す手順、 (5)前記データを処理し、演算する手段が、前記読み
    だされたデータと送信されたデータをマッチングさせ、
    誤りを検出する手順、 (6)前記データを処理し、演算する手段により、前記
    クロックが遅延された遅延時間ごとに、誤り率を算出す
    る手順、 (7)前記クロックの遅延時間を選択する手段に対し
    て、クロックの遅延時間を固定する手段が、前記誤り率
    の低い部分の遅延時間に、クロックが遅延されるように
    クロックの遅延時間を設定する手順とを有し、 前記(1)、(2)の後に(3)をおこなう手順を
    (L)としたときに、 前記クロックの遅延時間を異ならせて、この(L)の手
    順を複数回おこなって、その後に、前記(4)ないし
    (7)の手順をこの順におこなうことを特徴とするクロ
    ックタイミング自動調整方法。
  2. 【請求項2】 前記クロックの遅延時間の大きさの順
    に、前記算出された誤り率を並べた場合に、その誤り率
    の一番低い部分の中央にあたる遅延時間を、前記(7)
    の手順で設定される遅延時間とすることを特徴とする請
    求項1記載のクロックタイミング自動調整方法。
  3. 【請求項3】 データとクロックとを繰り返し送信する
    ことのできるデータ送信装置と、そのデータを受信する
    データ受信装置との間で、 前記データを前記クロックに同期させて転送する場合に
    クロックタイミング自動調整するクロックタイミング自
    動調整装置において、 前記データ受信装置側にあって、 データを遅延させる遅延手段と、異なった複数の遅延時間の中から一つを選択してクロッ
    クを遅延させる遅延手段と、 そのクロックを遅延させる遅延手段のクロックの遅延時
    間を選択する手段と、メモリと、 前記クロックの立上りまたは立下がりにて、前記データ
    を取り込み前記メモリに格納する手段と、 前記メモリからデータを読みだす手段と、 データを処理し、演算する手段と、 前記クロックの遅延時間を選択する手段に対して、クロ
    ックの遅延時間を固定する手段とを備え、 前記データを取り込み前記メモリに格納する手段が、前
    記クロックを遅延させる手段によって遅延させたクロッ
    クの立上りまたは立下がりにて、前記メモリに前記デー
    タを遅延させる手段によって遅延させたデータを格納
    し、 前記メモリからデータを読みだす手段が、前記メモリに
    格納されたデータを読み出し、 前記データを処理し、演算する手段が、前記読みだされ
    たデータと送信されたデータをマッチングさせ、誤りを
    検出し、 前記データを処理し、演算する手段により、前記クロッ
    クが遅延された遅延時間ごとに、誤り率を算出し、 前記クロックの遅延時間を選択する手段に対して、クロ
    ックの遅延時間を固定する手段が、前記誤り率の低い部
    分の遅延時間に、クロックが遅延されるようにクロック
    の遅延時間を設定することを特徴とするクロックタイミ
    ング自動調整装置。
  4. 【請求項4】 前記クロックの遅延時間の大きさの順
    に、前記算出された誤り率を並べた場合に、その誤り率
    の一番低い部分の中央にあたる遅延時間を、前記クロッ
    クの遅延時間を固定する手段によって設定される遅延時
    間とすることを特徴とする請求項3記載のクロックタイ
    ミング自動調整装置。
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