WO2013031463A1 - 光送受信器、通信タイミング調整方法およびプログラム - Google Patents

光送受信器、通信タイミング調整方法およびプログラム Download PDF

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WO2013031463A1
WO2013031463A1 PCT/JP2012/069626 JP2012069626W WO2013031463A1 WO 2013031463 A1 WO2013031463 A1 WO 2013031463A1 JP 2012069626 W JP2012069626 W JP 2012069626W WO 2013031463 A1 WO2013031463 A1 WO 2013031463A1
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circuit
control signal
optical transceiver
optical
line
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PCT/JP2012/069626
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Inventor
陽太 伊藤
Original Assignee
日本電気株式会社
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    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/0016—Arrangements for synchronising receiver with transmitter correction of synchronization errors
    • H04L7/0033—Correction by delay
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/0004—Initialisation of the receiver
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/0008—Synchronisation information channels, e.g. clock distribution lines

Definitions

  • the present invention relates to an optical transceiver, a communication timing adjustment method, and a program, and more particularly to an optical transceiver capable of easily adjusting the timing between both serial data and serial clock signals.
  • I2C Inter-Integrated Circuit
  • SDA serial data
  • SCL serial clock
  • FIG. 7 is an explanatory diagram showing a basic configuration of I2C communication.
  • I2C master 920 and one or more I2C slaves 910 in the device 901, and the I2C master 920 and the I2C slave 910 are connected in parallel by two lines of SCL line 930 and SDA line 931. Is done.
  • the power supply voltage is applied to the SCL line 930 and the SDA line 931 via a pull-up resistor.
  • description of the power supply and the pull-up resistor is omitted in this specification. is doing.
  • the I2C master 920 supplies a clock signal to the I2C slave 910 via the SCL line 930, the I2C slave 910 operates according to this clock signal, and transmits a data signal to the I2C master 920 via the SDA line 931.
  • An I2C slave 910 is built in an optical transceiver including an optical module 911 that transmits and receives optical signals and performs data communication with other networks.
  • This optical transceiver is detachable (pluggable) with respect to the apparatus main body.
  • An I2C master 920 is built in the apparatus main body, and the apparatus main body performs data communication with a host device in the local network. The communication between the apparatus main body and the optical transceiver is the I2C communication described with reference to FIG.
  • Pluggable optical transceivers are standardized in the form of small form-factor pluggable (SFP) and 10 gigabit form-factor pluggable (XFP) for communication speeds up to 10 gigabits per second. Is also being standardized as XLMD-MSA (40Gbps Miniature Device Multi Source Agreement).
  • the pluggable optical transceiver 912 including the I2C slave 910 may be connected to various apparatus main bodies including the I2C master 920 and needs to operate normally regardless of which apparatus main body is connected. is there.
  • start (START) and stop (STOP) conditions are generated by changing the logic of the SDA data signal when the SCL clock signal is high, and the SCL signal is used during data transfer. It is determined that the state of the data signal is transitioned when is low.
  • the timing design between both the SCL and SDA signals varies depending on the designer of the device body.
  • the I2C master side is designed to change the state of the SDA signal simultaneously with the transition of the SCL signal.
  • a malfunction or data error such as a skew (timing deviation) generated between both the SCL and SDA signals being handled as a start or stop condition is likely to occur.
  • a function for correcting the time difference due to the skew is mounted on the optical transceiver. At that time, it is possible to easily change the time difference so that it can correspond to many device bodies, including the presence or absence of correction, and with a simple and small-scale configuration so that it can be built in a small and light optical transceiver. It is necessary to be.
  • Patent Document 1 describes a PCM receiving circuit that sets a delay amount for each of a clock signal and a data signal, delays each signal, and performs serial / parallel conversion.
  • Patent Document 2 describes a data communication method in which a clock delay unit is built in a main communication device and a clock signal is delayed before being supplied to a slave communication device.
  • Patent Document 3 also describes a synchronous data communication device in which a clock signal is delayed on the master device side and then supplied to a slave device, as in Patent Document 2.
  • Patent Document 4 describes a serial bus system in which a shared clock is supplied to a master side and a slave side by I2C communication.
  • Patent Document 5 describes a phase synchronization circuit that detects a phase difference between a clock signal and a data signal and synchronizes the clock signal in accordance with the detected phase difference.
  • Patent Document 6 describes a communication system that uses I2C communication and transmits and receives diagnostic information on the state of an optical communication line by EDC (Electronic Dispersion Compensation).
  • Adjustment of the timing between both signals of serial data (SDA) and serial clock (SCL) is normally performed by inserting a delay element into one or both of SCL and SDA based on the actually measured time difference.
  • pluggable optical transceivers that can be attached to and detached from the apparatus main body may be connected to various apparatus main bodies that contain the I2C master 920, and the timing design differs as described above. Therefore, it is necessary to change the delay element for each device body. This makes it impossible to share the design by making use of the feature of the optical transceiver that is detachable (pluggable), and it is difficult to reduce the manufacturing cost.
  • Patent Documents 1 to 6 The technology that can solve this problem is not described in Patent Documents 1 to 6 described above. Since the technique described in Patent Document 1 requires input of “correction information” from the outside, it cannot be applied to a pluggable optical transceiver. Since the techniques described in Patent Documents 2 to 3 are all supplied to the optical transceiver (slave device) after delaying the clock signal on the device main body side (master device side), they should also be applied to pluggable optical transceivers. I can't. Since the technique described in Patent Document 4 supplies a shared clock to the master side and the slave side, it cannot be applied to a pluggable optical transceiver.
  • Patent Document 5 detects a phase difference between a clock signal and a data signal and synchronizes the clock signal, so that the circuit configuration becomes large for phase comparison.
  • the timing may be consciously shifted between the SCL and SDA signals to obtain a start or stop condition. Therefore, the technique of this document cannot be applied to I2C communication.
  • Patent Document 6 only describes an example of a technique using I2C communication.
  • Patent Documents 1 to 6 describes a technique that can be a solution to the above-mentioned problem by applying to I2C communication of a pluggable optical transceiver. Even if these technologies are combined, the same is true.
  • An object of the present invention is to provide an optical transceiver, a communication timing adjustment method, and a program capable of easily adjusting the timing between both serial data and serial clock signals without impairing the detachability to the apparatus main body. It is to provide.
  • an optical transceiver is an optical transceiver that can be detachably mounted in an optical communication device incorporating an I2C master circuit that oscillates a clock signal for setting an operation timing.
  • An I2C slave circuit connected to an I2C master circuit via an SCL line and an SDA line when mounted on a communication device, and an SCL line and an SDA line inserted between the I2C master circuit and the I2C slave circuit
  • a variable delay circuit that delays a signal transmitted through at least one of the lines and adjusts timing between signals transmitted through each line, and a control corresponding to a delay amount set by the variable delay circuit
  • a control signal generation circuit that outputs a signal for controlling a variable delay circuit, and a non-volatile memory that stores a numerical value of the control signal in advance And having a storage circuit, the control signal generating circuit, and outputs a control signal based on the numerical value read from the storage circuit.
  • a communication timing adjustment method can be detachably mounted on an optical communication device including an I2C master circuit that oscillates a clock signal for setting an operation timing.
  • An optical transceiver including an I2C slave circuit connected to an I2C master circuit via an SCL line and an SDA line inserted with a variable delay circuit when mounted on a device, the SCL line and the SDA
  • a numerical value of a control signal that sets a delay amount to be generated by the variable delay circuit with respect to a signal transmitted through at least one of the lines is read from a nonvolatile storage circuit that is previously provided with the control signal generation circuit, A control signal corresponding to the value of the read control signal is generated by the control signal generation circuit and input to the variable delay circuit.
  • Delay circuit characterized in that raised against signal transmitted by at least one of a delay corresponding to the control signal SCL line and the SDA line.
  • a communication timing adjustment program can be detachably mounted on an optical communication apparatus incorporating an I2C master circuit that oscillates a clock signal for setting an operation timing.
  • An optical transceiver having an I2C slave circuit connected to an I2C master circuit via an SCL line and an SDA line inserted with a variable delay circuit when mounted on a device, the optical transceiver
  • the computer provided with the non-volatile memory provided in advance with a numerical value of the control signal for setting the delay amount of the delay to be generated by the variable delay circuit for the signal transmitted through at least one of the SCL line and the SDA line Variable by generating a control signal corresponding to the procedure of reading from the memory circuit and the numerical value of the read control signal Enter the extension circuit, characterized in that to perform the steps raised against signal transmitted by at least one of a delay corresponding to the control signal SCL line and the SDA line.
  • variable delay circuit is configured to cause a delay by the control signal generated according to the numerical value stored in the non-volatile storage circuit, so that the circuit configuration of the optical transceiver is simplified. It is possible to make it easy to attach and detach. This makes it possible to easily adjust the timing between both the serial data and serial clock signals without impairing the detachability of the apparatus main body, and an optical transceiver and communication timing adjustment method having the excellent feature that And can provide programs.
  • FIG. 1 is a flowchart illustrating an operation of the optical transmission / reception apparatus illustrated in FIG. 1. It is explanatory drawing shown about the structure of the optical transmission / reception apparatus which concerns on the 2nd Embodiment of this invention. It is explanatory drawing shown about the structure of the optical transmission / reception apparatus which concerns on the 3rd Embodiment of this invention. It is explanatory drawing shown about the structure of the optical transmission / reception apparatus which concerns on the 4th Embodiment of this invention. It is explanatory drawing shown about the structure of the optical transmission / reception apparatus which concerns on the 5th Embodiment of this invention. It is explanatory drawing which shows the basic composition of I2C communication.
  • the optical transceiver 10 is an optical transceiver that can be detachably mounted on an optical communication device 20 including an I2C master circuit 21 that oscillates a clock signal for setting an operation timing.
  • the optical transceiver 10 includes an I2C slave circuit 11 connected to an I2C master circuit via an SCL line 31 and an SDA line 32 when mounted on an optical communication device, an I2C master circuit, and an I2C slave circuit.
  • variable delay circuit 12 for adjusting a timing between signals transmitted through each line by causing a delay in a signal transmitted between at least one of the SCL line and the SDA line.
  • the control signal generation circuit 13 outputs a control signal corresponding to the delay amount set by the delay circuit for controlling the variable delay circuit, and the nonvolatile storage circuit 14 stores the numerical value of the control signal in advance.
  • the control signal generation circuit outputs a control signal based on the numerical value read from the storage circuit.
  • control signal generation circuit 13 has a function of reading the numerical value of the control signal from the storage circuit 14 and issuing a control signal at the timing of turning on the power.
  • An adjustment unit (adjustment input unit 13a) capable of adjusting the control signal by an external input is provided side by side, and when the control signal is adjusted by the adjustment unit, the numerical value of the control signal stored in the storage circuit 14 Has a function of updating according to the adjusted contents.
  • the optical transceiver 10 of the present embodiment can easily adjust the timing between both signals of the serial data (SCL line) and the serial clock (SDA line) without impairing the detachability. It will be possible to do. Hereinafter, this will be described in more detail.
  • FIG. 1 is an explanatory diagram showing the configuration of the optical transceiver 1 according to the first embodiment of the present invention.
  • the optical transceiver 1 is configured by coupling an optical transceiver 10 mounted on an optical communication apparatus 20 with an I2C master 21 on the optical communication apparatus 20 by I2C communication.
  • the optical transceiver 10 can be pluggable (detachable) on the optical communication device 20 in accordance with the SFP or XFP standard.
  • the optical transceiver 10 incorporates an optical module 15.
  • the optical module 15 transmits and receives optical signals and performs data communication with other networks.
  • the optical communication device 20 performs data communication with a host device in the local network.
  • the optical transceiver 10 incorporates an I2C slave 11.
  • the I2C slave 11 is connected to the I2C master 21 of the optical communication apparatus 20 through the SCL line 31 and the SDA line 32 to perform I2C communication.
  • the I2C slave 11 performs I2C communication according to the clock signal supplied from the I2C master 21 through the SCL line 31
  • the slave 11 operates, and the optical module 15 transmits / receives an optical signal to / from another device according to the operation, and transfers the data signal obtained thereby to the optical communication device 20 via the SDA line 32.
  • variable delay circuit 12 is inserted in the optical transceiver 10 on the SCL line 31 and the SDA line 32 between the I2C slave 11 and the I2C master 21.
  • SCL line 31a between the I2C master 21 and the variable delay circuit 12 of the SCL line 31
  • SCL line 31b between the variable delay circuit 12 and the I2C slave 11
  • SDA line 32a between the I2C master 21 and the variable delay circuit 12 of the SDA line 32
  • SDA line 32b between the variable delay circuit 12 and the I2C slave 11 is called an SDA line 32b.
  • the SCL line 31 has only a transmission direction from the I2C master 21 to the I2C slave 11, whereas the SDA line 32 has a bidirectional direction from the I2C master 21 to the I2C slave 11 and vice versa. Transmission is possible.
  • the optical transceiver 10 also includes a control signal generation circuit 13 that inputs a delay amount set by the user to the variable delay circuit 12 as a control signal, and a storage circuit 14 that is a nonvolatile storage device that stores the delay amount. I have.
  • the variable delay circuit 12 delays the input signal from the SCL line 31a and outputs it to the SCL line 31b.
  • the variable delay circuit 12 also delays the input signal from one of the SDA lines 32a or 32b according to the communication direction, and outputs it to the other line.
  • the control signal generation circuit 13 includes adjustment input means 13a. Via this adjustment input means 13a, the control signal generation circuit 13 can set a control signal corresponding to a separate delay amount for each of the SCL line 31 and the SDA line 32 for the variable delay circuit 12. In addition, the numerical value of each control signal can be stored in the storage circuit 14.
  • the control signal generation circuit 13 may be constituted by an analog circuit, or may be constituted by a microprocessor and a computer program operating there.
  • the storage circuit 14 is a non-volatile storage device, the numerical value of the control signal stored by the control signal generation circuit 13 is stored even when the optical transceiver 10 is turned off and turned on again.
  • the storage circuit 14 stores an initial value estimated in advance.
  • an optical transceiver that can be pluggable (detachable) on an optical communication device is normally equipped with a microprocessor and a non-volatile storage device that can be used as the control signal generation circuit 13 and the storage circuit 14. Therefore, there is no need to newly install or add a processor or a storage device for the present invention.
  • FIG. 2 is a flowchart showing the operation of the optical transceiver 1 shown in FIG.
  • the optical transceiver 10 is shipped with the initial value estimated in advance stored in the storage circuit 14 at the time of shipment. This initial value is determined by estimating the amount of timing adjustment required between the SCL line 31 and the SDA line 32 at the design stage or preliminary evaluation stage in the combination of the optical transceiver 10 and the optical communication device 20. is there.
  • the user purchases the optical transceiver 10 and mounts it on the optical communication device 20 to turn on the power (step S101).
  • the optical transceiver 10 reads the initial value stored in the storage circuit 14, and the control signal generation circuit 13 generates a control signal corresponding to the initial value to the variable delay circuit 12. Input (step S102).
  • the variable delay circuit 12 sets a delay amount for each of the SCL line 31 and the SDA line 32 in accordance with this control signal (step S103).
  • the data signals on the SCL line 31 and the SDA line 32 are delayed according to this delay amount, and adjusted to a timing at which I2C communication can be normally performed between the optical transceiver 10 and the optical communication device 20.
  • the delay amount of the variable delay circuit 12 can be changed by manually adjusting the control signal generation circuit 13 (step S104).
  • the control signal generation circuit 13 stores the numerical value of the control signal corresponding to the newly set delay amount in the storage circuit 14 (Step S105), and performs the operation from Step S104. continue. Even when the delay amount is not adjusted (NO in step S104), the operation from step S104 is continued.
  • the numerical value of the control signal stored in the storage circuit 14 is, for example, when the optical transmitter / receiver 10 is disconnected from the optical communication device 20 or when the optical transmitter / receiver 1 is turned off. It is read when starting up and reflected as the delay amount of the variable delay circuit 12.
  • the adjustment of the delay amount may be determined by the developer's evaluation and the adjustment data as a device may be reflected as an adjustment value when the optical transmitter / receiver 10 is shipped alone, or within the same type of optical transmitter / receiver 10 device. In consideration of the characteristic variation, the device may be individually adjusted at the time of shipment.
  • the communication timing adjustment method according to the present embodiment can be detachably mounted on an optical communication device including an I2C master circuit that oscillates a clock signal for setting an operation timing, and is mounted on the optical communication device.
  • An optical transceiver having an I2C slave circuit connected to an I2C master circuit via an SCL line and an SDA line having a variable delay circuit inserted therein, wherein at least one of the SCL line and the SDA line A control signal value for setting a delay amount to be generated by the variable delay circuit with respect to a signal transmitted on the line is read from a nonvolatile storage circuit provided in advance with the control signal generation circuit, and the read control signal The control signal corresponding to the numerical value is generated by the control signal generation circuit and input to the variable delay circuit (FIG. 2, step S102).
  • Variable delay circuit raised against a signal transmitted by at least one of a delay corresponding to the control signal SCL line and the SDA line ( Figure 2, step S103).
  • each of the above operation steps may be programmed so as to be executable by a computer, and may be executed by the optical transceiver 10 (control signal generation circuit 13) that directly executes each of the steps.
  • the program may be recorded on a non-temporary recording medium, such as a DVD, a CD, or a flash memory. In this case, the program is read from the recording medium by a computer and executed.
  • variable delay circuit 12 is combined with the control signal generation circuit 13 and the storage circuit 14, and the delay amount is adjusted by digital data stored in the storage circuit 14. Therefore, with this configuration, it is possible to easily optimize the adjustment of communication timing for each device of the optical transceiver 10 or for each device of the same type.
  • the delay adjustment function was realized with a simple and small circuit configuration. Therefore, the optical transceiver 10 can be made small and light, and can be attached to and detached from the optical communication device 20.
  • the delay amount set during the previous normal operation is retained even when the power is cut off or repeated with the optical communication device 20.
  • the optical transceiver 10 can be normally operated again.
  • FIG. 3 is an explanatory diagram showing the configuration of the optical transceiver 201 according to the second embodiment of the present invention.
  • the optical transceiver 10 is replaced with another optical transceiver 210 as compared with the optical transceiver 1 according to the first embodiment.
  • the variable delay circuit 12 is replaced with another variable delay circuit 212.
  • variable delay circuit 212 is inserted only into the SDA line 32, and can be delayed only with respect to the signal of the SDA line 32. This is different from the variable delay circuit 12 of the first embodiment. is there. Except for the above points, the optical transmission / reception apparatus 201 has the same configuration as the optical transmission / reception apparatus 1 according to the first embodiment. Therefore, the same elements are referred to by the same reference numerals and names.
  • the delay amount is an amount set between the SCL line 31 and the SDA line 32, even if only one of these lines is delayed by the variable delay circuit, there is a particular problem in using the apparatus. However, the same effects as those of the first embodiment can be obtained.
  • FIG. 4 is an explanatory diagram showing the configuration of the optical transceiver 301 according to the third embodiment of the present invention.
  • the optical transceiver 10 is replaced with another optical transceiver 310 as compared to the optical transceiver 1 according to the first embodiment.
  • the variable delay circuit 12 is replaced with another variable delay circuit 312.
  • variable delay circuit 312 is inserted only in the SCL line 31 and can delay only the signal of the SCL line 31, which is different from the variable delay circuit 12 of the first embodiment. is there. Except for the above points, the optical transmission / reception apparatus 301 has the same configuration as the optical transmission / reception apparatus 1 according to the first embodiment. Therefore, the same elements are referred to by the same reference numerals and names.
  • FIG. 5 is an explanatory diagram showing the configuration of an optical transmission / reception device 401 according to the fourth embodiment of the present invention.
  • the optical transceiver 10 is replaced with another optical transceiver 410 as compared to the optical transceiver 1 according to the first embodiment.
  • the optical transceiver 410 includes an integrated circuit 440 in which the functions of the I2C slave 11, the control signal generation circuit 13, and the storage circuit 14 of the first embodiment are integrated on a single chip. These functional units included in the integrated circuit 440 are referred to as an I2C slave 411, a control signal generation circuit 413, and a storage circuit 414, respectively.
  • the functions of the I2C slave 411, the control signal generation circuit 413, and the storage circuit 414 are equivalent to the elements of the same name in the first embodiment.
  • the optical transmission / reception apparatus 401 has the same configuration as the optical transmission / reception apparatus 1 according to the first embodiment. Therefore, the same elements are referred to by the same reference numerals and names.
  • the same effects as those of the first embodiment can be obtained.
  • the functions of the I2C slave 11, the control signal generation circuit 13, and the storage circuit 14 are integrated into one chip as an integrated circuit 440.
  • the integration it is possible to further reduce the size and weight of the apparatus, reduce the number of man-hours required for manufacturing, and thereby reduce the cost.
  • variable delay circuit may be included in the integrated circuit, or the configurations shown as the second to third embodiments may be integrated into one chip by the integrated circuit.
  • the storage circuit 514 can store numerical values of control signals that differ depending on each of the plurality of optical communication devices, A data switching means 516 for switching the numerical value of the control signal read by the control signal generating circuit from among the numerical values of the plurality of control signals is provided.
  • FIG. 6 is an explanatory diagram showing the configuration of the optical transmission / reception device 501 according to the fifth embodiment of the present invention.
  • the optical transceiver 501 compared to the optical transceiver 1 according to the first embodiment, the optical transceiver 10 is replaced with another optical transceiver 510, and the storage circuit 14 is replaced with another storage circuit 514.
  • Data switching means 516 is attached to the memory circuit 514.
  • the storage circuit 514 is provided with a plurality of storage areas capable of storing a plurality of delay amounts, and the data switching means 516 switches the numerical value of the control signal read by the control signal generation circuit 13 from the plurality of delay amounts. be able to. Accordingly, when the optical transceiver 510 is connected to a plurality of different optical communication devices 20, different delay amounts can be set according to each of the optical communication devices 20, and can be switched and used.
  • An optical transceiver that can be detachably mounted on an optical communication device incorporating an I2C master circuit that oscillates a clock signal for setting an operation timing.
  • An I2C slave circuit connected to the I2C master circuit via an SCL line and an SDA line when mounted on the optical communication device; A signal inserted between the I2C master circuit and the I2C slave circuit and transmitted on at least one of the SCL line and the SDA line is delayed so that the timing between the signals transmitted on the lines is increased.
  • a variable delay circuit to be adjusted A control signal generating circuit for outputting a control signal corresponding to a delay amount set by the variable delay circuit for controlling the variable delay circuit; A non-volatile storage circuit that stores in advance the numerical value of the control signal, The optical transmitter / receiver, wherein the control signal generation circuit outputs the control signal based on a numerical value read from the storage circuit.
  • Supplementary note 2 The light according to Supplementary note 1, wherein the control signal generation circuit has a function of reading the numerical value of the control signal from the storage circuit and outputting the control signal at power-on timing. Transceiver.
  • the control signal generation circuit includes: In addition to the adjusting means capable of adjusting the control signal by an external input, Supplementary note 1 having a function of updating the numerical value of the control signal stored in the storage circuit according to the adjusted content when the control signal is adjusted by the adjusting means.
  • Supplementary note 1 having a function of updating the numerical value of the control signal stored in the storage circuit according to the adjusted content when the control signal is adjusted by the adjusting means.
  • the optical transceiver as described.
  • the optical transmitter / receiver can memorize
  • the I2C master circuit can be detachably mounted on an optical communication device including an I2C master circuit that oscillates a clock signal for setting an operation timing, and when the I2C master circuit is mounted on the optical communication device,
  • An optical transceiver including an I2C slave circuit connected between the SCL line and the SDA line with a variable delay circuit inserted between them,
  • a non-volatile type in which a control signal generation circuit is provided in advance with a numerical value of a control signal for setting a delay amount to be generated by the variable delay circuit with respect to a signal transmitted through at least one of the SCL line and the SDA line Read from the memory circuit, A control signal corresponding to the value of the read control signal is generated by the control signal generation circuit and input to the variable delay circuit,
  • the communication timing adjustment method wherein the variable delay circuit causes a delay corresponding to the control signal to occur in a signal transmitted in at least one of the SCL line and the SDA line.
  • the I2C master circuit can be detachably mounted on an optical communication apparatus including an I2C master circuit that oscillates a clock signal for setting an operation timing, and when the I2C master circuit is mounted on the optical communication apparatus, An optical transceiver including an I2C slave circuit connected between the SCL line and the SDA line with a variable delay circuit inserted between them,
  • An optical transceiver including an I2C slave circuit connected between the SCL line and the SDA line with a variable delay circuit inserted between them,
  • a communication timing adjustment program characterized by
  • the present invention can be used in a pluggable optical transceiver that uses I2C communication.
  • it is suitable for those compliant with standards such as SFP, XFP, and XLMD-MSA.
  • Optical transceiver 10 1, 201, 301, 401, 501 Optical transceiver 10, 210, 310, 410, 510 Optical transceiver 11, 411 I2C slave 12, 212, 312 Variable delay circuit 13, 413 Control signal generation circuit 13a Adjustment input means 14, 414, 514 Storage circuit 15 Optical module 20 Optical communication device 21 I2C master 31, 31a, 31b SCL line 32, 32a, 32b SDA line 440 Integrated circuit 516 Data switching means

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Optical Communication System (AREA)

Abstract

【課題】着脱可能性を損なうことなく、ＳＤＡとＳＣＬの両信号間のタイミングの調整を容易に行うことが可能となる光送受信器等を提供する。 【解決手段】光送受信器１０は、光通信装置２０上に実装された場合にＩ２Ｃマスター回路２１との間でＳＣＬライン３１およびＳＤＡライン３２を介して接続されるＩ２Ｃスレーブ回路１１と、Ｉ２Ｃマスター回路とＩ２Ｃスレーブ回路との間に挿入されてＳＣＬラインおよびＳＤＡラインのうち少なくとも一方のラインで伝送される信号に遅延を生じさせる可変遅延回路１２と、可変遅延回路によって発生される遅延の遅延量を設定する制御信号を発する制御信号発生回路１３と、制御信号の数値を予め記憶している不揮発性の記憶回路１４とを有し、制御信号発生回路は記憶回路から読み出した数値に基づいて制御信号を出力する。

Description

光送受信器、通信タイミング調整方法およびプログラム
　本発明は光送受信器、通信タイミング調整方法およびプログラムに関し、特にシリアルデータとシリアルクロックの両信号間のタイミングの調整を容易に行うことが可能である光送受信器等に関する。
　Ｉ２Ｃ（Inter-Integrated Circuit）は、オランダのコーニンクレッカ フィリップス エレクトロニクス社によって開発された近距離間シリアルデータ通信の規格である。この規格によれば、同一基板内もしくは同一装置内での高速データ転送を、シリアルデータ（ＳＤＡ）とシリアルクロック（ＳＣＬ）という２系統の回線のみで行うことができる。
　図７は、Ｉ２Ｃ通信の基本的な構成を示す説明図である。装置９０１の中に、１つのＩ２Ｃマスター９２０と、１つ以上のＩ２Ｃスレーブ９１０が存在し、Ｉ２Ｃマスター９２０とＩ２Ｃスレーブ９１０の間はＳＣＬライン９３０とＳＤＡライン９３１という２系統の回線によって並列に接続される。なお、ＳＣＬライン９３０およびＳＤＡライン９３１には電源電圧がプルアップ抵抗を介して印加されているが、技術的常識に属する事項であるので、本明細書では電源およびプルアップ抵抗についての記載は省略している。
　Ｉ２Ｃマスター９２０は、ＳＣＬライン９３０を経由してＩ２Ｃスレーブ９１０にクロック信号を供給し、Ｉ２Ｃスレーブ９１０はこのクロック信号に従って動作し、ＳＤＡライン９３１を経由してＩ２Ｃマスター９２０にデータ信号を送信する。
　この規格を利用するデバイスの一つが、プラガブル光送受信器９１２である。Ｉ２Ｃスレーブ９１０が、光信号を送受信して他ネットワークとの間のデータ通信を行う光モジュール９１１を含む光送受信器に内蔵される。この光送受信器は、装置本体に対して着脱可能（プラガブル）なものとなっている。装置本体側にＩ２Ｃマスター９２０が内蔵され、その装置本体はローカルネットワーク内の上位装置との間のデータ通信を行う。装置本体と光送受信器との間の通信が、図７で説明したＩ２Ｃ通信である。
　プラガブル光送受信器は、毎秒１０ギガビットまでの通信速度についてはＳＦＰ（Small Form-factor Pluggable）やＸＦＰ（10 Gigabit Small Form-factor Pluggable）といった形で標準化されており、さらに速い４０ギガビットの通信速度についてもＸＬＭＤ－ＭＳＡ（40Gbps Miniature Device Multi Source Agreement）として標準化が進められている。
　即ち、Ｉ２Ｃスレーブ９１０を内蔵するプラガブル光送受信器９１２は、Ｉ２Ｃマスター９２０を内蔵する様々な装置本体に接続される可能性があり、どの装置本体に接続されても正常に動作することが必要である。
　Ｉ２Ｃ通信の規格では、スタート（ＳＴＡＲＴ）およびストップ（ＳＴＯＰ）のコンディションはＳＣＬのクロック信号がハイ（ＨＩＧＨ）の時に、ＳＤＡのデータ信号のロジックを変化させることによって生成され、データ転送時はＳＣＬ信号がロー（Ｌｏｗ）の時にデータ信号の状態を遷移させるように決められている。
　しかしながら、ＳＣＬとＳＤＡの両信号間のタイミングの設計は、装置本体の設計者ごとに様々である。Ｉ２Ｃマスター側がＳＣＬ信号の遷移と同時にＳＤＡ信号の状態を遷移させるような設計になっている場合もある。このような場合は特に、ＳＣＬとＳＤＡの両信号間に発生したスキュー（タイミングのズレ）がスタートやストップのコンディションとして扱われてしまうなどのような誤動作、あるいはデータ誤りが発生しやすくなる。
　従って、このスキューによる時間差を補正する機能が光送受信器に実装されていることが望ましい。その際、補正の有無を含め、多くの装置本体に対応できるように時間差を容易に変化させることが可能であること、そして小型軽量な光送受信器に内蔵できるように簡易かつ小規模な構成であることが必要である。
　これに関連して、次の各技術文献がある。その中でも特許文献１には、クロック信号とデータ信号に各々遅延量を設定して各信号を遅延させてからシリアル／パラレル変換するというＰＣＭ受信回路が記載されている。特許文献２には、主通信装置にクロック遅延手段を内蔵し、クロック信号を遅延させてから従通信装置に供給するというデータ通信方法が記載されている。
　特許文献３にも、特許文献２と同様に、マスター装置側でクロック信号を遅延させてからスレーブ装置に供給するという同期データ通信装置が記載されている。特許文献４には、Ｉ２Ｃ通信で共有クロックをマスター側とスレーブ側に供給するというシリアルバスシステムが記載されている。
　特許文献５には、クロック信号とデータ信号との間の位相差を検出して、これに応じてクロック信号を同期させるという位相同期回路が記載されている。特許文献６には、Ｉ２Ｃ通信を利用し、ＥＤＣ（電子分散補償）によって光通信回線の状態の診断情報を送受信するという通信システムが記載されている。
実開平０１－１５９４３８号公報 特開平０８－１３９７１３号公報 特開２００４－２２２１３２号公報 特開２００６－１２０１４６号公報 特開平０６－１５２５７５号公報 特表２００８－５１８５６２号公報
　シリアルデータ（ＳＤＡ）とシリアルクロック（ＳＣＬ）の両信号間のタイミングの調整は、通常の場合は、実測された時間差に基づいてＳＣＬおよびＳＤＡの片方または両方に遅延素子を挿入して行われる。しかしながら、装置本体に対して着脱可能な構成のプラガブル光送受信器は、Ｉ２Ｃマスター９２０を内蔵する様々な装置本体に接続される可能性があり、その各々で前述のようにタイミングの設計が異なるので、それらの装置本体ごとに遅延素子を変更する必要が生じる。これでは、着脱可能（プラガブル）であるというこの光送受信器の特徴を活かして設計を共通化することができず、製造コストの低減が困難なものとなる。
　この問題を解決しうる技術は、前述の特許文献１～６には記載されていない。特許文献１に記載の技術は、外部からの「補正情報」の入力を必要とするので、プラガブル光送受信器に適用することはできない。特許文献２～３に記載の技術は、いずれも装置本体側（マスター装置側）でクロック信号を遅延させてから光送受信器（スレーブ装置）に供給するので、やはりプラガブル光送受信器に適用することはできない。特許文献４に記載の技術は、共有クロックをマスター側とスレーブ側に供給するので、これもやはりプラガブル光送受信器に適用することはできない。
　特許文献５に記載の技術は、クロック信号とデータ信号との間の位相差を検出してクロック信号を同期させるので、位相比較のために回路構成が大規模なものとなる。また、Ｉ２Ｃ通信ではＳＣＬとＳＤＡの両信号間で意識的にタイミングをずらしてスタートやストップのコンディションとすることがあるので、同文献の技術をＩ２Ｃ通信に適用することはできない。特許文献６には、Ｉ２Ｃ通信を利用する技術の一例が記載されているに過ぎない。
　即ち、特許文献１～６のいずれにも、プラガブル光送受信器のＩ２Ｃ通信に適用することによって前述の問題の解決策になり得る技術は記載されていない。それらの技術を組み合わせたとしても同様である。
　本発明の目的は、装置本体に対する着脱可能性を損なうことなく、シリアルデータとシリアルクロックの両信号間のタイミングの調整を容易に行うことが可能となる光送受信器、通信タイミング調整方法およびプログラムを提供することにある。
　上記目的を達成するため、本発明に係る光送受信器は、動作タイミング設定用のクロック信号を発振するＩ２Ｃマスター回路を内蔵した光通信装置に着脱自在に実装可能な光送受信器であって、光通信装置上に実装された場合にＩ２Ｃマスター回路との間でＳＣＬラインおよびＳＤＡラインを介して接続されるＩ２Ｃスレーブ回路と、Ｉ２Ｃマスター回路とＩ２Ｃスレーブ回路との間に挿入されてＳＣＬラインおよびＳＤＡラインのうち少なくとも一方のラインで伝送される信号に遅延を生じさせて各ラインで伝送される信号間のタイミングを調整する可変遅延回路と、この可変遅延回路によって設定される遅延量に対応した制御信号を可変遅延回路の制御用として出力する制御信号発生回路と、制御信号の数値を予め記憶している不揮発性の記憶回路とを有すると共に、制御信号発生回路が、記憶回路から読み出した数値に基づいて制御信号を出力することを特徴とする。
　上記目的を達成するため、本発明に係る通信タイミング調整方法は、動作タイミング設定用のクロック信号を発振するＩ２Ｃマスター回路を内蔵した光通信装置上に着脱可能に実装可能であり、かつこの光通信装置上に実装された場合にＩ２Ｃマスター回路との間が可変遅延回路の挿入されたＳＣＬラインおよびＳＤＡラインを介して接続されるＩ２Ｃスレーブ回路を備えた光送受信器にあって、ＳＣＬラインおよびＳＤＡラインのうち少なくとも一方のラインで伝送される信号に対して可変遅延回路が生じさせるべき遅延量を設定する制御信号の数値を、制御信号発生回路が予め備えられた不揮発性の記憶回路から読み出し、読み出された制御信号の数値に対応する制御信号を、制御信号発生回路が発生させて可変遅延回路に入力し、可変遅延回路が、制御信号に対応した遅延をＳＣＬラインおよびＳＤＡラインのうち少なくとも一方で伝送される信号に対して生じさせることを特徴とする。
　上記目的を達成するため、本発明に係る通信タイミング調整プログラムは、動作タイミング設定用のクロック信号を発振するＩ２Ｃマスター回路を内蔵した光通信装置上に着脱可能に実装可能であり、かつこの光通信装置上に実装された場合にＩ２Ｃマスター回路との間が可変遅延回路の挿入されたＳＣＬラインおよびＳＤＡラインを介して接続されるＩ２Ｃスレーブ回路を備えた光送受信器にあって、この光送受信器が備えるコンピュータに、ＳＣＬラインおよびＳＤＡラインのうち少なくとも一方のラインで伝送される信号に対して可変遅延回路が生じさせるべき遅延の遅延量を設定する制御信号の数値を予め備えられた不揮発性の記憶回路から読み出す手順、および読み出された制御信号の数値に対応する制御信号を発生させて可変遅延回路に入力し、制御信号に対応した遅延をＳＣＬラインおよびＳＤＡラインのうち少なくとも一方で伝送される信号に対して生じさせる手順を実行させることを特徴とする。
　本発明は、上記したように、不揮発性の記憶回路に記憶された数値に応じて発生された制御信号によって可変遅延回路が遅延を生じさせるように構成したので、光送受信器の回路構成を簡略なものとすることができ、着脱性を損なうことはない。これによって、装置本体に対する着脱可能性を損なうことなく、シリアルデータとシリアルクロックの両信号間のタイミングの調整を容易に行うことが可能であるという優れた特徴を持つ光送受信器、通信タイミング調整方法およびプログラムを提供することができる。
本発明の第１の実施形態に係る光送受信装置の構成について示す説明図である。 図１に示した光送受信装置の動作を示すフローチャートである。 本発明の第２の実施形態に係る光送受信装置の構成について示す説明図である。 本発明の第３の実施形態に係る光送受信装置の構成について示す説明図である。 本発明の第４の実施形態に係る光送受信装置の構成について示す説明図である。 本発明の第５の実施形態に係る光送受信装置の構成について示す説明図である。 Ｉ２Ｃ通信の基本的な構成を示す説明図である。
（第１の実施形態）
　以下、本発明の第１の実施形態の構成について添付図１に基づいて説明する。
　最初に、本実施形態の基本的な内容について説明し、その後でより具体的な内容について説明する。
　本実施形態に係る光送受信器１０は、動作タイミング設定用のクロック信号を発振するＩ２Ｃマスター回路２１を内蔵した光通信装置２０に着脱自在に実装可能な光送受信器である。この光送受信器１０は、光通信装置上に実装された場合にＩ２Ｃマスター回路との間でＳＣＬライン３１およびＳＤＡライン３２を介して接続されるＩ２Ｃスレーブ回路１１と、Ｉ２Ｃマスター回路とＩ２Ｃスレーブ回路との間に挿入されてＳＣＬラインおよびＳＤＡラインのうち少なくとも一方のラインで伝送される信号に遅延を生じさせて各ラインで伝送される信号間のタイミングを調整する可変遅延回路１２と、この可変遅延回路によって設定される遅延量に対応した制御信号を可変遅延回路の制御用として出力する制御信号発生回路１３と、制御信号の数値を予め記憶している不揮発性の記憶回路１４とを有すると共に、制御信号発生回路が、記憶回路から読み出した数値に基づいて制御信号を出力する。
　また、制御信号発生回路１３は、電源投入のタイミングで記憶回路１４から制御信号の数値を読み出して制御信号を発する機能を備える。そして外部入力によって制御信号を調整することが可能な調整手段（調整入力手段１３ａ）を併設すると共に、当該調整手段によって制御信号を調整された場合に、記憶回路１４に記憶された制御信号の数値を調整された内容に応じて更新する機能を備える。
　以上の構成を備えることにより、本実施形態の光送受信器１０は、着脱可能性を損なうことなく、シリアルデータ（ＳＣＬライン）とシリアルクロック（ＳＤＡライン）の両信号間のタイミングの調整を容易に行うことが可能なものとなる。
　以下、これをより詳細に説明する。
　図１は、本発明の第１の実施形態に係る光送受信装置１の構成について示す説明図である。光送受信装置１は光通信装置２０上に実装された光送受信器１０が、光通信装置２０上のＩ２Ｃマスター２１との間でＩ２Ｃ通信によって結合されて構成される。その際、光送受信器１０は、ＳＦＰもしくはＸＦＰ規格に準拠して、プラガブル（着脱可能）に光通信装置２０上に実装可能なものである。
　光送受信器１０は、光モジュール１５を内蔵する。光モジュール１５は、光信号を送受信して他ネットワークとの間のデータ通信を行う。光通信装置２０は、ローカルネットワーク内の上位装置との間のデータ通信を行う。
　光送受信器１０はＩ２Ｃスレーブ１１を内蔵する。このＩ２Ｃスレーブ１１は、光通信装置２０のＩ２Ｃマスター２１との間で、ＳＣＬライン３１およびＳＤＡライン３２によって接続されてＩ２Ｃ通信を行い、Ｉ２Ｃマスター２１からＳＣＬライン３１を通じて供給されるクロック信号に従ってＩ２Ｃスレーブ１１が動作し、その動作に応じて光モジュール１５が他装置と光信号を送受信し、それによって得られたデータ信号をＳＤＡライン３２経由で光通信装置２０に転送する。
　その際、Ｉ２Ｃスレーブ１１とＩ２Ｃマスター２１との間のＳＣＬライン３１およびＳＤＡライン３２上の光送受信器１０内に、可変遅延回路１２が挿入されている。以後、ＳＣＬライン３１のＩ２Ｃマスター２１－可変遅延回路１２間をＳＣＬライン３１ａ、可変遅延回路１２－Ｉ２Ｃスレーブ１１間をＳＣＬライン３１ｂという。同様に、ＳＤＡライン３２のＩ２Ｃマスター２１－可変遅延回路１２間をＳＤＡライン３２ａ、可変遅延回路１２－Ｉ２Ｃスレーブ１１間をＳＤＡライン３２ｂという。
　ここで、ＳＣＬライン３１はＩ２Ｃマスター２１からＩ２Ｃスレーブ１１に向かう伝送方向しかないのに対して、ＳＤＡライン３２はＩ２Ｃマスター２１からＩ２Ｃスレーブ１１に向かう方向と、その逆の方向との双方向の伝送が可能である。
　そして、光送受信器１０は、可変遅延回路１２に対してユーザが設定する遅延量を制御信号として入力する制御信号発生回路１３と、その遅延量を記憶する不揮発性記憶装置である記憶回路１４も備えている。
　可変遅延回路１２は、ＳＣＬライン３１ａからの入力信号に遅延を生じさせてＳＣＬライン３１ｂに出力する。可変遅延回路１２はまた、通信方向に応じてＳＤＡライン３２ａまたは３２ｂのうちの一方からの入力信号に遅延を生じさせ、もう一方のラインに出力する。
　制御信号発生回路１３は、調整入力手段１３ａを備えている。この調整入力手段１３ａを介して、制御信号発生回路１３はＳＣＬライン３１およびＳＤＡライン３２の各々に対して、別個の遅延量に対応する制御信号を可変遅延回路１２に対して設定することができ、またその各々の制御信号の数値を記憶回路１４に記憶させることもできる。この制御信号発生回路１３は、アナログ回路によって構成されてもよく、またマイクロプロセッサとそこで動作するコンピュータプログラムによって構成されてもよい。
　記憶回路１４は、不揮発性記憶装置であるので、制御信号発生回路１３によって記憶された制御信号の数値は光送受信器１０の電源を切って再び投入しても記憶されている。光送受信器１０が工場から出荷される際には、記憶回路１４には予め見積もられた初期値が記憶されている。
　通常の場合、プラガブル（着脱可能）に光通信装置上に実装可能な光送受信器には、制御信号発生回路１３および記憶回路１４として利用可能なマイクロプロセッサと不揮発性記憶装置が標準的に搭載されているので、本発明のためにプロセッサや記憶装置を新設もしくは増設する必要性は特にない。
　図２は、図１に示した光送受信装置１の動作を示すフローチャートである。光送受信器１０は出荷時に、記憶回路１４に予め見積もられた初期値が記憶されて出荷される。この初期値は、光送受信器１０と光通信装置２０との組み合わせにおいて、設計段階もしくは事前評価の段階でＳＣＬライン３１およびＳＤＡライン３２の間で必要なタイミング調整量を見積もって決定されるものである。
　ユーザがこの光送受信器１０を購入して、これを光通信装置２０に実装して電源を投入する（ステップＳ１０１）。この電源投入に応じて、光送受信器１０では記憶回路１４に記憶されていた初期値が読み出され、制御信号発生回路１３はその初期値に応じた制御信号を発生させて可変遅延回路１２に入力する（ステップＳ１０２）。
　可変遅延回路１２は、この制御信号に応じてＳＣＬライン３１およびＳＤＡライン３２の各々に対する遅延量を設定する（ステップＳ１０３）。ＳＣＬライン３１およびＳＤＡライン３２のデータ信号は、この遅延量に応じて遅延させられ、光送受信器１０と光通信装置２０との間で正常にＩ２Ｃ通信可能なタイミングに調整される。
　制御信号発生回路１３を手動で調整して、可変遅延回路１２の遅延量を変更することもできる（ステップＳ１０４）。その調整を行う場合（ステップＳ１０４がイエス）、制御信号発生回路１３は新たに設定された遅延量に対応する制御信号の数値を記憶回路１４に記憶させて（ステップＳ１０５）ステップＳ１０４からの動作を続行する。遅延量の調整を行わない場合にも（ステップＳ１０４がノー）、そのままステップＳ１０４からの動作を続行する。
　この記憶回路１４に記憶された制御信号の数値は、たとえば光送受信器１０を光通信装置２０から外した場合や、光送受信装置１の電源を切断した場合などで、次に光送受信器１０を起動する時に読み出され、可変遅延回路１２の遅延量として反映される。
　この遅延量の調整は、開発者の評価により、装置としての調整データを決定し光送受信器１０の単体出荷時に調整値として反映してもよいし、同種類の光送受信器１０装置内での特性ばらつきを考慮して、装置出荷時に装置ごとに個別に調整してもよい。
（第１の実施形態の全体的な動作）
　次に、上記の実施形態の全体的な動作について説明する。
　本実施形態に係る通信タイミング調整方法は、動作タイミング設定用のクロック信号を発振するＩ２Ｃマスター回路を内蔵した光通信装置上に着脱可能に実装可能であり、かつこの光通信装置上に実装された場合にＩ２Ｃマスター回路との間が可変遅延回路の挿入されたＳＣＬラインおよびＳＤＡラインを介して接続されるＩ２Ｃスレーブ回路を備えた光送受信器にあって、ＳＣＬラインおよびＳＤＡラインのうち少なくとも一方のラインで伝送される信号に対して可変遅延回路が生じさせるべき遅延量を設定する制御信号の数値を、制御信号発生回路が予め備えられた不揮発性の記憶回路から読み出し、読み出された制御信号の数値に対応する制御信号を、制御信号発生回路が発生させて可変遅延回路に入力し（図２・ステップＳ１０２）、可変遅延回路が、制御信号に対応した遅延をＳＣＬラインおよびＳＤＡラインのうち少なくとも一方で伝送される信号に対して生じさせる（図２・ステップＳ１０３）。
　ここで、上記各動作ステップについては、これをコンピュータで実行可能にプログラム化し、これらを前記各ステップを直接実行する光送受信器１０（制御信号発生回路１３）に実行させるようにしてもよい。本プログラムは、非一時的な記録媒体、例えば、ＤＶＤ、ＣＤ、フラッシュメモリ等に記録されてもよい。その場合、本プログラムは、記録媒体からコンピュータによって読み出され、実行される。
　この動作により、本実施形態は以下のような効果を奏する。
　本実施形態は、可変遅延回路１２を制御信号発生回路１３および記憶回路１４と組み合わせ、記憶回路１４に記憶されているデジタルデータで遅延量を調整する構成としている。従って、この構成によって光送受信器１０の装置ごとまたは同種類の装置でも個別の装置ごとに通信タイミングの調整を容易に最適化することが可能となる。
　また、この構成を取ることにより、簡易で小規模な回路構成で遅延量の調整機能を実現した。従って、光送受信器１０を小型軽量とし、かつ光通信装置２０に着脱可能なものとすることができる。
　さらに、記憶回路１４を不揮発性記憶装置とすることにより、電源を切断した場合や光通信装置２０との間で着脱を繰り返したとしても、前回正常動作時に設定されていた遅延量は保持され、光送受信器１０を再び正常に動作させることができる。
（第２の実施形態）
　図３は、本発明の第２の実施形態に係る光送受信装置２０１の構成について示す説明図である。光送受信装置２０１は、第１の実施形態に係る光送受信装置１と比べて、光送受信器１０が別の光送受信器２１０に置換されている。光送受信器２１０では、可変遅延回路１２が別の可変遅延回路２１２に置換されている。
　可変遅延回路２１２は、ＳＤＡライン３２のみに挿入され、このＳＤＡライン３２の信号に対してのみ遅延を生じさせることができるという点が、第１の実施形態の可変遅延回路１２との相違点である。以上の点を除けば、光送受信装置２０１は第１の実施形態に係る光送受信装置１と同一の構成を有するので、同一の要素については同一の参照番号と呼称でいう。
　遅延量は、ＳＣＬライン３１とＳＤＡライン３２との間で設定される量であるので、これらのラインのうちの一方のみを可変遅延回路によって遅延させる形であっても、装置の利用において特に支障は無く、第１の実施形態と同一の効果を得ることができる。
（第３の実施形態）
　図４は、本発明の第３の実施形態に係る光送受信装置３０１の構成について示す説明図である。光送受信装置３０１は、第１の実施形態に係る光送受信装置１と比べて、光送受信器１０が別の光送受信器３１０に置換されている。光送受信器２１０では、可変遅延回路１２が別の可変遅延回路３１２に置換されている。
　可変遅延回路３１２は、ＳＣＬライン３１のみに挿入され、このＳＣＬライン３１の信号に対してのみ遅延を生じさせることができるという点が、第１の実施形態の可変遅延回路１２との相違点である。以上の点を除けば、光送受信装置３０１は第１の実施形態に係る光送受信装置１と同一の構成を有するので、同一の要素については同一の参照番号と呼称でいう。
　本実施形態も、第２の実施形態で説明したのと同じように、ＳＣＬライン３１とＳＤＡライン３２のうちの一方のみを可変遅延回路によって遅延させるものである。従って、装置の利用において特に支障は無く、第１の実施形態と同一の効果を得ることができる。
（第４の実施形態）
　図５は、本発明の第４の実施形態に係る光送受信装置４０１の構成について示す説明図である。光送受信装置４０１は、第１の実施形態に係る光送受信装置１と比べて、光送受信器１０が別の光送受信器４１０に置換されている。
　光送受信器４１０は、第１の実施形態のＩ２Ｃスレーブ１１、制御信号発生回路１３、および記憶回路１４の各々の機能をワンチップに統合した集積回路４４０を備えている。集積回路４４０が備えるこれらの機能部をそれぞれ、Ｉ２Ｃスレーブ４１１、制御信号発生回路４１３、および記憶回路４１４という。Ｉ２Ｃスレーブ４１１、制御信号発生回路４１３、および記憶回路４１４の各々の機能は、第１の実施形態における同名の要素と同等である。
　以上の点を除けば、光送受信装置４０１は第１の実施形態に係る光送受信装置１と同一の構成を有するので、同一の要素については同一の参照番号と呼称でいう。
　本実施形態は、第１の実施形態と同一の効果を得ることができるのに加えて、Ｉ２Ｃスレーブ１１、制御信号発生回路１３、および記憶回路１４の各々の機能を集積回路４４０としてワンチップに統合したので、さらなる装置の小型・軽量化と製造にかかる工数の削減、およびそれによるコストダウンなどの効果を得ることが可能となる。
　もちろんこれ以外にも、たとえば可変遅延回路も集積回路に含む構成としてもよいし、第２～３の実施形態として示した構成を集積回路によってワンチップに統合してもよい。
（第５の実施形態）
　本発明の第５の実施形態は、前述した第１の実施形態の構成に加えて、記憶回路５１４が、複数の光通信装置の各々に応じて異なる制御信号の数値を記憶可能であると共に、この複数の制御信号の数値の中から制御信号発生回路が読み取る制御信号の数値を切り替えるデータ切替手段５１６を併設する構成とした。
　この構成を取ることにより、前述の第１の実施形態と同一の効果を得ることができるのに加えて、さらに複数の異なる光通信装置に応じて異なる遅延量を設定して、切り替えて利用することが容易なものとなるという効果を得ることができる。
　以下、これをより詳細に説明する。
　図６は、本発明の第５の実施形態に係る光送受信装置５０１の構成について示す説明図である。光送受信装置５０１は、第１の実施形態に係る光送受信装置１と比べて、光送受信器１０が別の光送受信器５１０に置換され、記憶回路１４が別の記憶回路５１４に置換されている。また、データ切替手段５１６が、この記憶回路５１４に付属している。
　記憶回路５１４は、複数の遅延量を記憶可能な複数の記憶領域が設けられており、データ切替手段５１６によって、その複数の遅延量の中から制御信号発生回路１３が読み取る制御信号の数値を切り替えることができる。これによって、複数の異なる光通信装置２０に光送受信器５１０を接続して使用する場合、その各々の光通信装置２０に応じて異なる遅延量を設定し、切り替えて利用することが可能となる。
　これまで本発明について図面に示した特定の実施形態をもって説明してきたが、本発明は図面に示した実施形態に限定されるものではなく、本発明の効果を奏する限り、これまで知られたいかなる構成であっても採用することができる。
　上述した実施形態について、その新規な技術内容の要点をまとめると、以下のようになる。なお、上記実施形態の一部または全部は、新規な技術として以下のようにまとめられるが、本発明は必ずしもこれに限定されるものではない。
（付記１）　動作タイミング設定用のクロック信号を発振するＩ２Ｃマスター回路を内蔵した光通信装置に着脱自在に実装可能な光送受信器であって、
　前記光通信装置上に実装された場合に前記Ｉ２Ｃマスター回路との間でＳＣＬラインおよびＳＤＡラインを介して接続されるＩ２Ｃスレーブ回路と、
　前記Ｉ２Ｃマスター回路とＩ２Ｃスレーブ回路との間に挿入されて前記ＳＣＬラインおよびＳＤＡラインのうち少なくとも一方のラインで伝送される信号に遅延を生じさせて前記各ラインで伝送される信号間のタイミングを調整する可変遅延回路と、
　この可変遅延回路によって設定される遅延量に対応した制御信号を前記可変遅延回路の制御用として出力する制御信号発生回路と、
　前記制御信号の数値を予め記憶している不揮発性の記憶回路とを有すると共に、
　前記制御信号発生回路が、前記記憶回路から読み出した数値に基づいて前記制御信号を出力する
ことを特徴とする光送受信器。
（付記２）　前記制御信号発生回路が、電源投入のタイミングで前記記憶回路から前記制御信号の数値を読み出して前記制御信号を出力する機能を備えたことを特徴とする、付記１に記載の光送受信器。
（付記３）　前記制御信号発生回路が、
　外部入力によって前記制御信号を調整することが可能な調整手段を併設すると共に、
　当該調整手段によって前記制御信号を調整された場合に、前記記憶回路に記憶された前記制御信号の数値を前記調整された内容に応じて更新する機能を備えたことを特徴とする、付記１に記載の光送受信器。
（付記４）　前記記憶回路が、複数の前記光通信装置の各々に応じて異なる前記制御信号の数値を記憶可能とすると共に、
　この異なる複数の制御信号の数値の中から制御信号発生回路が読み取る制御信号の数値を外部入力によって切り替えるデータ切替手段を併設したことを特徴とする、付記１に記載の光送受信器。
（付記５）　動作タイミング設定用のクロック信号を発振するＩ２Ｃマスター回路を内蔵した光通信装置上に着脱可能に実装可能であり、かつこの光通信装置上に実装された場合に前記Ｉ２Ｃマスター回路との間が可変遅延回路の挿入されたＳＣＬラインおよびＳＤＡラインを介して接続されるＩ２Ｃスレーブ回路を備えた光送受信器にあって、
　前記ＳＣＬラインおよびＳＤＡラインのうち少なくとも一方のラインで伝送される信号に対して前記可変遅延回路が生じさせるべき遅延量を設定する制御信号の数値を、制御信号発生回路が予め備えられた不揮発性の記憶回路から読み出し、
　読み出された前記制御信号の数値に対応する制御信号を、前記制御信号発生回路が発生させて前記可変遅延回路に入力し、
　前記可変遅延回路が、前記制御信号に対応した遅延を前記ＳＣＬラインおよびＳＤＡラインのうち少なくとも一方で伝送される信号に対して生じさせる
ことを特徴とする通信タイミング調整方法。
（付記６）　動作タイミング設定用のクロック信号を発振するＩ２Ｃマスター回路を内蔵した光通信装置上に着脱可能に実装可能であり、かつこの光通信装置上に実装された場合に前記Ｉ２Ｃマスター回路との間が可変遅延回路の挿入されたＳＣＬラインおよびＳＤＡラインを介して接続されるＩ２Ｃスレーブ回路を備えた光送受信器にあって、
　この光送受信器が備えるコンピュータに、
　前記ＳＣＬラインおよびＳＤＡラインのうち少なくとも一方のラインで伝送される信号に対して前記可変遅延回路が生じさせるべき遅延の遅延量を設定する制御信号の数値を予め備えられた不揮発性の記憶回路から読み出す手順、
　および読み出された前記制御信号の数値に対応する制御信号を発生させて前記可変遅延回路に入力し、前記制御信号に対応した遅延を前記ＳＣＬラインおよびＳＤＡラインのうち少なくとも一方で伝送される信号に対して生じさせる手順
を実行させることを特徴とする通信タイミング調整プログラム。
　この出願は２０１１年９月２日に出願された日本出願特願２０１１－１９１６００を基礎とする優先権を主張し、その開示の全てをここに取り込む。
　本発明は、Ｉ２Ｃ通信を利用するプラガブル光送受信器において利用可能である。特にＳＦＰ、ＸＦＰ、ＸＬＭＤ－ＭＳＡなどの規格に準拠したものに適する。
　　１、２０１、３０１、４０１、５０１　光送受信装置
　　１０、２１０、３１０、４１０、５１０　光送受信器
　　１１、４１１　Ｉ２Ｃスレーブ
　　１２、２１２、３１２　可変遅延回路
　　１３、４１３　制御信号発生回路
　　１３ａ　調整入力手段
　　１４、４１４、５１４　記憶回路
　　１５　光モジュール
　　２０　光通信装置
　　２１　Ｉ２Ｃマスター
　　３１、３１ａ、３１ｂ　ＳＣＬライン
　　３２、３２ａ、３２ｂ　ＳＤＡライン
　　４４０　集積回路
　　５１６　データ切替手段

Claims (6)

  1. 　動作タイミング設定用のクロック信号を発振するＩ２Ｃマスター回路を内蔵した光通信装置に着脱自在に実装可能な光送受信器であって、
    　前記光通信装置上に実装された場合に前記Ｉ２Ｃマスター回路との間でＳＣＬラインおよびＳＤＡラインを介して接続されるＩ２Ｃスレーブ回路と、
    　前記Ｉ２Ｃマスター回路とＩ２Ｃスレーブ回路との間に挿入されて前記ＳＣＬラインおよびＳＤＡラインのうち少なくとも一方のラインで伝送される信号に遅延を生じさせて前記各ラインで伝送される信号間のタイミングを調整する可変遅延回路と、
    　この可変遅延回路によって設定される遅延量に対応した制御信号を前記可変遅延回路の制御用として出力する制御信号発生回路と、
    　前記制御信号の数値を予め記憶している不揮発性の記憶回路とを有すると共に、
    　前記制御信号発生回路が、前記記憶回路から読み出した数値に基づいて前記制御信号を出力する
    ことを特徴とする光送受信器。
  2. 　前記制御信号発生回路が、電源投入のタイミングで前記記憶回路から前記制御信号の数値を読み出して前記制御信号を出力する機能を備えたことを特徴とする、請求項１に記載の光送受信器。
  3. 　前記制御信号発生回路が、
    　外部入力によって前記制御信号を調整することが可能な調整手段を併設すると共に、
    　当該調整手段によって前記制御信号を調整された場合に、前記記憶回路に記憶された前記制御信号の数値を前記調整された内容に応じて更新する機能を備えたことを特徴とする、請求項１に記載の光送受信器。
  4. 　前記記憶回路が、複数の前記光通信装置の各々に応じて異なる前記制御信号の数値を記憶可能とすると共に、
    　この異なる複数の制御信号の数値の中から制御信号発生回路が読み取る制御信号の数値を外部入力によって切り替えるデータ切替手段を併設したことを特徴とする、請求項１に記載の光送受信器。
  5. 　動作タイミング設定用のクロック信号を発振するＩ２Ｃマスター回路を内蔵した光通信装置上に着脱可能に実装可能であり、かつこの光通信装置上に実装された場合に前記Ｉ２Ｃマスター回路との間が可変遅延回路の挿入されたＳＣＬラインおよびＳＤＡラインを介して接続されるＩ２Ｃスレーブ回路を備えた光送受信器にあって、
    　前記ＳＣＬラインおよびＳＤＡラインのうち少なくとも一方のラインで伝送される信号に対して前記可変遅延回路が生じさせるべき遅延量を設定する制御信号の数値を、制御信号発生回路が予め備えられた不揮発性の記憶回路から読み出し、
    　読み出された前記制御信号の数値に対応する制御信号を、前記制御信号発生回路が発生させて前記可変遅延回路に入力し、
    　前記可変遅延回路が、前記制御信号に対応した遅延を前記ＳＣＬラインおよびＳＤＡラインのうち少なくとも一方で伝送される信号に対して生じさせる
    ことを特徴とする通信タイミング調整方法。
  6. 　動作タイミング設定用のクロック信号を発振するＩ２Ｃマスター回路を内蔵した光通信装置上に着脱可能に実装可能であり、かつこの光通信装置上に実装された場合に前記Ｉ２Ｃマスター回路との間が可変遅延回路の挿入されたＳＣＬラインおよびＳＤＡラインを介して接続されるＩ２Ｃスレーブ回路を備えた光送受信器にあって、
    　この光送受信器が備えるコンピュータに、
    　前記ＳＣＬラインおよびＳＤＡラインのうち少なくとも一方のラインで伝送される信号に対して前記可変遅延回路が生じさせるべき遅延の遅延量を設定する制御信号の数値を予め備えられた不揮発性の記憶回路から読み出す手順、
    　および読み出された前記制御信号の数値に対応する制御信号を発生させて前記可変遅延回路に入力し、前記制御信号に対応した遅延を前記ＳＣＬラインおよびＳＤＡラインのうち少なくとも一方で伝送される信号に対して生じさせる手順
    を実行させることを特徴とする通信タイミング調整プログラム。
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