JP2018196034A - 回路装置、電子機器、ケーブルハーネス及びデータ転送方法 - Google Patents

Abstract

【課題】シリアル通信の送信信号の信号経路に設けたとき、その信号経路端においてシリアル通信規格の認証テストをパスすることが可能な回路装置、電子機器、ケーブルハーネス及びデータ転送方法等を提供すること。【解決手段】回路装置１０は、所与のシリアル通信規格の第１のバスＢＳ１が接続される第１の物理層回路１１と、所与のシリアル通信規格の第２のバスＢＳ２が接続される第２の物理層回路１２と、第１のバスＢＳ１から第１の物理層回路１１を介して受信したパケットを第２の物理層回路１２を介して第２のバスＢＳ２に送信する転送処理を行う処理回路２０と、を含む。処理回路２０は、ｍビットのＳＹＮＣを生成するＳＹＮＣ生成回路７１を含み、第１のバスＢＳ１からパケットを受信したとき、ＳＹＮＣ生成回路７１により生成されたｍビットのＳＹＮＣを第２の物理層回路１２に出力する。【選択図】 図３

Description

本発明は、回路装置、電子機器、ケーブルハーネス及びデータ転送方法等に関する。

従来より、ＵＳＢ（Universal-Serial-Bus）のデータ転送制御を実現する回路装置が知られている。このような回路装置の従来技術としては例えば特許文献１、２に開示される技術がある。

例えば特許文献１には、ＨＳ（High Speed）モード用の送信回路の電流源のイネーブル制御信号を、パケットの送信開始タイミングの前のタイミングでアクティブにする技術が開示されている。特許文献２には、ＨＳモードからＦＳ（Full Speed）モードに切り替わった場合に、ＨＳモード用の高速クロックを生成するＰＬＬの自走動作をディスエーブルにする技術が開示されている。

特開２００６−１３５３９７号公報 特開２００２−１４１９１１号公報

ＵＳＢでは、ホストコントローラーとペリフェラルデバイスの間に更に何らかのデバイスを接続したい場合がある。例えば、ホストコントローラーに対して複数のペリフェラルデバイスを接続した場合には、ＵＳＢハブ（ハブデバイス）が設けられる。或いは、信号経路の寄生容量等によってＨＳモードにおけるアイパターンの認証テストをパスすることが困難な場合に、ＵＳＢの信号の信号特性の劣化を低減するようなデバイスを設けてもよい。

しかしながら、ＵＳＢ規格の認証テストをパスするためには、その認証テストを行う信号経路端（例えばＵＳＢレセプタクル）におけるパケットが、ＵＳＢ規格で定められたビット数のＳＹＮＣを有する必要がある。上記のようにＵＳＢハブ等を設けた場合、ＵＳＢハブ等に入力されたパケットのＳＹＮＣのビット数よりも、ＵＳＢハブ等が出力するパケットのＳＹＮＣのビット数の方が少なくなる。これは、物理層回路においてパケットを検出する際の動作に起因しており、例えばＵＳＢ規格では、１つのＵＳＢハブが減少させるＳＹＮＣのビット数は４ビットまで許容されている。このため、送信信号の信号経路にＵＳＢハブ等を設けると、信号経路端でＵＳＢ規格の認証テストをパスすることができなくなってしまう。

なお、ＵＳＢに限らず、パケットにＳＹＮＣ（同期用信号）が含まれているシリアル通信においても、上記と同様の問題が生じる可能性がある。

本発明の幾つかの態様によれば、シリアル通信の送信信号の信号経路に設けたとき、その信号経路端においてシリアル通信規格の認証テストをパスすることが可能な回路装置、電子機器、ケーブルハーネス及びデータ転送方法等を提供できる。

本発明の一態様は、所与のシリアル通信規格の第１のバスが接続される第１の物理層回路と、前記所与のシリアル通信規格の第２のバスが接続される第２の物理層回路と、前記第１のバスから前記第１の物理層回路を介して受信したパケットを前記第２の物理層回路を介して前記第２のバスに送信する転送処理を行う処理回路と、を含み、前記処理回路は、ｍビット（ｍは１以上の整数）のＳＹＮＣを生成するＳＹＮＣ生成回路を含み、前記第１のバスから前記パケットを受信したとき、前記ＳＹＮＣ生成回路により生成された前記ｍビットのＳＹＮＣを、前記第２のバスに送信されるパケットのＳＹＮＣとして前記第２の物理層回路に出力する回路装置に関係する。

本発明の一態様によれば、第１のバスから第１の物理層回路を介してパケットが処理回路により受信され、そのパケットが第２の物理層回路を介して第２のバスに出力されるとき、ＳＹＮＣ生成回路により生成されたｍビットのＳＹＮＣが、第２のバスに送信されるパケットのＳＹＮＣとして第２の物理層回路に出力される。これにより、第１の物理層回路から処理回路に入力されるパケットのＳＹＮＣのビット数に関わらず、処理回路から第２の物理層回路にｍビットのＳＹＮＣを有するパケットが出力される。このようにして、回路装置をシリアル通信の送信信号の信号経路に設けたとき、その信号経路端においてシリアル通信規格の認証テストをパスすることが可能になる。

また本発明の一態様では、前記第１のバスから前記第１の物理層回路が受信したパケットのＳＹＮＣのビット数がｍビット以下であっても、前記第２の物理層回路は、前記ｍビットのＳＹＮＣを前記第２のバスに出力してもよい。

このようにすれば、ｍビット以下のいずれのビット数のＳＹＮＣが第１の物理層回路に入力された場合であっても、第２の物理層回路は、ｍビットのＳＹＮＣを第２のバスに出力できる。

また本発明の一態様では、前記処理回路は、前記パケットをバッファリングするエラスティシティーバッファーと、前記ＳＹＮＣ生成回路を有し、前記エラスティシティーバッファーにバッファリングされた前記パケットの転送処理を行うリピーター回路と、前記リピーター回路から出力されるデータをパラレルシリアル変換して前記第２の物理層回路に出力するパラレルシリアル変換回路と、を含んでもよい。

このようにすれば、第１のバスから第１の物理層回路を介して入力されたパケットが、エラスティシティーバッファーによりバッファリングされ、そのバッファリングされたパケットがリピーター回路により転送処理されてパラレルシリアル変換回路に出力され、パラレルシリアル変換回路から出力されるパケットが第２の物理層回路を介して第２のバスに出力される。このようにして、回路装置がパケットを第１のバスから第２のバスに転送できる。そして本発明の一態様では、ＳＹＮＣ生成回路がｍビットのＳＹＮＣを生成するので、第２のバスに出力されるパケットのＳＹＮＣをｍビットにできる。

また本発明の一態様では、前記パケットの受信が開始され、前記エラスティシティーバッファーに所与のビット数のデータが蓄積されたとき、前記ＳＹＮＣ生成回路が前記ｍビットのＳＹＮＣの出力を開始し、前記パラレルシリアル変換回路からｍビットのＳＹＮＣが出力されてもよい。

このようにすれば、エラスティシティーバッファーに所与のビット数のデータが蓄積されたとき、処理回路からｍビットのＳＹＮＣの出力が開始されるので、ｍビットのＳＹＮＣを有するパケットを第２のバスへ出力できると共に、非同期通信におけるビットのオーバーランやアンダーランを防ぐことが可能になる。

また本発明の一態様では、前記リピーター回路は、リピートバッファーを更に有し、前記ＳＹＮＣ生成回路による前記ｍビットのＳＹＮＣの出力中に、前記エラスティシティーバッファーにバッファリングされた前記パケットのＳＹＮＣの終了が検出されたとき、前記リピートバッファーは、前記エラスティシティーバッファーからのデータのうち、前記パケットのＳＹＮＣに続くデータを蓄積してもよい。

このようにすれば、パケットの実質的なデータの内容であるＳＹＮＣ以後のデータを変更することなく転送（リピート）すると共に、そのデータにｍビットのＳＹＮＣを付加することができる。

また本発明の一態様では、前記処理回路は、前記第２のバスから前記第２の物理層回路を介して受信したパケットを前記第１の物理層回路を介して前記第１のバスに送信し、前記処理回路は、ｋビット（ｋは１以上の整数）のＳＹＮＣを生成する第２のＳＹＮＣ生成回路を含み、前記第２のバスからの前記パケットを受信したとき、前記第２のＳＹＮＣ生成回路により生成された前記ｋビットのＳＹＮＣを前記第１の物理層回路に出力してもよい。

このようにすれば、第１のバスから第２のバスへ、及び第２のバスから第１のバスへの双方向の転送において、送信パケットのＳＹＮＣのビット数を所与のビット数（ｍ又はｋ）にできる。

また本発明の一態様では、前記第２のバスから前記第２の物理層回路が受信したパケットのＳＹＮＣのビット数がｋビット以下であっても、前記第１の物理層回路は、前記ｋビットのＳＹＮＣを前記第１のバスに出力してもよい。

このようにすれば、ｋビット以下のいずれのビット数のＳＹＮＣが第２の物理層回路に入力された場合であっても、第１の物理層回路は、ｋビットのＳＹＮＣを第１のバスに出力できる。

また本発明の一態様では、前記ｍビットのＳＹＮＣのビット数ｍを任意に設定するレジスター回路を含んでもよい。

このようにすれば、回路装置がパケットを転送する場合において、任意のビット数（ｍ）のＳＹＮＣのパケットを出力できるようになる。これにより、電子機器の所与のシリアル通信規格の伝送経路において、回路装置を種々の位置に配置できるようになる。

また本発明の一態様では、前記シリアル通信規格は、ＵＳＢ規格であってもよい。

このようにすれば、回路装置をＵＳＢの送信信号の信号経路に設けたとき、その信号経路端においてＵＳＢ規格の認証テストをパスすることが可能になる。

また本発明の一態様では、回路装置は、バスモニター回路と、バススイッチ回路と、を含み、前記処理回路は、前記第２のバスから前記第２の物理層回路を介して受信したパケットを前記第１の物理層回路を介して前記第１のバスに送信し、前記バスモニター回路は、前記第１のバスと前記第２のバスのモニター動作を行い、前記バススイッチ回路は、前記バスモニター回路でのモニター結果に基づいて、前記第１のバスと前記第２のバスの接続をオン又はオフにしてもよい。

このようにすれば、第１、第２のバスのモニター結果に応じて第１のバスと第２のバスの接続をオンにして、第１のバスに接続される第１の装置と第２のバスに接続される第２の装置との間での信号のやり取りなどが可能になる。更に、第１、第２のバスの一方からのパケットを第１、第２の物理層回路を介して第１、第２のバスの他方に転送する転送処理が可能になり、第１、第２のバスの信号の信号特性が劣化していた場合にも、これを改善できるようになる。従って、ＵＳＢの信号の信号特性の劣化を改善できる回路装置等の提供が可能になる。

また本発明の他の態様は、上記のいずれかに記載された回路装置と、前記第１のバスに接続される処理装置と、を含む電子機器に関係する。

また本発明の更に他の態様は、上記のいずれかに記載された回路装置と、ケーブルと、を含むケーブルハーネスに関係する。

また本発明の更に他の態様は、所与のシリアル通信規格で第１のバスから受信したパケットを、前記所与のシリアル通信規格の第２のバスにリピートして転送すると共に、前記第１のバスから受信したパケットのＳＹＮＣのビット数がｍビット以下であっても、ｍビットのＳＹＮＣを前記第２のバスに出力するデータ転送方法に関係する。

電子機器のシステムの一例。 電子機器のシステムのＨＳモードの通信におけるパケットの例。 本実施形態の回路装置の構成例。 回路装置の動作を説明する図。 本実施形態の回路装置の第１の詳細な構成例。 第１の詳細な構成例の回路装置の動作を説明する図。 本実施形態の回路装置の第２の詳細な構成例。 第２の詳細な構成例の回路装置の動作を説明する図。 本実施形態の回路装置の変形例。 ＵＳＢでの送信信号の信号特性の劣化を説明する図。 ＵＳＢの認証テストにおけるアイパターンの説明図。 本実施形態の回路装置の第３の詳細な構成例。 第３の詳細な構成例の回路装置の動作を説明する図。 第３の詳細な構成例の回路装置の動作を説明する図。 物理層回路の構成例。 電子機器の構成例。 ケーブルハーネスの構成例。

以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。

例えば、以下ではシリアル通信規格の一例としてＵＳＢを例に説明するが、非同期通信においてパケットの先頭にＳＹＮＣを設けるシリアル通信規格に本発明を適用可能である。

１．ＳＹＮＣのビット数
図１は、電子機器のシステムの一例を示すものである。図１では、携帯型端末装置２５０がＵＳＢレセプタクル２２６（ＵＳＢ規格のコネクター）を介して電子機器２７０に接続され、電子機器２７０のメインコントローラー２００（ホストコントローラー）と携帯型端末装置２５０との間でＵＳＢ規格の通信を行うようになっている。

メインコントローラー２００とＵＳＢレセプタクル２２６の間にはデバイス２３０が設けられ、メインコントローラー２００とデバイス２３０の間はＵＳＢ規格のバスＢＳＡで接続され、デバイス２３０とＵＳＢレセプタクル２２６の間はＵＳＢ規格のバスＢＳＢで接続される。デバイス２３０は、バスＢＳＡとバスＢＳＢの間でパケットを転送できるものであればよいが、一例としては、アップストリームポートがメインコントローラー２００に接続されるＵＳＢハブである。或いは、図１２〜図１４で後述するような、ＵＳＢの信号の信号特性の劣化を低減するデバイスであってもよい。

図２は、上記システムのＨＳモードの通信におけるパケットの例である。メインコントローラー２００がバスＢＳＡを介してデバイス２３０へ出力するパケットは、例えば３２ビットのＳＹＮＣ（同期信号、同期データ）と、ＰＩＤ（パケットＩＤ）と、ＤＡＴＡ（データ）と、ＥＯＰ（エンドオブパケット）とを含んでいる。

デバイス２３０のバスＢＳＡ側の物理層回路は、バスＢＳＡのパケットを検出し、例えばＳＹＮＣのビット数が４ビット少ない（２８ビットの）パケットをエラスティシティーバッファーに出力する。ＵＳＢのＳＹＮＣは「Ｋ」と「Ｊ」の繰り返しで構成されており、この信号を物理層回路のスケルチ検出回路が検出することでパケットを検出している。このとき、ＳＹＮＣの入力が開始されてからスケルチ検出回路がＳＹＮＣを検出するまでの遅延時間があるため、ＳＹＮＣのビット数が減少することになる。そして、このパケットは、処理回路（例えばリピーター回路）とバスＢＳＢ側の物理層回路を介してバスＢＳＢに転送され、ＵＳＢレセプタクル２２６を介して携帯型端末装置２５０に受信されることになる。

このように、物理層回路がパケットを受信する際の動作に起因してＳＹＮＣのビット数が減少するので、そのままＵＳＢレセプタクル２２６側に出力すると、３２ビットよりも少ないビット数のＳＹＮＣをもつパケットがＵＳＢレセプタクル２２６から出力されることになる。

さて、上記の電子機器２７０にＵＳＢ規格の認証を得たいとする。このとき、ＵＳＢレセプタクル２２６から出力されるパケットがＵＳＢ規格を満たしている必要があり、その条件の１つはパケットに３２ビットのＳＹＮＣが付加されていることである。このため、図２の場合には電子機器２７０としてはＵＳＢ規格の認証テストをパスできなくなってしまう。

２．回路装置
図３は、本実施形態の回路装置の構成例である。回路装置１０は、第１の物理層回路１１と、第２の物理層回路１２と、処理回路２０と、を含む。なお、本実施形態は図３の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加したりする等の種々の変形実施が可能である。

第１の物理層回路１１は、所与のシリアル通信規格の第１のバスＢＳ１が接続される。第２の物理層回路１２は、所与のシリアル通信規格の第２のバスＢＳ２が接続される。処理回路２０は、第１のバスＢＳ１から第１の物理層回路１１を介して受信したパケットを第２の物理層回路１２を介して第２のバスＢＳ２に送信する転送処理を行う。そして処理回路２０は、ｍビットのＳＹＮＣを生成するＳＹＮＣ生成回路７１を含み、第１のバスＢＳ１からパケットを受信したとき、ＳＹＮＣ生成回路７１により生成されたｍビット（ｍは１以上の整数）のＳＹＮＣを、第２のバスＢＳ２に送信されるパケットのＳＹＮＣとして第２の物理層回路１２に出力する。

なお、以下では所与のシリアル通信規格がＵＳＢ規格である場合を例に説明するが、本発明の適用対象はＵＳＢに限定されない。即ち、所与のシリアル通信規格は、送信信号の周波数と受信側装置の動作クロック周波数が非同期であり、パケット（データ）以外にクロック信号を別途送信せず、送信信号の周波数に同期してパケットを受信するためのＳＹＮＣがパケットの先頭に付与されるシリアル通信規格である。

物理層回路１１、１２の各々は、物理層のアナログ回路により構成される。物理層のアナログ回路は、例えばＨＳ、ＦＳ用の送信回路、受信回路、各種の検出回路、プルアップ抵抗回路などである。なお、ＵＳＢを介して受信したシリアルデータをパラレルデータに変換するシリアル／パラレル変換回路や、パラレルデータをシリアルデータに変換するパラレル／シリアル変換回路や、ＮＲＺＩ回路などのリンク層に相当する回路は、処理回路２０に含まれる。例えばＵＳＢのトランシーバマクロセルのうちのリンク層等に相当する回路は処理回路２０に含まれ、送信回路、受信回路、検出回路等のアナログ回路が物理層回路１１、１２に含まれる。

バスＢＳ１は例えばメインコントローラー側が接続されるバスであり、バスＢＳ２は例えばペリフェラルデバイス側が接続されるバスである。但し本実施形態はこのような接続構成に限定されるものではない。バスＢＳ１、ＢＳ２は、差動信号を構成する信号ＤＰ、ＤＭ（第１、第２の信号）などの信号線を含むＵＳＢ規格（所与のシリアル通信規格）のバスである。バスＢＳ１、ＢＳ２は電源ＶＢＵＳ、ＧＮＤの信号線を含むことができる。

処理回路２０は、転送処理や各種の制御処理を行う回路であり、ゲートアレイなどの自動配置配線によるロジック回路などにより実現できる。なお処理回路２０をＣＰＵ、ＭＰＵ等のプロセッサーにより実現してもよい。

ＳＹＮＣ生成回路７１は、「ＫＪＫＪ・・・ＫＪＫＫ」のパターンを有するｍビットのＳＹＮＣ（ＨＳモードのＳＹＮＣ）を生成する回路である。「Ｋ」、「Ｊ」はバス（ＤＰ／ＤＭ）に送信される信号を表しており、「Ｋ」ではＤＰがローレベルであり、ＤＭがハイレベルであり、「Ｊ」ではＤＰがハイレベルであり、ＤＭがローレベルである。ビットで表すと、「Ｋ」はビット「０」に対応し、「Ｊ」はビット「１」に対応する。例えば、ＳＹＮＣ生成回路７１は、「ＫＪＫＪ・・・ＫＪＫＫ」のパターン（ｍビットのＳＹＮＣ）を生成するように構成されたロジック回路であり、そのロジック回路が生成したパターンが物理層回路１２に出力される。或いは、不図示のレジスター又はメモリーに「ＫＪＫＪ・・・ＫＪＫＫ」のパターンが記憶され、そのパターンをＳＹＮＣ生成回路７１が読み出して物理層回路１２に出力する。なお、ＳＹＮＣ生成回路７１は、ｍビットのＳＹＮＣの全てのビットを新たに生成してもよいし、或いは、物理層回路１１から処理回路２０に入力されるｍビット未満のビット数のＳＹＮＣにビットを付加することで、ｍビットのＳＹＮＣを生成してもよい。

図４は、本実施形態の回路装置の動作を説明する図である。なお、以下ではｍがＵＳＢ規格で定められたＳＹＮＣのビット数３２である場合を例に説明するが、これに限定されず、ｍは３２以外の整数であってもよい。例えば、回路装置１０の後段でＵＳＢレセプタクルまでの間に更にＳＹＮＣのビット数が減少する場合、ｍは３２より大きい整数であってもよい。

図４に示すように、バスＢＳ１から物理層回路１１に３２ビットのＳＹＮＣを含むパケットが入力されたとする。パケットは、例えばＳＹＮＣ、ＰＩＤ、ＤＡＴＡ、ＥＯＰで構成される。物理層回路１１は、ＳＹＮＣを検出すると、パケットを処理回路２０に出力する。このとき、ＳＹＮＣのビット数は例えば２８ビットとなる。なお、物理層回路１１において減少するＳＹＮＣのビット数は４に限らず、４未満であってもよい。処理回路２０にパケットが入力されると、ＳＹＮＣ生成回路７１が物理層回路１２に３２ビット（ｍビット）のＳＹＮＣを出力し、それに続けて処理回路２０が、物理層回路１１から入力されるＰＩＤ、ＤＡＴＡ、ＥＯＰを物理層回路１２に出力する。このようにして、バスＢＳ２には、３２ビット（ｍビット）のＳＹＮＣを有するパケットが出力されることになる。

以上の実施形態によれば、第１の物理層回路１１から処理回路２０に入力されるパケットのＳＹＮＣのビット数に関わらず、第２の物理層回路１２から第２のバスＢＳ２に、ｍビットのＳＹＮＣを含むパケットが出力される。これにより、電子機器のＵＳＢレセプタクルに、ＵＳＢ規格を満たすビット数のＳＹＮＣを出力することが可能となり、ＵＳＢレセプタクルおいてＵＳＢ規格の認証テストをパスすることが可能になる。

例えば、図１の電子機器２７０において、デバイス２３０に本実施形態の手法を適用できる。この場合、デバイス２３０の物理層回路でＳＹＮＣのビット数が減少するが、ＵＳＢレセプタクル２２６に３２ビットのＳＹＮＣを出力することが可能となる。或いは、デバイス２３０がＵＳＢハブである場合に、そのＵＳＢハブとＵＳＢレセプタクル２２６の間に本実施形態の回路装置１０を設けることができる。この場合、ＵＳＢハブ及び回路装置１０の物理層回路１１でＳＹＮＣのビット数が減少するが、回路装置１０からＵＳＢレセプタクル２２６に３２ビットのＳＹＮＣを出力することが可能となる。或いは、デバイス２３０がＵＳＢハブである場合に、メインコントローラー２００とＵＳＢハブの間に本実施形態の回路装置１０を設けることができる。例えばＵＳＢハブがＳＹＮＣのビット数を４ビット減少させる場合、回路装置１０は、ＵＳＢハブに対して３２＋４＝３６ビットのＳＹＮＣを出力する（即ち、この例ではｍ＝３６である）。そうすると、ＵＳＢハブが出力するＳＹＮＣのビット数は３６−４＝３２ビットとなり、ＵＳＢレセプタクル２２６に３２ビットのＳＹＮＣを出力することが可能となる。

また本実施形態では、第１のバスＢＳ１から第１の物理層回路１１が受信したパケットのＳＹＮＣのビット数がｍビット以下であっても、第２の物理層回路１２は、ｍビットのＳＹＮＣを第２のバスＢＳ２に出力する。

図４では、物理層回路１１が受信したパケットのＳＹＮＣのビット数はｍ＝３２であり、物理層回路１２が出力するパケットのＳＹＮＣのビット数もｍ＝３２である。本実施形態では、物理層回路１１が受信したパケットのＳＹＮＣのビット数がｍ未満（３２未満）であった場合にも、ＳＹＮＣ生成回路７１がｍビットのＳＹＮＣを生成するので、物理層回路１２が出力するパケットのＳＹＮＣのビット数はｍ＝３２となる。即ち、ｍビット以下のいずれのビット数のＳＹＮＣが物理層回路１１に入力された場合であっても、物理層回路１２は、ｍビットのＳＹＮＣを第２のバスＢＳ２に出力できる。なお、仮にｍより大きいビット数のＳＹＮＣが物理層回路１１に入力された場合であっても、物理層回路１２は、ｍビットのＳＹＮＣを第２のバスＢＳ２に出力できる。

なお、以上で説明した回路装置１０の動作は、データ転送方法として実施することも可能である。そのデータ転送方法は、所与のシリアル通信規格で第１のバスＢＳ１から受信したパケットを、所与のシリアル通信規格の第２のバスＢＳ２にリピートして転送すると共に、第１のバスＢＳ１から受信したパケットのＳＹＮＣのビット数がｍビット以下であっても、ｍビットのＳＹＮＣを第２のバスＢＳ２に出力するデータ転送方法である。このデータ転送方法は、例えば回路装置１０により実行される。即ち、回路装置の作動方法として実行される。

３．詳細な構成例
図５は、本実施形態の回路装置の第１の詳細な構成例である。図５では、処理回路２０は、エラスティシティーバッファー２１、２３（elasticity buffer）、パラレルシリアル変換回路２２、２４、リピーター回路７０、８０（ＨＳリピーター回路）を含む。リピーター回路７０は、ＳＹＮＣ生成回路７１、制御回路７３（ステートマシン）を含み、リピーター回路８０は、ＳＹＮＣ生成回路８１、制御回路８３（ステートマシン）を含む。

エラスティシティーバッファー２１は、物理層回路１１からのパケットをバッファリングする。リピーター回路７０は、エラスティシティーバッファー２１にバッファリングされたパケットの転送処理を行う。パラレルシリアル変換回路２２は、リピーター回路から出力されるデータ（転送処理されたパケット）をパラレルシリアル変換して第２の物理層回路１２に出力する。

エラスティシティーバッファー２１は、所定ビット数のデータを一時的に蓄積できるバッファーである。例えば、エラスティシティーバッファー２１は、物理層回路１１から入力されるパケットの信号に同期したクロック信号を生成するＤＬＬ回路と、そのクロック信号によりパケットの信号を取り込む（サンプリングする）と共にシリアルパラレル変換するシリアルパラレル変換回路と、を含む。処理回路２０では、回路装置１０の内部で生成されたクロック信号によりパケットが再同期化されるので、物理層回路１１から入力されるパケットと再同期化されたパケットとは非同期になっている。エラスティシティーバッファー２１は、この非同期によるパケットの信号の周波数差をバッファリングするために設けられている。エラスティシティーバッファー２１が蓄積する所定ビット数は、例えば規格により定められており、ＵＳＢ規格では１２ビット以上である。

リピーター回路７０は、パケットの転送処理として、例えばパケットのビットの再同期化処理、ＳＹＮＣ生成回路からのｍビットのＳＹＮＣの出力、エラスティシティーバッファー２１に蓄積されたパケットの（ＳＹＮＣ以降のデータの）転送等を行う。

再同期化処理（リシンクロナイズ）は、例えば受信したパケットの各ビットを、回路装置１０のクロック信号でサンプリングして取り込み、取り込まれた各ビットにより構成されるパケットを再構築し、再構築されたパケットを、回路装置１０のクロック信号に同期して出力することなどにより実現される。なお、再同期化処理の少なくとも一部（ビットのサンプリング等）はエラスティシティーバッファー２１が行ってもよい。具体的には、回路装置１０は、回路装置１０の内部で生成されたクロック信号から多相クロック信号を生成するＰＬＬ回路（図１２のＰＬＬ回路５４）を含む。多相クロック信号は、周波数が同一で位相が互いに異なるクロック信号である。エラスティシティーバッファー２１は、エッジ検出回路とクロック選択回路とを有する不図示のＤＬＬ回路を含む。そして、エッジ検出回路は、物理層回路１１の受信回路により受信されたシリアルデータのエッジを検出し、そのエッジ検出情報をクロック選択回路に出力する。即ち、多相クロック信号のエッジの中のいずれのエッジ間にシリアルデータのエッジがあるかを検出し、そのエッジ検出情報をクロック選択回路に出力する。クロック選択回路は、このエッジ検出情報に基づいて、多相クロック信号の中からいずれかのクロック信号を選択し、選択したクロック信号をサンプリングクロック信号として出力する。このサンプリングクロック信号に基づいてシリアルデータをサンプリングすることで、受信したパケットの各ビットのサンプリングを実現できる。

制御回路７３は、リピーター回路７０の動作（ステートの遷移）を制御する回路である。例えばパケットの転送処理において、ＳＹＮＣ生成回路７１からＳＹＮＣを出力するタイミング、エラスティシティーバッファー２１に蓄積されたパケットの（ＳＹＮＣ以降のデータの）転送を行うタイミング等を制御する。

本実施形態によれば、バスＢＳ１から物理層回路１１を介して入力されたパケットが、エラスティシティーバッファー２１によりバッファリングされ、そのバッファリングされたパケットがリピーター回路７０により転送処理されてパラレルシリアル変換回路２２に出力され、パラレルシリアル変換回路２２から出力されるパケットが物理層回路１２を介してバスＢＳ２に出力される。このようにして、回路装置１０がパケットをバスＢＳ１からバスＢＳ２に転送できる。そして本実施形態では、ＳＹＮＣ生成回路７１がｍビットのＳＹＮＣを生成するので、バスＢＳ２に出力されるパケットのＳＹＮＣをｍビットにできる。

図６は、図５の回路装置の動作を説明する図である。図６に示すように、バスＢＳ１から３２ビットのＳＹＮＣを含むパケットが物理層回路１１に入力され、物理層回路１１から２８ビットのＳＹＮＣを含むパケット（信号ＥＢＩ１）が出力され、そのパケットがエラスティシティーバッファー２１にバッファリングされる。

エラスティシティーバッファー２１へのパケットの入力が開始されてから期間ＴＡ１の後に、ＳＹＮＣ生成回路７１が３２ビット（ｍビット）のＳＹＮＣの出力を開始する（信号ＳＹＱ１）。期間ＴＡ１は、エラスティシティーバッファー２１へのパケットの入力が開始されてから、１２ビットのデータがエラスティシティーバッファー２１に蓄積されるまでの期間である。ＳＹＮＣ生成回路７１がＳＹＮＣを出力し終わると、続けてリピーター回路７０が、エラスティシティーバッファー２１にバッファリングされているデータ（ＳＹＮＣを除くデータ）をパラレルシリアル変換回路２２に転送する（信号ＲＰＱ１）。パラレルシリアル変換回路２２は、ＳＹＮＣ生成回路７１からのＳＹＮＣと、リピーター回路７０からのデータとをパラレルシリアル変換して物理層回路１２へ出力し、そのシリアルデータのパケットが物理層回路１２の送信回路からバスＢＳ２へ出力される。

より具体的には、リピーター回路７０は、エラスティシティーバッファー２１にバッファリングされたデータのうち、ＳＹＮＣを除いたデータ（例えばＰＩＤ、ＤＡＴＡ、ＥＯＰ）をパラレルシリアル変換回路２２に転送する。ＵＳＢ規格においてＳＹＮＣの末尾は「ＫＪＫＫ」であり、例えば制御回路７３が、このＳＹＮＣの末尾の検出を行い、「ＫＪＫＫ」のパターンに続くデータをパラレルシリアル変換回路２２に転送する制御を行う。

図６の例では、エラスティシティーバッファー２１にＳＹＮＣ以降のデータ（ＰＩＤ）が蓄積され始めてからＳＹＮＣ生成回路７１がＳＹＮＣの出力を終わるまでは、１６ビットである。ＵＳＢ規格ではＳＹＮＣのビット数の最小が１２ビットと定められており、それを考慮すると、エラスティシティーバッファー２１にＳＹＮＣ以降のデータ（ＰＩＤ）が蓄積され始めてからＳＹＮＣ生成回路７１がＳＹＮＣの出力を終わるまでは、３２ビットである。エラスティシティーバッファー２１は、この３２ビットのデータを少なくともバッファリングできるように構成されている。なお、エラスティシティーバッファー２１のビット数は３２ビットに限定されるものではない。

以上の実施形態では、パケットの受信が開始され、エラスティシティーバッファー２１に所与のビット数のデータが蓄積されたとき、ＳＹＮＣ生成回路７１がｍビットのＳＹＮＣの出力を開始し、パラレルシリアル変換回路２２からｍビットのＳＹＮＣが出力される。

ここで、所与のビット数は、例えばＵＳＢ規格に定められた１２ビットであるが、これに限定されない。即ち、非同期通信におけるビットのオーバーランやアンダーランを防ぐことが可能なビット数が確保されていればよい。

このようにすれば、エラスティシティーバッファー２１に所与のビット数のデータが蓄積された状態で、ｍビットのＳＹＮＣの出力が開始されるので、ｍビットのＳＹＮＣを有するパケットをバスＢＳ２へ出力できると共に、非同期通信におけるビットのオーバーランやアンダーランを防ぐことが可能になる。

また本実施形態では、リピーター回路７０は、ＳＹＮＣ生成回路７１によるｍビットのＳＹＮＣの出力が終了したとき、エラスティシティーバッファー２１にバッファリングされたパケットのＳＹＮＣに続くデータ（例えばＰＩＤ、ＤＡＴＡ、ＥＯＰ）を出力（転送）する。

このようにすれば、パケットの実質的なデータの内容であるＳＹＮＣ以後のデータを変更することなく転送（リピート）すると共に、そのデータにｍビットのＳＹＮＣを付加することができる。

また本実施形態では、処理回路２０は、第２のバスＢＳ２から第２の物理層回路１２を介して受信したパケットを第１の物理層回路１１を介して第１のバスＢＳ１に送信する。処理回路２０は、ｋビット（ｋは１以上の整数）のＳＹＮＣを生成する第２のＳＹＮＣ生成回路８１を含み、第２のバスＢＳ２からのパケットを受信したとき、第２のＳＹＮＣ生成回路８１により生成されたｋビットのＳＹＮＣを第１の物理層回路１１に出力する。

具体的には、エラスティシティーバッファー２３、リピーター回路８０、パラレルシリアル変換回路２４は、エラスティシティーバッファー２１、リピーター回路７０、パラレルシリアル変換回路２２と同様な動作を行う。ＳＹＮＣ生成回路８１、制御回路８３は、ＳＹＮＣ生成回路７１、制御回路７３と同様な動作を行う。例えば、ｋ＝３２である場合には、リピーター回路８０等の動作は図６と同様の動作となる。即ち、図６のバスＢＳ１、信号ＥＢＩ１、ＲＰＩ１、ＳＹＱ１、ＲＰＱ１、バスＢＳ２を、図５のバスＢＳ２、信号ＥＢＩ２、ＲＰＩ２、ＳＹＱ２、ＲＰＱ２、バスＢＳ１に読み替えた場合の動作となる。なお、ｋはｍと同じ整数であってもよいし、ｍと異なる整数であってもよい。

このようにすれば、バスＢＳ１からバスＢＳ２へ、及びバスＢＳ２からバスＢＳ１への双方向の転送において、送信パケットのＳＹＮＣのビット数を所与のビット数（ｍ又はｋ）にできる。例えば、メインコントローラー２００においてもＳＹＮＣが３２ビットのパケットを受信したい場合に、回路装置１０がバスＢＳ１にｋビットのＳＹＮＣを出力することで、メインコントローラー２００に３２ビットのＳＹＮＣを送信できる。或いは、バスＢＳ１、ＢＳ２のどちらをＵＳＢレセプタクル２２６側に接続するかを自由に選択することが可能となる。

また本実施形態では、第２のバスＢＳ２から第２の物理層回路１２が受信したパケットのＳＹＮＣのビット数がｋビット以下であっても、第１の物理層回路１１は、ｋビットのＳＹＮＣを第１のバスＢＳ１に出力する。

即ち、ｋビット以下のいずれのビット数のＳＹＮＣが物理層回路１２に入力された場合であっても、物理層回路１１は、ｋビットのＳＹＮＣを第１のバスＢＳ１に出力できる。なお、仮にｋより大きいビット数のＳＹＮＣが物理層回路１２に入力された場合であっても、物理層回路１１は、ｋビットのＳＹＮＣを第１のバスＢＳ１に出力できる。

なお、バスＢＳ２からバスＢＳ１への転送においては、通常のように物理層回路１２でビット数が減少したＳＹＮＣをリピーター回路８０がリピートする構成としてもよい。この場合、リピーター回路８０がＳＹＮＣ生成回路８１を含まず、リピートバッファー８２が、エラスティシティーバッファー２３からのパケットを、ＳＹＮＣを含めてバッファリングし、パラレルシリアル変換回路２４へ出力する。例えばバスＢＳ１にメインコントローラーが接続され、バスＢＳ２にＵＳＢレセプタクルが接続される場合には、ＵＳＢレセプタクル側で３２ビットのＳＹＮＣが出力されていれば、ＵＳＢレセプタクルにおけるＵＳＢ規格の認証テストをパスできる。

図７は、本実施形態の回路装置の第２の詳細な構成例である。図７では、リピーター回路７０は、リピートバッファー７２を更に含み、リピーター回路８０は、リピートバッファー８２を更に含む。なお、図５、図６で説明した構成要素と同一の構成要素については同一の符号を付し、適宜説明を省略する。

リピートバッファー７２は、エラスティシティーバッファー２１からのパラレルデータをバッファリングするバッファーであり、所定ビット数のデータを一時的に蓄積できるバッファーである。所定ビット数は例えば２０ビットである。ＵＳＢ規格ではＳＹＮＣのビット数の最大が３２ビット、最小が１２ビットと定められているので、その差の２０ビットをバッファリングできるようになっている。

図８は、図７の回路装置の動作を説明する図である。図８に示すように、バスＢＳ１から３２ビットのＳＹＮＣを含むパケットが物理層回路１１に入力され、物理層回路１１から２８ビットのＳＹＮＣを含むパケット（信号ＥＢＩ１）が出力され、そのパケットがエラスティシティーバッファー２１にバッファリングされる。

エラスティシティーバッファー２１は、バッファリングしたパケットをリピートバッファー７２に出力する（信号ＲＰＩ１）。エラスティシティーバッファー２１は、入力されたパケットのデータのうち、ＳＹＮＣを除いたデータ（例えばＰＩＤ、ＤＡＴＡ、ＥＯＰ）をバッファリングする。ＵＳＢ規格においてＳＹＮＣの末尾は「ＫＪＫＫ」であり、例えば制御回路７３が、このＳＹＮＣの末尾の検出を行い、「ＫＪＫＫ」のパターンを検出したときに、そのパターンの次のビットからリピートバッファー７２にバッファリングさせる。

また、エラスティシティーバッファー２１へのパケットの入力が開始されてから期間ＴＡ１の後に、ＳＹＮＣ生成回路７１が３２ビット（ｍビット）のＳＹＮＣの出力を開始する（信号ＳＹＱ１）。期間ＴＡ１は、エラスティシティーバッファー２１へのパケットの入力が開始されてから、１２ビットのデータがエラスティシティーバッファー２１に蓄積されるまでの期間である。ＳＹＮＣ生成回路７１がＳＹＮＣを出力し終わると、続けてリピートバッファー７２が、バッファリングされているデータ（ＳＹＮＣを除くデータ）を出力する（信号ＲＰＱ１）。パラレルシリアル変換回路２２は、ＳＹＮＣ生成回路７１からのＳＹＮＣと、リピートバッファー７２からのデータとをパラレルシリアル変換して物理層回路１２へ出力し、そのシリアルデータのパケットが物理層回路１２の送信回路からバスＢＳ２へ出力される。

以上の実施形態では、ＳＹＮＣ生成回路７１によるｍビットのＳＹＮＣの出力中に、エラスティシティーバッファー２１にバッファリングされたパケットのＳＹＮＣの終了が検出されたとき、リピートバッファー７２は、エラスティシティーバッファー２１からのデータのうち、パケットのＳＹＮＣに続くデータ（例えばＰＩＤ、ＤＡＴＡ、ＥＯＰ）を蓄積する。

このようにすれば、パケットの実質的なデータの内容であるＳＹＮＣ以後のデータを変更することなく転送（リピート）すると共に、そのデータにｍビットのＳＹＮＣを付加することができる。

なお、リピートバッファー８２は、リピートバッファー７２と同様な動作を行う。例えば、ｋ＝３２である場合には、リピートバッファー８２等の動作は図８と同様の動作となる。即ち、図８のバスＢＳ１、信号ＥＢＩ１、ＲＰＩ１、ＳＹＱ１、ＲＰＱ１、バスＢＳ２を、図７のバスＢＳ２、信号ＥＢＩ２、ＲＰＩ２、ＳＹＱ２、ＲＰＱ２、バスＢＳ１に読み替えた場合の動作となる。

４．変形例
図９は、本実施形態の回路装置の変形例である。図９では、回路装置１０がレジスター回路９０を更に含む。なお、図９では処理回路２０の構成の一部（エラスティシティーバッファー等）を省略している。

レジスター回路９０は、ＳＹＮＣ生成回路７１が生成するｍビットのＳＹＮＣのビット数ｍを任意に設定する。そして、ＳＹＮＣ生成回路７１は、レジスター回路９０に設定されたビット数ｍに基づいて、ｍビットのＳＹＮＣを生成し、パラレルシリアル変換回路２２に出力する。また、更にレジスター回路９０は、ＳＹＮＣ生成回路８１が生成するｋビットのＳＹＮＣのビット数ｋを任意に設定してもよい。そして、ＳＹＮＣ生成回路８１は、レジスター回路９０に設定されたビット数ｋに基づいて、ｋビットのＳＹＮＣを生成し、パラレルシリアル変換回路２４に出力してもよい。

例えば、外部の処理装置（例えばメインコントローラー等）から不図示のインターフェース（例えばＳＰＩやＩ２Ｃ等）を介してレジスター回路９０にビット数ｍ、ｋの設定情報が設定される。或いは、レジスター回路９０は、例えば回路装置１０の製造時等においてビット数ｍ、ｋの設定情報が設定されるヒューズ回路や不揮発性メモリーであってもよい。

このようにすれば、回路装置１０がパケットを転送する場合において、任意のビット数ｍ、ｋのＳＹＮＣのパケットを出力できるようになる。これにより、電子機器のＵＳＢの伝送経路において、回路装置１０を種々の位置に配置できるようになる。例えば、第２のバスＢＳ２（物理層回路１２）にＵＳＢレセプタクルが接続されるような構成では、ｍ＝３２に設定することで、ＵＳＢレセプタクルにおいてＵＳＢ規格の認証テストをパスすることが可能となる。或いは、回路装置１０とＵＳＢレセプタクルの間に例えばＵＳＢハブ等のデバイスが挿入されるような構成では、ＵＳＢハブ等のデバイスにおいて例えばΔｍビットだけＳＹＮＣが減少するとした場合、ｍ＝３２＋Δｍに設定する。これにより、ＵＳＢレセプタクルでは、ＳＹＮＣのビット数がｍ−Δｍ＝３２となり、ＵＳＢレセプタクルにおいてＵＳＢ規格の認証テストをパスすることが可能となる。このように、レジスター回路９０を設けることで、回路装置１０の配置位置に応じたビット数ｍを設定することが可能となる。

５．送信信号の信号特性
以下では、本実施形態の回路装置の第３の詳細な構成例を説明する。第３の詳細な構成例では、ｍビットのＳＹＮＣを出力すると共に、更にＵＳＢでの送信信号の信号特性の劣化を低減する。

まず、図１０を用いてＵＳＢでの送信信号の信号特性の劣化を説明する。図１０は車載の電子機器のシステムの一例を示すものであり、メインコントローラー２００（ホストコントローラー）にはＵＳＢ−ＨＵＢ２１０が接続される。例えばＵＳＢ−ＨＵＢ２１０のアップストリームポートがメインコントローラー２００に接続され、ダウンストリームポートには、ＳＤ２１１（ＳＤカード）、ＢＴ２１２（ブルートゥース（登録商標））、ＤＳＲＣ２１３（Dedicated Short Range Communications）などのデバイスが接続される。

またケーブル２２４を有するケーブルハーネス２２０のＵＳＢレセプタクル２２６には、スマートフォンなどの携帯型端末装置２５０が接続される。メインコントローラー２００とＵＳＢレセプタクル２２６の間には、充電回路２２１、静電気保護回路２２２、短絡保護回路２２３などが設けられている。

図１０では、ケーブル２２４は車内において例えば内装を避けて配線されるため、ケーブル長が例えば１〜３ｍというように長くなり、寄生容量等が生じる。また充電回路２２１、静電気保護回路２２２、短絡保護回路２２３などの回路に起因する寄生容量等も生じる。これらの寄生容量等が原因となって、メインコントローラー２００が有するＵＳＢの送信回路（ＨＳ）の送信信号の信号特性が劣化する。

図１１はＵＳＢの認証テストにおけるアイパターンの説明図である。ＡＲは送信信号の波形の禁止領域を示すものであり、この禁止領域ＡＲはＵＳＢの規格で定められている。ＵＳＢの送信回路（ＨＳ）には、Ａ１に示す送信信号（ＤＰ、ＤＭ）の波形がこの禁止領域ＡＲと重ならないようにすることが要求される。

しかしながら、図１０において車内で引き回されるケーブル２２４が長くなったり、充電回路２２１、静電気保護回路２２２、短絡保護回路２２３などの回路に起因したりして、寄生容量等が生じると、図１１のＡ１に示す送信信号の信号品質が悪化してしまう。このため、適正な信号転送を実現できず、アイパターンの認証テスト（例えばニアエンドの認証テスト）をパスできないという課題がある。

６．第３の詳細な構成例
図１２は、本実施形態の回路装置の第３の詳細な構成例である。回路装置１０は、物理層回路１１、１２と、処理回路２０と、バスモニター回路３０と、バススイッチ回路４０を含む。また回路装置１０は、基準電流回路１３、１４、電源回路６０、クロック信号生成回路５０を含むことができる。なお回路装置は図１２の構成には限定されず、これらの一部の構成要素を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。

基準電流回路１３、１４は、各々、物理層回路１１、１２で用いられる基準電流を生成するための回路であり、外付け部品である抵抗ＲＩ、ＲＥを用いて基準電流を生成する。クロック信号生成回路５０は、回路装置１０で用いられる各種のクロック信号を生成する回路であり、発振回路５２、ＰＬＬ回路５４を含む。発振回路５２には、外付け部品である発振子ＸＴＡＬやキャパシターＣＣ１、ＣＣ２が接続される。発振子ＸＴＡＬは例えば水晶振動子等により実現される。そして発振回路５２は、発振子ＸＴＡＬの発振動作を行って、発振信号に基づくクロック信号を生成する。ＰＬＬ回路５４は、生成されたクロック信号に基づいて、上述した多相のクロック信号を生成する。

電源回路６０は、外部電源電圧が供給されて、回路装置１０で用いられる各種の電源電圧を生成する。具体的には電源回路６０のレギュレーター６２が外部電源電圧のレギュレートを行って、外部電源電圧よりも低電圧の電源電圧を生成して、回路装置１０の各回路ブロックに供給する。

処理回路２０は、リンク層回路２６、リピーター回路２８などを含む。リンク層回路２６は、リンク層に相当する処理を行う回路である。リンク層回路２６は、例えばＵＳＢにより受信したシリアルデータをパラレルデータに変換するシリアル／パラレル変換処理や、パラレルデータを送信用のシリアルデータに変換するパラレル／シリアル変換処理や、ＮＲＺＩの符号化や復号化のための処理などを行う。リンク層回路２６は、図５のエラスティシティーバッファー２１、２３、パラレルシリアル変換回路２２、２４に対応する。リピーター回路２８は、バスＢＳ１側から受信したパケットをバスＢＳ２側に送信し、バスＢＳ２側から受信したパケットをバスＢＳ１側に送信するためのロジック処理を行う。リピーター回路２８は、図５のリピーター回路７０、８０に対応する。例えば、受信したパケットの各ビットはクロック信号を用いてサンプリングされ、サンプリングにより得られたシリアルデータがパラレルデータに変換される。そして、ＮＲＺＩなどの各種のロジック処理が行われた後のパラレルデータが、シリアルデータに変換されて、回路装置１０内のクロック信号に同期して送信される。このようにすることで、パケットのビットの再同期化処理（リシンクロナイズ）が実現される。また、リピーター回路２８はｍビットのＳＹＮＣを生成し、このＳＹＮＣがパケットのＳＹＮＣとして送信されることで、バスＢＳ２に送信されるパケットのＳＹＮＣがｍビットとなる。また、リピーター回路２８はｋビットのＳＹＮＣを生成し、このＳＹＮＣがパケットのＳＹＮＣとして送信されることで、バスＢＳ１に送信されるパケットのＳＹＮＣがｋビットとなる。

バスモニター回路３０は、バスＢＳ１、ＢＳ２のモニター動作を行う。例えば物理層回路１１や物理層回路１２（少なくとも一方の物理層回路）からの信号に基づいて、バスＢＳ１やバスＢＳ２（少なくとも一方のバス）の状態を監視するモニター動作を行う。そしてバススイッチ回路４０は、バスモニター回路３０でのモニター結果に基づいて、バスＢＳ１とバスＢＳ２の接続（電気的な接続）をオン又はオフにする。即ち、バスＢＳ１とバスＢＳ２を電気的に接続したり、電気的に非接続にする。バスＢＳ１とバスＢＳ２の接続をオン又はオフにする（電気的に接続又は非接続にする）とは、例えばバスＢＳ１のＤＰ、ＤＭの信号線とバスＢＳ２のＤＰ、ＤＭの信号線の間に設けられるスイッチ素子（第１、第２のスイッチ素子）などをオン又はオフにすることである。

具体的には、図１３に示すように、バススイッチ回路４０がバスＢＳ１とバスＢＳ２の接続をオンにする期間を期間Ｔ１（第１の期間）とする。即ち、期間Ｔ１において、バスＢＳ１とバスＢＳ２の間に設けられるバススイッチ回路４０のスイッチ素子がオンになる。これにより、バスＢＳ１に接続されるメインコントローラー２００（広義には第１の装置）とバスＢＳ２に接続されるペリフェラルデバイス２６０（広義には第２の装置）とが、ＵＳＢのバスにより直接にＵＳＢの信号転送を行うことが可能になる。

また、図１４に示すように、バススイッチ回路４０がバスＢＳ１とバスＢＳ２の接続をオフにする期間を期間Ｔ２（第２の期間）とする。即ち、期間Ｔ２において、バスＢＳ１とバスＢＳ２の間に設けられるバススイッチ回路４０のスイッチ素子がオフになる。そして処理回路２０は、期間Ｔ２において（少なくとも期間Ｔ２の一部において）、上記の転送処理を行う。即ち処理回路２０は期間Ｔ２において、バスＢＳ１から物理層回路１１を介して受信したパケットを物理層回路１２を介してバスＢＳ２に転送し、バスＢＳ２から物理層回路１２を介して受信したパケットを物理層回路１１を介してバスＢＳ１に転送する転送処理を行う。これにより、パケットのビットの再同期化処理が行われ、ＵＳＢの送信信号の信号特性の劣化を改善した高品質な信号転送を実現できるようになる。

具体的にはバスモニター回路３０がバススイッチ回路４０のスイッチ制御を行う。即ち、バスモニター回路３０は、期間Ｔ１において、バススイッチ回路４０によりバスＢＳ１とバスＢＳ２の接続をオンにする。例えばバスモニター回路３０は、期間Ｔ１において、バススイッチ回路４０のスイッチ素子のスイッチング制御信号をアクティブにして、スイッチ素子をオンにする。またバスモニター回路３０は、期間Ｔ２において、バススイッチ回路４０によりバスＢＳ１とバスＢＳ２の接続をオフにし、処理回路２０により転送処理を行わせる。例えばバスモニター回路３０は、期間Ｔ２において、バススイッチ回路４０のスイッチ素子のスイッチング制御信号を非アクティブにして、スイッチ素子をオフにする。またバスモニター回路３０は、処理回路２０に対する転送処理の指示信号（許可信号）をアクティブにする。

本実施形態では、バスＢＳ１とバスＢＳ２の接続のオン、オフの切り替えタイミング（期間Ｔ１、Ｔ２の切り替えタイミング）が、所定の範囲内のタイミングに設定される。即ち、ホスト側（メインコントローラー）がリセットを開始すると、デバイス側がデバイスチャープＫを送出する。少なくとも、このデバイスチャープＫの開始タイミングの後に、バスＢＳ１とバスＢＳ２の接続がオンからオフに切り替わる（期間Ｔ１からＴ２に切り替わる）。或いは、デバイスチャープＫの後、一定時間経過が経過すると、デバイス側はデバイスチャープＫを停止し、ホスト側がホストチャープＫ／Ｊを実行する。少なくとも、そのホストチャープＫ／Ｊの終了タイミングの後に、バスＢＳ１とバスＢＳ２の接続がオンからオフに切り替わる。デバイス側は、ホストチャープＫ／Ｊを検出すると、ＨＳターミネーションをオンにし、ＨＳモードに移行する。そしてホスト側がリセットを終了すると、ＨＳアイドルに移行し、ホスト側はＳＯＦの送出を開始する。例えば少なくともデバイスチャープＫの開始タイミングの後であって、例えばＳＯＦ送出の開始タイミングの前において、バスＢＳ１とバスＢＳ２の接続がオンからオフに切り替わり、図１４の転送経路ＴＲ２での転送処理がオフからオンに切り替わる。

また本実施形態では、ＨＳモードにおいてホストがリセットを開始した場合に、ＵＳＢスイッチがオフからオンに切り替わり、処理回路２０の転送処理がオンからオフに切り替わる。即ち、リセットが行われた場合に、バススイッチ回路４０がバスＢＳ１とバスＢＳ２の接続をオフからオンに切り替え、処理回路２０が転送処理を停止する。例えば、ホスト側がリセットを開始してＦＳモードに移行し、パケットがバス上に無くなってから３ｍｓ以上経過した場合に、ＵＳＢスイッチがオフからオンに切り替わる。また本実施形態では、ホストがサスペンドを開始した場合にも、ＵＳＢスイッチがオフからオンに切り替わり、処理回路２０の転送処理がオンからオフに切り替わる。即ち、サスペンドが行われた場合に、バススイッチ回路４０がバスＢＳ１とバスＢＳ２の接続をオフからオンに切り替え、処理回路２０が転送処理を停止する。例えば、ホスト側がサスペンドを開始してＦＳモードに移行し、パケットがバス上に無くなってから３ｍｓ以上経過した場合に、ＵＳＢスイッチがオフからオンに切り替わる。

充電回路２２１は、例えばＵＳＢのＢＣ１．２の仕様（Battery Charging Specification Rev1.2）に準拠した動作を行う回路である。ＢＣ１．２では、例えば５００ｍＡ以下というＶＢＵＳの電源制限が例えば２Ａ以下というように拡張されている。図１２において充電回路２２１は例えばレギュレーター回路等を有し、外部電源が供給されてＶＢＵＳの給電を行う。また、従来はマスター側からスレーブ側にしか電源供給できなかったものが、ＢＣ１．２ではスレーブ側からマスター側にも電源供給できるようになった。例えばペリフェラルデバイス２６０がマスターの役割になり、メインコントローラー２００がスレーブの役割になった場合にも、スレーブであるメインコントローラー２００からマスターであるペリフェラルデバイス２６０に対してＶＢＵＳの電源を供給できる。

ＢＣ１．２を実現するためには、充電回路２２１は、充電調停期間において、ペリフェラルデバイス２６０との間でＤＰ、ＤＭを用いた信号転送を行い、ＢＣ１．２のプロトコルを実行する必要がある。このためバススイッチ回路４０は、充電調停期間（ＢＣ１．２のプロトコルの実行期間）では、充電回路２２１に接続されるバスＢＳ３（第３のバス）とバスＢＳ２（第２のバス）の接続をオンにする（オフからオンに切り替える）。即ち、バスＢＳ３とバスＢＳ２を電気的に接続する。例えばバスＢＳ３とバスＢＳ２の間に設けられるスイッチ素子をオンにして、充電回路２２１がペリフェラルデバイスとの間でＤＰ、ＤＭを用いた信号転送を実行できるようにする。こうすることで、充電調停期間において、ＢＣ１．２のプロトコルを実行して、充電の調停処理を行うことが可能になる。例えば、適切な充電電流に設定できるので、充電スピードを上げることができる。

７．物理層回路
図１５は物理層回路（１１、１２）の構成例である。この物理層回路は、プルアップ抵抗Ｒｐｕ、スイッチ素子ＳＷ＿Ｒｐｕ、ＳＷ＿Ｄｍ、プルダウン抵抗Ｒｐｄ１、Ｒｐｄ２を含む。スイッチ素子ＳＷ＿Ｒｐｕは制御信号Ｒｐｕ＿Ｅｎａｂｌｅに基づいてオン又はオフにされる。これによりプルダウン動作が実現される。また物理層回路は、ＨＳモード用の送信回路ＨＳＤ（カレントドライバー）、ＬＳ／ＦＳモード用の送信回路ＬＳＤ（ドライバー）、抵抗Ｒｓ１、Ｒｓ２を含む。また物理層回路は、ＨＳモード用の差動の受信回路ＨＳＲ（データレシーバー）、スケルチの検出回路ＳＱＬ（トランスミッションエンベロープディテクター）、ＬＳ／ＦＳモード用の差動の受信回路ＬＳＲ（データレシーバー）、切断の検出回路ＤＩＳ（ディスコネクションエンベロープディテクター）、シングルエンドの受信回路ＤＰ＿ＳＥＲ、ＤＭ＿ＳＥＲ（レシーバー）を含む。

そして本実施形態では物理層回路を構成するアナログ回路からの信号に基づいて、物理層回路にパケットが入力されたことを検出する。具体的には、スケルチ用の検出回路ＳＱＬがパケットを検出し、処理回路２０が、検出回路ＳＱＬの出力がアクティブになったことを検出した場合に、受信回路ＤＰ＿ＳＥＲ、ＤＭ＿ＳＥＲからのパケットをエラスティシティーバッファーにバッファリングする。物理層回路にＳＹＮＣの入力が開始されてからスケルチ用の検出回路ＳＱＬがＳＹＮＣを検出するまでの遅延時間があるため、ＳＹＮＣの先頭の数ビットはエラスティシティーバッファーにバッファリングされないことになる。本実施形態では、ＳＹＮＣ生成回路がｍビットのＳＹＮＣを生成するので、物理層回路におけるＳＹＮＣのビット数の減少に関わらず、送信側の物理層回路からはｍビットのＳＹＮＣのパケットを出力できる。

また本実施形態では、物理層回路を構成するアナログ回路からの信号に基づいて、バスモニター回路３０でのバスのモニター動作が行われる。具体的には図１５に示すように、例えばＨＳモード用の差動の受信回路ＨＳＲ、スケルチ用の検出回路ＳＱＬ、ＬＳ／ＦＳモード用の差動の受信回路ＬＳＲ、切断の検出回路ＤＩＳ、或いはシングルエンドの受信回路ＤＰ＿ＳＥＲ、ＤＭ＿ＳＥＲからの信号に基づいて、バスモニター回路３０はバスのモニター動作を行う。即ち、これらのアナログ回路からの信号に基づいて、デバイスチャープＫ、ホストチャープＫ／Ｊ、アイドル、リセット、サスペンド、レジューム、ＳＥ０、Ｊ、Ｋ、バスリセット、或いはＨＳ切断などのバスの各状態を、バスモニター回路３０はモニターできる。そしてバスモニター回路３０は、モニター結果に基づいて、バススイッチ回路４０のスイッチ素子（ＵＳＢスイッチ、ＢＣスイッチ）をオン又はオフにする制御を行ったり、処理回路２０の転送処理をオン又はオフにする制御を行う。こうすることで、バスの状態を適切に判断した適正なバススイッチ回路４０のスイッチ制御や処理回路２０の転送制御を実現できるようになる。

８．電子機器、ケーブルハーネス
図１６に、本実施形態の回路装置１０を含む電子機器３００の構成例を示す。この電子機器３００は、本実施形態の回路装置１０とメインコントローラー２００（広義には処理装置）を含む。メインコントローラー２００はバスＢＳ１に接続される。例えばバスＢＳ１を介してメインコントローラー２００と回路装置１０は接続される。また回路装置１０のバスＢＳ２には例えばペリフェラルデバイス２６０が接続される。

メインコントローラー２００（処理装置）は、例えばＣＰＵ又はＭＰＵ等のプロセッサーにより実現される。或いはメインコントローラー２００を各種のＡＳＩＣの回路装置により実現してもよい。またメインコントローラー２００は、複数の回路装置（ＩＣ）や回路部品が実装された回路基板により実現されてもよい。ペリフェラルデバイス２６０としては、例えば図１０のような携帯型端末装置２５０などを想定できるが、これには限定されない。ペリフェラルデバイス２６０はウェアラブル機器などであってもよい。

電子機器３００は、記憶部３１０、操作部３２０、表示部３３０を更に含むことができる。記憶部３１０は、データを記憶するものであり、その機能はＲＡＭやＲＯＭなどの半導体メモリーやＨＤＤ（ハードディスクドライブ）などにより実現できる。操作部３２０は、ユーザーが入力操作を行うためのものであり、操作ボタンやタッチパネルディスプレイをなどの操作デバイスにより実現できる。表示部３３０は、各種の情報を表示するものであり、液晶や有機ＥＬなどのディスプレイにより実現できる。なお操作部３２０としてタッチパネルディスプレイを用いる場合には、このタッチパネルディスプレイが操作部３２０及び表示部３３０の機能を兼ねることになる。

本実施形態により実現される電子機器３００としては、例えば車載機器、印刷装置、投影装置、ロボット、頭部装着型表示装置、生体情報測定機器、距離、時間、流速又は流量等の物理量を計測する計測機器、基地局又はルーター等のネットワーク関連機器、コンテンツを配信するコンテンツ提供機器、或いはデジタルカメラ又はビデオカメラ等の映像機器などの種々の機器を想定できる。

図１７に本実施形態の回路装置１０を含むケーブルハーネス３５０の構成例を示す。ケーブルハーネス３５０は、本実施形態の回路装置１０とケーブル３６０を含む。ケーブル３６０はＵＳＢ用のケーブルである。またケーブルハーネス３５０はＵＳＢレセプタクル３７０を含んでもよい。或いはケーブルハーネス３５０は図１０の静電気保護回路２２２、短絡保護回路２２３などを含むものであってもよい。ケーブル３６０は例えば回路装置１０のバスＢＳ２に接続される。回路装置１０のバスＢＳ１側には例えばメインコントローラー２００（処理装置）等が接続される。このケーブルハーネス３５０は、例えば車内において配線を引き回すなどの用途に用いられる。なおケーブルハーネス３５０は車用以外のハーネスであってもよい。

なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また本実施形態及び変形例の全ての組み合わせも、本発明の範囲に含まれる。また回路装置、電子機器、ケーブルハーネスの構成・動作等も、本実施形態で説明したものに限定されず、種々の変形実施が可能である。

１０…回路装置、１１…第１の物理層回路、１２…第２の物理層回路、
１３，１４…基準電流回路、２０…処理回路、２１…エラスティシティーバッファー、
２２…パラレルシリアル変換回路、２３…エラスティシティーバッファー、
２４…パラレルシリアル変換回路、２６…リンク層回路、２８…リピーター回路、
３０…バスモニター回路、４０…バススイッチ回路、５０…クロック信号生成回路、
５２…発振回路、５４…ＰＬＬ回路、６０…電源回路、６２…レギュレーター、
７０…リピーター回路、７１…ＳＹＮＣ生成回路、７２…リピートバッファー、
７３…制御回路、８０…リピーター回路、８１…第２のＳＹＮＣ生成回路、
８２…リピートバッファー、８３…制御回路、９０…レジスター回路、
２００…メインコントローラー、２２０…ケーブルハーネス、２２１…充電回路、
２２２…静電気保護回路、２２３…短絡保護回路、２２４…ケーブル、
２２６…ＵＳＢレセプタクル、２３０…デバイス、２５０…携帯型端末装置、
２６０…ペリフェラルデバイス、２７０…電子機器、３００…電子機器、
３１０…記憶部、３２０…操作部、３３０…表示部、３５０…ケーブルハーネス、
３６０…ケーブル、３７０…ＵＳＢレセプタクル、
ＢＳ１…第１のバス、ＢＳ２…第２のバス

Claims (13)

1. 所与のシリアル通信規格の第１のバスが接続される第１の物理層回路と、
   前記所与のシリアル通信規格の第２のバスが接続される第２の物理層回路と、
   前記第１のバスから前記第１の物理層回路を介して受信したパケットを前記第２の物理層回路を介して前記第２のバスに送信する転送処理を行う処理回路と、
   を含み、
   前記処理回路は、
   ｍビット（ｍは１以上の整数）のＳＹＮＣを生成するＳＹＮＣ生成回路を含み、
   前記第１のバスから前記パケットを受信したとき、前記ＳＹＮＣ生成回路により生成された前記ｍビットのＳＹＮＣを、前記第２のバスに送信されるパケットのＳＹＮＣとして前記第２の物理層回路に出力することを特徴とする回路装置。
2. 請求項１において、
   前記第１のバスから前記第１の物理層回路が受信したパケットのＳＹＮＣのビット数がｍビット以下であっても、前記第２の物理層回路は、前記ｍビットのＳＹＮＣを前記第２のバスに出力することを特徴とする回路装置。
3. 請求項１又は２において、
   前記処理回路は、
   前記パケットをバッファリングするエラスティシティーバッファー（elasticity buffer）と、
   前記ＳＹＮＣ生成回路を有し、前記エラスティシティーバッファーにバッファリングされた前記パケットの転送処理を行うリピーター回路と、
   前記リピーター回路から出力されるデータをパラレルシリアル変換して前記第２の物理層回路に出力するパラレルシリアル変換回路と、
   を含むことを特徴とする回路装置。
4. 請求項３において、
   前記パケットの受信が開始され、前記エラスティシティーバッファーに所与のビット数のデータが蓄積されたとき、
   前記ＳＹＮＣ生成回路が前記ｍビットのＳＹＮＣの出力を開始し、前記パラレルシリアル変換回路からｍビットのＳＹＮＣが出力されることを特徴とする回路装置。
5. 請求項３又は４において、
   前記リピーター回路は、
   リピートバッファーを更に有し、
   前記ＳＹＮＣ生成回路による前記ｍビットのＳＹＮＣの出力中に、前記エラスティシティーバッファーにバッファリングされた前記パケットのＳＹＮＣの終了が検出されたとき、
   前記リピートバッファーは、前記エラスティシティーバッファーからのデータのうち、前記パケットのＳＹＮＣに続くデータを蓄積することを特徴とする回路装置。
6. 請求項１乃至５のいずれかにおいて、
   前記処理回路は、
   前記第２のバスから前記第２の物理層回路を介して受信したパケットを前記第１の物理層回路を介して前記第１のバスに送信し、
   前記処理回路は、
   ｋビット（ｋは１以上の整数）のＳＹＮＣを生成する第２のＳＹＮＣ生成回路を含み、
   前記第２のバスからの前記パケットを受信したとき、前記第２のＳＹＮＣ生成回路により生成された前記ｋビットのＳＹＮＣを前記第１の物理層回路に出力することを特徴とする回路装置。
7. 請求項６において、
   前記第２のバスから前記第２の物理層回路が受信したパケットのＳＹＮＣのビット数がｋビット以下であっても、前記第１の物理層回路は、前記ｋビットのＳＹＮＣを前記第１のバスに出力することを特徴とする回路装置。
8. 請求項１乃至７のいずれかにおいて、
   前記ｍビットのＳＹＮＣのビット数ｍを任意に設定するレジスター回路を含むことを特徴とする回路装置。
9. 請求項１乃至８のいずれかにおいて、
   前記シリアル通信規格は、ＵＳＢ規格であることを特徴とする回路装置。
10. 請求項１乃至９のいずれかにおいて、
    バスモニター回路と、
    バススイッチ回路と、
    を含み、
    前記処理回路は、
    前記第２のバスから前記第２の物理層回路を介して受信したパケットを前記第１の物理層回路を介して前記第１のバスに送信し、
    前記バスモニター回路は、
    前記第１のバスと前記第２のバスのモニター動作を行い、
    前記バススイッチ回路は、
    前記バスモニター回路でのモニター結果に基づいて、前記第１のバスと前記第２のバスの接続をオン又はオフにすることを特徴とする回路装置。
11. 請求項１乃至１０のいずれかに記載された回路装置と、
    前記第１のバスに接続される処理装置と、
    を含むことを特徴とする電子機器。
12. 請求項１乃至１０のいずれかに記載された回路装置と、
    ケーブルと、
    を含むことを特徴とするケーブルハーネス。
13. 所与のシリアル通信規格で第１のバスから受信したパケットを、前記所与のシリアル通信規格の第２のバスにリピートして転送すると共に、
    前記第１のバスから受信したパケットのＳＹＮＣのビット数がｍビット以下であっても、ｍビットのＳＹＮＣを前記第２のバスに出力することを特徴とするデータ転送方法。