KR101516849B1 - 수신 장치에서 출력 클럭 주파수를 보정하는 회로 - Google Patents

Abstract

데이터(16) 및 타임 스탬프 성분(18)을 수신하는 수신 장치(13)에서 출력 클럭의 주파수를 보정하는 출력 클럭 보정 회로(14)는, 출력 클럭 피드백 루프(20), FIFO 버퍼(22) 및 타임 스탬프 조절기(24)를 포함한다. 출력 클럭 피드백 루프(20)는 타임 스탬프 성분(18)을 기반으로 출력 클럭의 위상 및/또는 주파수를 조절한다. FIFO 버퍼(22)는 데이터를 일시적으로 저장한다. 타임 스탬프 조절기(24)는 FIFO 버퍼의 상태를 기반으로 타임 스탬프 성분을 선택적으로 조절한다. 일 실시예에서, 상기 상태는 적어도 부분적으로 FIFO 버퍼의 실제 데이터 레벨을 기반으로 한다. 다른 실시예에서, FIFO 버퍼(22)는 타겟 데이터 레벨 범위를 구비하고, FIFO 버퍼의 실제 데이터 레벨이 상기 범위 밖으로 벗어나는 경우, 타임 스탬프 성분이 조절된다.

Description

수신 장치에서 출력 클럭 주파수를 보정하는 회로{CIRCUIT FOR CORRECTING AN OUTPUT CLOCK FREQUENCY IN A RECEIVING DEVICE}

본 발명은 수신 장치에서 출력 클럭 주파수를 보정하는 회로에 관한 것이다.

직렬 데이터 통신은 다양한 장치들 간에 데이터를 통신하기 위해 사용된다. 직렬 데이터의 스트림을 수신하고 정확하게 디코딩하는 것은, 송신 장치 및 수신 장치를 포함하는 시스템(예컨대, 비디오 디스플레이)이 동기화되는 것을 요구한다. 주로, 소스 클럭 신호, 예컨대 162 MHz("감소된 비트율") 또는 270 MHz("높은 비트율")의 주파수를 갖는 링크 심벌 클럭(Link Symbol Clock), 및 타임 스탬프 정보나 "카운터(counters)"(여기에서 "M" 및 "N"으로도 언급됨)가 수신 장치로 전송되는 직렬 데이터의 스트림에 포함된다. 이러한 타입의 시스템에서는, 소스 클럭 주파수와 상이한 출력 클럭 주파수, 예컨대 수신 장치에서 25.175 MHz(예컨대 VGA) 내지 268.5 MHz(예컨대 WQXGA) 범위 내의 주파수를 갖는 스트림 클럭(때때로 "픽셀 클럭"으로도 불림)과 같은 출력 클럭이, 시스템의 적절한 기능을 증가시키기 위해 정확하게 복원되어야 한다. 특정 시스템에서는, M 및 N의 타임 스탬프 정보가 송신 장치로부터의 데이터 스트림 내에 포함되고, 소스 클럭과 출력 클럭 간의 상대적인 주파수에 관계된다.

그러나, 소스 클럭과 출력 클럭 간의 주파수 차이로 인해, 종래의 시스템에서는 정확한 출력 클럭 복원(또한 때때로 스트림 클럭 복원(stream clock recovery, SCR)으로도 불림)이 어려울 수 있다. 많은 시스템에서, 라인 버퍼(또한 때때로 "선입선출(first in first out)" 또는 "FIFO" 버퍼로도 불림)가 수신 장치 내에서 픽셀 데이터와 같은 출력 클럭 데이터를 일시적으로 저장하고 그 흐름을 조절하도록 사용된다.

일부 시스템에서, 수신 장치는 피드백 루프, 예컨대 PLL(phase-locked loop)을 사용하여 출력 클럭 복원 기술을 수행할 수 있다. PLL은 직렬 데이터 스트림을 분석하고 수신 장치를 송신 장치와 동기화시키도록 시도한다. 그러나, PLL은 전송 에러를 유발할 수 있는 랜덤 및/또는 확정 지터(deterministic jitter)를 유발할 수 있음이 잘 알려져 있다. 상기 지터는 연속적으로 축적될 수 있어, 궁극적으로 FIFO 버퍼 내의 픽셀 데이터의 양에 영향을 미칠 수 있다. 예를 들어, FIFO 버퍼 내의 픽셀 데이터의 점진적인 증가는 여기에서 "오버플로우(overflow)" 상태로 불리는 상기 데이터의 초과를 유발할 수 있다. 역으로, FIFO 버퍼 내의 픽셀 데이터의 점진적인 감소는 여기에서 "언더플로우(underflow)" 상태로 불리는 상기 데이터의 부족을 유발할 수 있다. 오버플로우 또는 언더플로우 상태에서는, 수신 장치의 프레임 복원 및/또는 화상 안정성이 위태로워질 수 있다.

본 발명은 수신 장치에서 출력 클럭의 주파수를 보정하는 회로를 제공하는 것을 목적으로 한다.

본 발명은 수신 장치에서 출력 클럭의 주파수를 보정하는 회로에 관한 것이다. 수신 장치는 송신 장치로부터 데이터 및 타임 스탬프 성분을 수신한다. 타임 스탬프 성분은 적어도 부분적으로 출력 클럭의 요구되는 주파수를 기반으로 한다. 일 실시예에서, 상기 회로는 출력 클럭 피드백 루프, FIFO 버퍼 및 타임 스탬프 조절기를 포함한다. 출력 클럭 피드백 루프는 출력 클럭의 위상 및/또는 출력 클럭의 주파수를 조절한다. 상기 조절은 적어도 부분적으로 타임 스탬프 성분을 기반으로 한다. FIFO 버퍼는 데이터를 일시적으로 저장한다. 타임 스탬프 조절기는 FIFO 버퍼의 상태를 기반으로 타임 스탬프 성분을 선택적으로 조절한다.

특정 실시예에서, 출력 클럭 피드백 루프는 PLL이다. 일 실시예에서, FIFO 버퍼는 실제 데이터 레벨을 가지며, FIFO 버퍼의 상태는 적어도 부분적으로 실제 데이터 레벨을 기반으로 한다. 다른 실시예에서, FIFO 버퍼는 상위 임계치 및 하위 임계치를 포함하는 타겟 데이터 레벨 범위를 갖는다. 이 실시예에서, 타임 스탬프 조절기는 FIFO 버퍼 내의 실제 데이터 레벨이 상위 임계치를 초과하거나 하위 임계치 미만인 경우에 타임 스탬프 성분을 조절한다. FIFO 버퍼는 타겟 데이터 레벨 범위 내에 요구되는 데이터 레벨을 갖는다. 일 실시예에서, 타임 스탬프 조절기는, 적어도 부분적으로, FIFO 버퍼 내의 실제 데이터 레벨과 요구되는 데이터 레벨 간의 차이와 동일한 오프셋에 기반하는 퍼센티지에 의해 타임 스탬프 성분을 조절한다. 다른 실시예에서, 상기 상태는 적어도 부분적으로 시간에 걸친 FIFO 버퍼 내의 실제 데이터 레벨의 변화에 기반한다.

일부 실시예에서, 타임 스탬프 조절기는 기결정된 타임 인터벌로 FIFO 버퍼 내의 실제 데이터 레벨을 모니터링하는 버퍼 모니터를 포함한다. 일 실시예에서, 타임 스탬프 조절기는 계산을 기반으로 한 양에 의해 타임 스탬프 성분을 조절한다. 다른 실시예에서, 타임 스탬프 조절기는 룩업 테이블 또는 레지스터로부터 결정된 양에 의해 타임 스탬프 성분을 조절한다.

본 발명은 또한 수신 장치에서 출력 클럭의 주파수를 보정하는 방법에 관한 것이기도 하다.

본 발명 뿐만 아니라 본 발명의 신규한 특징이 그 구조 및 그 동작과 관련하여, 이어지는 발명의 상세한 설명과 함께 첨부된 도면으로부터 설명될 것이며, 유사한 도면부호는 동일한 부분을 의미한다.
도 1은 본 발명의 특징을 구비하고 타임 스탬프 조절기를 포함하는 출력 클럭 보정 회로의 일 실시예를 도시하는 개략적인 흐름도이다.
도 2는 메인스트림 프로세서를 포함하는 수신 장치의 개관을 도시하는 블록도이다.
도 3은 FIFO 버퍼를 포함하는 메인스트림 프로세서 및 타임 스탬프 조절기의 일 실시예의 블륵도이다.
도 4는 복수의 라인 및 복수의 픽셀 클럭을 포함하는 수신 장치의 일 프레임의 단순화된 부분도이다.
도 5는 FIFO 버퍼 내의 FIFO 입력의 수에 대한 함수에 따른 타임 스탬프 조절기에 의한 제 1 타임 스탬프 성분 M의 변화를 도시하는 그래프이다.
도 6은 제 1 타임 스탬프 성분 M의 변화를 결정하기 위해 타임 스탬프 조절기에 의해 사용될 수 있는 룩업 테이블의 일 실시예이다.
도 7은 본 발명의 특징을 갖는 출력 클럭 보정 회로의 사용으로 인한 시간의 함수에 따른 FIFO 버퍼 내의 실제 데이터 레벨을 도시하는 그래프이다.
도 8은 수신 장치에서 출력 클럭 주파수를 보정하는 방법의 일 실시예를 도시하는 흐름도이다.
도 9는 수신 장치에서 출력 클럭 주파수를 보정하는 방법의 다른 실시예를 도시하는 흐름도이다.

시스템(10)은 출력 클럭의 주파수와 유사하거나 상이한 주파수를 갖는 소스 클럭으로부터 출력 클럭의 주파수를 보정하는 출력 클럭 보정 회로(14)(또한 때때로 여기에서 "보정 회로" 또는 "회로"로도 불림)를 포함한다. 본 발명은 임의의 교차-클럭 도메인 데이터 전송 시스템에 적용될 수 있으며, 예컨대 여기에 기술된 바와 같이 소스 클럭 도메인으로부터 출력 클럭 도메인으로의 데이터 전송 시스템에 적용될 수 있다. 비록 여기에 제공되는 발명의 상세한 설명이 주로 비디오 시스템, 특히 스트림 클럭 보정 회로에 초점을 맞추고 있지만, 여기에 제공되는 발명의 상세한 설명은 비디오 시스템으로 제한되도록 해석되지 않음이 인식될 것이다. 예를 들어, 여기에 개시되고 기술되는 보정 회로(14)는, 고정된 소스 클럭 송신기 주파수를 기반으로 수신 장치에서 가변 오디오 클럭 샘플링 주파수를 복원하거나 그리고/또는 보정하도록 요구되는 오디오 분야에도 동일하게 유용할 수 있다. 추가적으로, 임의의 다른 적절한 타입의 교차-클럭 도메인 데이터 전송 시스템이 여기에 개시되고 기술되는 기술을 유용할 수 있다.

도 1은 송신 장치(12) 및 수신 장치(13)(점선으로 그려진 사각형 내에 도시됨)를 포함하는 시스템(10)의 일 실시예의 개략도를 제공하는 흐름도이다. 시스템(10)의 대안적인 실시예는 오직 수신 장치(13)만을 포함할 수 있고 송신 장치(12)를 생략할 수 있음이 이해된다. 수신 장치(13)는 출력 클럭 보정 회로(14)의 일 실시예를 포함한다. 출력 클럭 보정 회로(14)의 특정 구조가 시스템의 설계 요건에 적합하게 변경될 수 있음이 인식된다. 도 1에 도시된 실시예에서, 소스 클럭은 송신 장치(12)로부터 오는 데이터 스트림 내에 포함된다. 소스 클럭은 먼저 직렬화되고(serialized) 그 다음으로 수신 장치(13)(도 1에서 외측 점선 사각형으로 도시됨)의 클럭 및 데이터 복원(clock and data recovery, "CDR")을 통해 복원, 즉 비직렬화된다(deserialized). 명확함을 위해, 소스 클럭의 비직렬화는 도 1에 도시되지 않는다.

데이터 스트림은 바이트 데이터와 같은 입력 데이터(16) 및 타임 스탬프 정보(18)를 포함한다. 타임 스탬프 정보(18)는 제 1 타임 스탬프 성분(18) 및 제 2 타임 스탬프 성분(19)(도 1에서 각각 "M" 및 "N"으로도 도시됨)을 포함한다. 특정 실시예에서, 타임 스탬프 성분(18, 19)은 소스 클럭 및 출력 클럭의 상대적인 주파수를 기반으로 하는 24 비트 데이터일 수 있다. 타임 스탬프 성분(18, 19)은 대안적으로 24 비트 데이터가 아닌 정보를 포함할 수도 있다.

도 1에 도시된 실시예에서, 출력 클럭 보정 회로(14)는 출력 클럭 피드백 루프(20)(도 1에서 내측 점선 사각형으로 도시됨), FIFO 버퍼(22) 및 타임 스탬프 조절기(24)를 포함한다. 출력 클럭 피드백 루프(20)는 출력 클럭의 위상 및 출력 클럭의 주파수 중 적어도 하나를 조절한다. 특정 실시예에서, 상기 조절은 적어도 부분적으로 타임 스탬프 성분(18, 19) 중 하나 또는 그 이상을 기반으로 한다. 보다 구체적으로, 일 실시예에서, 상기 조절은 적어도 부분적으로 제 1 타임 스탬프 성분(18)을 기반으로 하여, 제 1 타임 스탬프 성분(18)의 값이 출력 클럭의 위상 및/또는 주파수의 조절 범위에 영향을 미치도록 한다.

일 실시예에서, 출력 클럭 피드백 루프(20)는 종래에 알려진 임의의 개수의 서로 다른 타입의 "PLL"(phase-locked loop) 중 어느 하나를 포함할 수 있다. PLL 회로(20)의 특정 설계는 변경될 수 있다. 예를 들어, 도 1에 도시된 실시예에서, PLL 회로(20)는 "PFD"(phase frequency detector)(26), "CP"(charge-pump circuit)(28), "LPF"(low-pass filter)(30) 또는 다른 타입의 필터, 및 "VCO"(voltage-controlled oscillator)(32) 중 하나 또는 그 이상을 포함할 수 있다. 이러한 구조들 중 하나 또는 그 이상은 출력 클럭 피드백 루프(20)로부터 전체적으로 생략될 수 있음이 파악된다. 대안적으로, 출력 클럭 피드백 루프(20)는 본 발명의 사상 또는 범위로부터 벗어나지 않으면서 추가적이거나 대안적인 유사한 구조를 포함할 수 있다. 출력 클럭 피드백 루프(20)는 도 1에 도시된 출력 클럭 피드백 루프(20)보다 더 복잡하거나 덜 복잡할 수 있다.

일 실시예에서, 소스 클럭은 제 2 타임 스탬프 성분(19)(N)과 같은 정수로 나누어져 기준 클럭(34)(도 1에서 "Ref Clk"으로 도시됨)을 생성한다. 그리고 나서, 기준 클럭(34) 및 피드백 클럭 신호(36)(도 1에서 "FB Clk"으로 도시됨)는 PFD(26)를 사용하여 비교된다.

PFD(26)는 요구되는 위상에 고정시키도록 (위로 또는 아래로) 조절하는 방법에 대해 이어지는 회로에 지시하는 두 개의 출력(38A, 38B)(각각 UP 또는 DN)을 구비할 수 있다. 출력(38A, 38B)은 CP(28)로 전달되며, 상기 CP는 LPF(30)의 하나 또는 그 이상의 커패시터에 하이 또는 로우 전압 신호 중 하나를 생성하는 아날로그 전류 스위치일 수 있다. LPF(30)는 전압 신호를 매끈하게 만들기 위해 적분한다. 그리고 나서, 매끈하게 된 신호는 VCO(32)로 전달된다. VCO(32)로부터의 출력 데이터(40)는 FIFO 버퍼(22)로 전송되고, 기준 클럭(343)과의 비교를 위해 간접적으로 그리고 주기적으로 PFD(26)로 피드백된다. 제 1 타임 스탬프 성분(18)(M)은 제수(divisor)로서 상기 피드백 사이클에 도입된다. 이하 보다 상세하게 설명되는 바와 같이, 타임 스탬프 조절기(24)는 FIFO 버퍼(22)의 상태를 모니터링하는 버퍼 모니터(미도시)를 포함한다. FIFO 버퍼(22)의 상태를 기반으로, 타임 스탬프 조절기(24)는 위 또는 아래로 제 1 타임 스탬프 성분(18)을 선택적으로 조절하여, 조절된 제 1 타임 스탬프 성분(18A)을 생성한다. 이러한 설계로, 상기 시스템(10)은 보다 정확하게 출력 클럭을 복원할 수 있거나, 그리고/또는 시스템(10)의 지터 성능을 개선할 수 있다.

도 2는 메인스트림 프로세서(242)를 포함하는 수신 장치(213)의 개관을 도시하는 블록도이다. 이 실시예에서, 메인스트림 프로세서는 물리 계층(244)과 비디오 프로세서(246) 사이에 위치한다. 소스 클럭은 도 2에 도시된 바와 같이 소스 클럭 도메인(248)에 링크 심볼 클럭을 포함할 수 있다. 특정 실시예에서, 입력 데이터(16)(도 1에 도시됨)는 디코딩된 데이터 바이트 및/또는 K-코드 특정 심볼을 포함할 수 있다. 나아가, 출력 데이터(40)(도 1에 도시됨)는 공지된 바와 같이 복원된 디스플레이 타이밍 정보, 예컨대 DE(data enable), H-싱크, V-싱크 등과 함께 출력 클럭 도메인(250) 내에 픽셀 데이터를 포함할 수 있다.

도 3은 메인스트림 프로세서(342)(점선 내에 도시됨)의 일 실시예를 포함하는 시스템(310)의 일부(일점 쇄선 내에 도시됨)에 대한 블록도이다. 도 3에 도시된 실시예에서, 메인스트림 프로세서(342)는 언팩(unpack) 블록(352), 레인 디멀티플렉서(lane demultiplexer)(354), FIFO 버퍼(322), 디스플레이 타이밍 생성기(356) 및 타임 스탬프 조절기(324)를 포함한다. 일 실시예에서, 업백 블록(352) 및 FIFO 버퍼(322)의 일부는 소스 클럭 도메인(348) 내에 위치한다. 추가적으로, FIFO 버퍼(322)의 나머지, 렝린 디멀티플렉서(354) 및 디스플레이 타이밍 생성기(356)는 출력 클럭 도메인(350) 내에 위치한다. 나아가, 타임 스탬프 조절기(324)는 도 3에 도시된 바와 같이 시스템 클럭 도메인(358) 내에 위치할 수 있다. 그러나, 대안적으로 메인스트림 프로세서(342)의 다양한 성분은 도 3의 실시예에 도시된 바와 달리 상이한 도메인 내에 포함될 수 있음이 인식된다.

언팩 블록(352)의 설계는 변경될 수 있다. 일 실시예에서, 언팩 블록(352)은 물리 계층(244)(도 2에 도시됨)으로부터 소스 (바이트) 데이터(16)(도 1에 도시됨)를 수신할 수 있고, 출력 (픽셀) 데이터(40)(도 1에 도시됨)를 추출할 수 있다. 특정 실시예에서, 원형 버퍼(circular buffer)가 바이트 데이터로부터 픽셀 데이터를 추출하도록 사용될 수 있다. 대안적으로, 상이한 타입의 버퍼가 이용될 수 있다.

일 실시예에서, 레인 디멀티플렉서(354)는 다수의 레인들로부터의 데이터를 결합하고 하나의 단일 픽셀 데이터 스트림을 형성한다.

FIFO 버퍼(322)는 출력 데이터(40)를 일시적으로 저장하는 메모리를 포함한다. FIFO 버퍼(322)의 설계는 변경될 수 있다. 일 실시예에서, FIFO 버퍼는 비동기식이다. 특정 실시예에서, FIFO 버퍼(322)는 도 3에 도시된 바와 같이 클럭 교차(clock crossing)가 일어나는 지점에 배치된다. 예를 들어, 소스 클럭은 기록측 클럭이 될 수 있고, 출력 클럭은 독출측 클럭이 될 수 있다. 일 실시예에서, FIFO 버퍼(322)는 122 비트의 폭과 64 비트의 깊이를 가질 수 있다. 이 실시예에서, 버퍼링될 수 있는 최대 픽셀은 일 레인 당 64 픽셀이고, 두 레인 당 128 픽셀이고, 네 레인 당 256 픽셀이다. 122 비트의 FIFO 버퍼 폭은 4 레인 모드로 4 픽셀의 버퍼링을 수용하고, 2 개의 여분 비트는 각각의 라인의 제 1 픽셀의 태그 정보와 각각의 프레임의 제 1 라인의 태그 정보를 위한 것이다. 64 비트의 깊이는 이 실시예에서 (i) 하나의 전송 유닛 내에서 변화하는 경우, (ii) FIFO 버퍼가 출력 클럭 변화를 수용할 필요가 있는 경우, 그리고 (iii) 출력 클럭 PLL 오프셋 성능이 불확실한 경우 중 하나 또는 그 이상을 기반으로 하여 선택된다.

특정 실시예에서는, 속성 패킷으로부터의 프레임 파라미터 및 FIFO 버퍼(322)로부터의 가용성(availability)을 기반으로 하여, 디스플레이 타이밍 생성기(356)가 DE(data enable), H-싱크, V-싱크 등과 같은 디스플레이 타이밍 정보를 생성한다.

이하 보다 상세하게 설명되는 바와 같이, 일부 기결정된 인터벌, 예컨대 비-제한적인 일 예에 따르면 각각의 라인 L₁ - L_n의 제 1 픽셀 P₁에서의 FIFO 버퍼(322)의 상태를 기반으로 하여, 타임 스탬프 조절기(324)는 알고리즘 또는 룩업 테이블이나 레지스터를 기반으로 하여 제 1 타임 스탬프 성분(18)을 선택적으로 조절한다.

도 4는 복수의 라인들 L₁ - L_n과 복수의 픽셀 클럭들 P₁ - P_n을 포함하는 수신 장치(462)의 일 프레임(460)의 단순화된 부분도이다.

다양한 동기화 모드가 타이밍 복원을 위해 지원된다. 이어지는 내용은 각각 배타적으로 사용될 수 있는 일부 동기화 모드의 비제한적인 예를 제공한다. 대안적으로, 동기화 모드 중 어느 하나는 다른 동기화 모드 중 하나 또는 그 이상과 결합될 수 있다.

일 실시예에서, 타이밍 복원은 라인 싱크 모드에서 실행될 수 있다. 라인 싱크 모드에서, 디스플레이 타이밍 카운터는 제 1 픽셀 P₁의 가용성에서 리셋되고, 각각의 라인 L₁ - L_n에 버퍼링되는 픽셀의 특정 개수가 입력된다. 수직 블랭킹 기간 동안, 디스플레이 타이밍 카운터는 자유-구동 모드(free-run mode)(이하에 기술됨)에서 구동할수 있으며, 이는 이 기간 동안에는 송신 장치(12)(도 1에 도시됨)에 의해 송신되는 동기화 정보가 존재하지 않기 때문이다.

다른 실시예에서, 타이밍 복원은 프레임 싱크 모드에서 실행될 수 있다. 프레임 싱크 모드에서, 각각의 프레임(460)은 오직 한 번만 동기화될 것이며, 이는 각각의 프레임(460)의 제 1 라인 L₁의 제 1 픽셀 P₁에서 일어날 수 있다. 그 후, 프레임 복원은 다음 프레임 데이터가 유입될 때까지 자유-구동 모드로 구동될 것이다.

여전히 다른 실시예에서, 타이밍 복원은 자유-구동 모드에서 실행될 수 있다. 자유-구동 모드에서, 프레임 싱크는 적어도 한 번 수행되고, 그리고 나서 디스플레이 타이밍 카운터는 자유-구동 모드로 진입한다. 이 모드는 프레임 싱크와 자유-구동 모드 사이에서 자동-스위칭 또는 강제 스위칭(펌웨어에 의함) 중 어느 하나에 의해 구현된다.

아직 다른 실시예에서, 타이밍 복원은 자립형 모드(stand alone mode)에서 실행될 수 있다. 자립형 모드에서, 수신 장치(462)는 패턴 생성기 데이터를 디스플레이할 것이며, 비디오 PLL은 개방 루프 모드(open loop mode)가 될 수 있다.

FIFO 버퍼가 각각의 프레임(460)의 제 1 픽셀 P₁에서 거의 비워지거나 거의 가득차게 되는 경우, 프레임 싱크 모드가 또다시 시작될 것이다. 자유-구동 모드에서는, 각각의 라인 L₁ - L_n의 제 1 픽셀 P₁에서, FIFO 버퍼의 상태가 모니터링되거나, 그렇지 않으면 전류 출력 클럭이 약간 빠르거나 약간 느려 FIFO 버퍼가 언더플로우 또는 오버플로우의 위험에 처할 수 있게 되는지 여부를 결정하도록 FIFO 버퍼의 상태가 확인될 수 있다. 각각의 라인 L₁ - L_n의 종료 시, 제 1 타임 스탬프 성분 M은 필요한 경우 룩업 테이블 또는 계산에 의해 조절될 수 있다.

도 5는 FIFO 버퍼 내의 FIFO 입력의 개수에 대한 함수로서 타임 스탬프 조절기에 의한 제 1 타임 스탬프 성분의 변화(△ M)의 일 실시예를 도시하는 그래프이다. 일 실시예에서, FIFO 버퍼는 상위 임계치(도 5에서 "U"로 지시됨), 하위 임계치(도 5에서 "D"로 지시됨) 및 요구되는 데이터 레벨(도 5에서 "D"로 지시됨)을 포함하는 타겟 데이터 레벨 범위를 갖는다. 일 실시예에서, 요구되는 데이터 레벨은 대략 FIFO 깊이의 절반이다. 일 대안적인 실시예에서, 요구되는 데이터 레벨은 FIFO 깊이의 절반보다 더 크거나 더 작을 수 있다. 도 5에 도시된 실시예에서, 데이터 레벨에 대응하는 FIFO 입력의 개수가 U와 D 사이에 있는 경우, 제 1 타임 스탬프 성분 M에 대한 조절이 수행되지 않는다. 타겟 데이터 레벨 범위에서는, FIFO가 정상 상태로 구동하고 오버플로우 또는 언더플로우의 즉각적인 위험이 감소된 것으로 가정된다.

그러나, 데이터 레벨에 대응하는 FIFO 입력의 개수가 U를 넘는 경우, 제 1 타임 스탬프 성분 M에 대한 양의 조절(positive adjustment)이 수행된다. 도 1을 다시 참조하면, PLL 도중 제수로 사용되는 M 값의 증가에 의해, 출력 클럭의 주파수가 감소된다. 출력 클럭 주파수의 감소에 의해, 데이터는 FIFO 버퍼로 입력되지 않고 FIFO 버퍼에 급격하게 축적되지 않는다. 그 결과, FIFO 버퍼 내의 데이터 레벨은 감소할 것이다. △ M을 위해 적절한 값이 사용되는 경우, FIFO 버퍼 내의 데이터 레벨은 타겟 데이터 레벨 범위 내에 유지되도록 제어될 수 있다.

반대로, 데이터 레벨에 대응하는 FIFO 입력의 개수가 L보다 작은 경우, 제 1 타임 스탬프 성분 M에 대한 음의 조절(negative adjustment)이 수행된다. PLL 도중 제수로 사용되는 M 값이 감소됨으로써, 출력 클럭의 주파수가 증가한다. 출력 클럭 주파수의 증가에 의해, 데이터는 FIFO 버퍼로 보다 신속하게 입력되고 축적된다. 그 결과, FIFO 버퍼 내의 데이터 레벨이 증가할 것이며, 전술한 바와 같이 타겟 데이터 레벨 범위 내에 유지될 수 있다.

일 대안적인 실시예에서, 상태 버퍼 모니터는 전술한 바와 다르게 FIFO 버퍼의 상태를 모니터링한다. 이 실시예에서, 모니터링되는 FIFO 버퍼의 상태는 적어도 부분적으로, 시간에 걸친 FIFO 버퍼 내의 실제 데이터 레벨의 변화에 기초한다. 이러한 일 실시예에서, 버퍼 모니터는, 타임 스탬프 조절기가 제 1 타임 스탬프 성분 M을 조절할 필요가 있는지 여부를 결정하기 위해, 시간에 걸친 변화율을 모니터링한다. 따라서, 실제 데이터 레벨이 타겟 데이터 레벨 범위 내에 있더라도, 실제 데이터 레벨의 변화율 및/또는 변화 방향이 타임 스탬프 조절기로 하여금 제 1 타임 스탬프 성분 M을 조절하도록 지시하기에 충분히 급격할 수 있다. 반대로, 실제 데이터 레벨이 타겟 데이터 레벨 범위 밖에 있을 수 있더라도, 실제 데이터 레벨의 변화율 및/또는 변화 방향은 타임 스탬프 조절기로 하여금 제 1 타임 스탬프 성분 M을 조절할 필요가 없을 정도일 수 있다. 다른 방식으로 언급하자면, 일 실시예에서, 타임 스탬프 조절기는 실제 데이터 레벨과 실제 데이터 레벨의 변화율 및/또는 변화 방향을 기반으로 하여, 미래에 실제 데이터 레벨이 타겟 데이터 레벨 범위 내에 위치할 것인지 여부를 예측할 수 있다.

도 6은 제 1 타임 스탬프 성분 M의 변화를 결정하기 위해 타임 스탬프 조절기에 의해 사용될 수 있는 룩업 테이블의 비-제한적인 예이다. 사용될 수 있는 실제 룩업 테이블은, 비제한적인 예와 같이, FIFO 버퍼의 사이즈, 수신 장치의 라인 당 픽셀의 수 및/또는 특정 허용 레벨에 대한 요건에 따라 변경될 수 있음이 인식된다. 다시 말해, 도 6에 도시된 룩업 테이블은 오직 설명의 편의를 위해서만 제공되고, 이에 제한되도록 의도하거나 암시하지 않는다. 예를 들어, 보다 좁거나 보다 넓은 타겟 데이터 레벨 범위가 특정 응용을 위해 요구될 수 있다. 도 6에 도시된 예에서, 타겟 데이터 레벨 범위는 24 내지 40 FIFO 입력이다. 이 실시예에서는, 24 내지 40의 FIFO 입력의 개수가 제공되는 경우, 제 1 타임 스탬프 성분 M이조절되지 않는다. 그러나, 이 예에서 FIFO 입력의 개수가 16 내지 24인 경우, △ M은 -80이며, 그 결과 M은 80만큼 감소한다. 이 예에서 FIFO 입력의 개수가 48 내지 56인 경우, △ M은 +160이며, 그 결과 M은 160만큼 증가한다.

시스템(10)의 설계 요구사항이 요구하는 바에 따라, 룩업 테이블은 도 6에 도시된 것보다 더 정확하거나 덜 정확할 수 있다. 다른 방식으로 언급하자면, 연속적인 △ M 값은 더 많은 등급을 가지거나 더 적은 등급을 가질 수 있으며, △ M 값의 변화를 위해 요구되는 FIFO 입력의 개수는 보다 가깝게 분포하거나 보다 멀리 분포할 수 있다.

도 6에 도시된 룩업 테이블의 실시예에서, 타겟 데이터 레벨 범위는 기설정되어, 범위가 FIFO 버퍼의 깊이의 특정 퍼센티지를 반영할 수 있도록 한다. 예를 들어, 이 실시예에서 타겟 데이터 레벨 범위는 전체 깊이 64의 25%인 16이다. 비제한적인 대안적인 실시예에서, 타겟 데이터 레벨 범위는 FIFO 버퍼의 전체 깊이의 약 75%, 50%, 40%, 30%, 20%, 10% 또는 5% 미만일 수 있다. 여전히 다른 실시예에서, 타겟 데이터 레벨 범위는 요구되는 데이터 레벨과 동일할 수 있다. 다른 방식으로 언급하자면, 타겟 데이터 레벨 범위는 0이 되어, 요구되는 데이터 레벨로부터의 임의의 편차가 타임 스탬프 조절기로 하여금 제 1 타임 스탬프 성분 M을 조절하도록 할 수 있다.

아직 다른 대안적인 실시예에서, 다양한 시간 지점, 즉 기결정된 인터벌 또는 일부 다른 시간 프레임 구조에서 적절한 △ M을 계산하도록 알고리즘이 적용된다. 이러한 일 실시예에서, 알고리즘은 다음과 같이 △ M을 계산하도록 사용될 수 있다:

수학식 1에서, FIFO 오프셋은, 특정 시간 지점, 즉 프레임의 각각의 라인 L₁ - L_n의 제 1 픽셀 P₁에서, 요구되는 데이터 레벨과 FIFO 버퍼 내의 실제 데이터 레벨 간의 차이이다. 나아가, H_Total은 수신 장치의 각각의 수평선 내의 픽셀의 개수이다. 이 실시예에서, 상위 및 하위 임계치는 상기 알고리즘을 기반으로 △ M을 위해 기결정되어, 제 1 타임 스탬프 성분이 조절될지 여부 및 조절 시기를 결정한다. 다시 말해, △ M의 절대값이 특정 값보다 작으면, 제 1 타임 스탬프 성분 M이조절되지 않는다. 반대로, △ M의 절대값이 특정 값보다 크면, 제 1 타임 스탬프 성분 M이 조절된다.

제 1 타임 스탬프 성분 M에 대한 조절은 알고리즘으로부터 계산되는 퍼센티지에 기초하는 승수(multiplier)의 형태일 수 있다. 예를 들어, 특정 시간에서의 FIFO 오프셋이 +32이고, H_Total이 2000인 경우, FIFO 버퍼로 유입되는 데이터의 빈도는 32/2000 = 0.16 또는 1.6%만큼 감소될 필요가 있다. 따라서, 제 1 타임 스탬프 성분 M이 1.6%만큼 증가되어 출력 클럭 피드백 루프(예컨대, PLL) 도중 사용되는 제수(조절된 M)가 더 커져야 하며, 이는 FIFO 버퍼로 유입되는 데이터의 빈도를 효과적으로 늦춘다. 그 결과, FIFO 버퍼 내에 픽셀 데이터가 덜 축적되어 오버플로우가 일어날 가능성이 낮아진다.

전술한 알고리즘은 많은 가능한 알고리즘의 일 예일 뿐이며, 이에 제한되도록 의도되거나 암시되지 않으며, 제 1 타임 스탬프 성분 M에 대한 임의의 조절은 FIFO 버퍼의 상태를 기반으로 제공된다.

도 7은 출력 클럭 보정 회로를 사용한 결과, 시간의 함수로서 FIFO 버퍼 내의 실제 데이터 레벨을 도시하는 예시적인 그래프이다. 이 예에 의하면, T₁에서, FIFO 버퍼 내의 실제 데이터 레벨(FIFO 입력)은 타겟 데이터 레벨 범위 내의 요구되는 레벨이다. 따라서, T₁에서는 제 1 타임 스탬프 성분 M이 조절되지 않는다.

T₂에서, 실제 데이터 레벨은 T₁에서의 실제 데이터 레벨보다 다소 증가되었으나, 여전히 타겟 데이터 레벨 범위 내에 있다. 따라서, T₂에서는 제 1 타임 스탬프 성분 M이 조절되지 않는다.

T₃에서, 실제 데이터 레벨은 타겟 데이터 레벨 범위의 상위 임계치 U보다 크게 증가되었다. 따라서, T₃에서는 타임 스탬프 조절기가 제 1 타임 스탬프 성분 M에대한 조절이 필요하다고 결정한다. 전술한 바와 같은 룩업 테이블 또는 계산에 의해, 출력 클럭 피드백 루프 도중 사용하도록 제 1 타임 스탬프 성분 M이 조절되어, FIFO 버퍼 내의 실제 데이터 레벨이 타겟 데이터 레벨 범위 내에 위치하도록 조절된다.

T₄에서, 실제 데이터 레벨은 T₃에서의 실제 데이터 레벨보다 다소 감소되었으며, 타겟 데이터 레벨 범위 내로 이동하였다. 따라서, T₄에서는 제 1 타임 스탬프 성분 M이 조절되지 않는다.

T₅에서, 실제 데이터 레벨은 T₄에서의 실제 데이터 레벨보다 다소 감소되었으나, 여전히 타겟 데이터 레벨 범위 내에 있다. 따라서, T₅에서는 제 1 타임 스탬프 성분 M이 조절되지 않는다.

도 7에 도시된 시간 T₁ - T₅는 다양한 시간 프레임을 대표할 수 있다. 일 실시예에서, 시간 T₁ - T₅ 각각은 프레임의 각각의 라인의 제 1 픽셀 P₁을 대표할 수 있다. 다른 실시예에서, 시간 T₁ - T₅ 각각은 프레임의 두 라인의 제 1 픽셀 P₁을 대표할 수 있다. 여전히 다른 실시예에서, 시간 T₁ - T₅ 각각은 매 프레임의 제 1 픽셀 P₁을 대표할 수 있다. 아직 다른 실시예에서, 시간 T₁ - T₅ 각각은 실제 기결정된 시간 듀레이션을 나타낼 수 있다. 시간 T₁ - T₅에 의해 나타내어지는 이들 예는 설명의 편의를 위해 제공되었으며, 균일한 인터벌 및 불균일한 인터벌 둘 모두를 포함하는 T₁ - T₅에 대한 많은 다른 가능성이 존재한다.

도 8은 수신 장치에서 출력 클럭 주파수를 보정하는 방법의 일 실시예를 도시하는 흐름도이다. 이 실시예에 의하면, 단계(870)에서, 타임 스탬프 조절기는 전술한 바와 같이 기결정된 타임 인터벌로 FIFO 버퍼의 상태를 모니터링한다. 타임 인터벌은 적어도 부분적으로 시간을 기반으로 할 수 있거나, 적어도 부분적으로 이벤트, 예컨대 비제한적인 예로서, 주어진 프레임의 각각의 라인의 제 1 픽셀 클럭을 기반으로 할 수 있다.

단계(872)에서, 타임 스탬프 조절기는 FIFO 버퍼 내의 실제 데이터 레벨이 기결정된 타겟 데이터 레벨 범위에서 벗어나는지 여부를 결정한다. 실제 데이터 레벨이 상기 범위 밖으로 벗어나지 않은 것으로 결정되는 경우, 예컨대 실제 데이터 레벨이 타겟 데이터 레벨 범위 내에 있는 경우, 타임 스탬프 조절기는 다음 기결정된 타임 인터벌까지 대기하고 단계(870)을 반복한다. 실제 데이터 레벨이 타겟 데이터 레벨 범위 밖으로 벗어나는 것으로 결정되는 경우, 타임 스탬프 조절기는 전술한 바와 같이 알고리즘을 사용하여 단계(874)에서 승수를 계산한다. 특정 실시예에서, 알고리즘은 적어도 부분적으로, 다른 데이터 레벨과 비교되는 FIFO 버퍼 내의 실제 데이터 레벨을 기반으로 할 수 있다. 일 실시예에서, 실제 데이터 레벨이 비교되는 데이터 레벨은 요구되는 데이터 레벨일 수 있다. 대안적으로, 실제 데이터 레벨이 비교되는 데이터 레벨은 상위 또는 하위 임계치 레벨 중 하나일 수 있다.

단계(876)에서, 제 1 타임 스탬프 성분은 계산된 승수에 의해 승산되어 제 1 타임 스탬프 성분을 위 또는 아래로 조절한다.

단계(878)에서, 조절된 제 1 타임 스탬프 성분은 출력 클럭 피드백 루프, 예컨대 PLL에서 이용되어, 출력 클럭 주파수를 보정한다. 상기 방법으로, FIFO 버퍼 내의 오버플로우 또는 언더플로우의 발생이 줄어들 수 있다. 상기 프로세스는 단계(870)에서 적절한 타임 인터벌로 반복된다.

도 9는 수신 장치에서 출력 클럭 주파수를 보정하는 방법의 다른 실시예를 설명하는 흐름도이다. 이 실시예에 의하면, 단계(980)에서, 타임 스탬프 조절기는 전술한 바와 같이, 기결정된 타임 인터벌로 FIFO 버퍼의 상태를 모니터링한다. 타임 인터벌은 적어도 부분적으로 시간을 기반으로 할 수 있거나, 적어도 부분적으로 이벤트, 예컨대 비제한적인 일 예로서, 주어진 프레임의 각각의 라인의 제 1 픽셀 클럭을 기반으로 할 수 있다.

단계(982)에서, 타임 스탬프 조절기는 FIFO 버퍼 내의 실제 데이터 레벨이 기결정된 타겟 데이터 레벨 범위 밖으로 벗어나는지 여부를 결정한다. 실제 데이터 레벨이 상기 범위 밖으로 벗어나지 않는 것으로 결정되는 경우, 예컨대 실제 데이터 레벨이 타겟 데이터 레벨 범위 내에 있는 경우, 타임 스탬프 조절기는 다음 기결정된 타임 인터벌까지 대기하고 단계(980)을 반복한다. 실제 데이터 레벨이 타겟 데이터 레벨 범위 밖으로 벗어나는 것으로 결정되는 경우, 타임 스탬프 조절기는 전술한 바와 같이 단계(984)에서 룩업 테이블 또는 레지스터로부터 승수를 결정한다.

단계(986)에서, 제 1 타임 스탬프 성분은 룩업 테이블 또는 레지스터로부터의 승수에 의해 승산되어 제 1 타임 스탬프 성분은 위 또는 아래로 조절된다.

단계(988)에서, 조절된 제 1 타임 스탬프 성분은 출력 클럭 피드백 루프, 예컨대 PLL에서 이용되어 출력 클럭 주파수를 보정한다. 상기 방법으로, FIFO 버퍼 내의 오버플로우 또는 언더플로우의 발생이 줄어들 수 있다. 상기 프로세스는 단계(980)에서 적절한 타임 인터벌로 반복된다.

여기에서 상세하게 도시되고 개시된 특정 시스템(10) 및 출력 클럭 보정 회로(15)가 전술된 목적을 달성하고 효과를 제공하지만, 이들은 단지 하나 또는 그 이상의 실시예에 대한 예일 뿐이며, 첨부된 청구항에 기술된 내용 외에 여기에 상세하게 기술된 구성 또는 설계로 제한되도록 의도되지 않는다.

13: 수신 장치 14: 출력 클럭 보정 회로
16: 데이터 18: 타임 스탬프 성분
20: 출력 클럭 피드백 루프 22: FIFO 버퍼
24: 타임 스탬프 조절기

Claims (31)

1. 적어도 부분적으로 출력 클럭의 요구되는 주파수를 기반으로 하는 타임 스탬프 성분 및 데이터를 수신하는 수신 장치에서 상기 출력 클럭의 주파수를 보정하는 회로에 있어서,
   적어도 부분적으로 상기 타임 스탬프 성분에 기반하여, 상기 출력 클럭의 위상 및 상기 출력 클럭의 주파수 중 적어도 하나를 조절하는 출력 클럭 피드백 루프;
   상기 데이터를 일시적으로 저장하는 FIFO 버퍼로, 상기 FIFO 버퍼는 실제 데이터 레벨, 상위 임계치 및 하위 임계치를 포함하는 타겟 데이터 레벨 범위, 및 상기 타겟 데이터 레벨 범위 내의 요구되는 데이터 레벨을 갖는, FIFO 버퍼; 및
   상기 FIFO 버퍼의 상태를 기반으로 상기 타임 스탬프 성분을 선택적으로 조절하는 타임 스탬프 조절기로, 상기 FIFO 버퍼의 상태는 적어도 부분적으로 상기 실제 데이터 레벨에 기초하는 것인, 타임 스탬프 조절기를 포함하고,
   상기 FIFO 버퍼의 상기 실제 데이터 레벨이 상기 상위 임계치보다 높은 경우, 상기 타임 스탬프 조절기는, 상기 FIFO 버퍼의 상기 실제 데이터 레벨과 상기 요구되는 데이터 레벨 간의 차이와 동일한 오프셋에 적어도 부분적으로 기초하는 퍼센티지에 의해 상기 타임 스탬프 성분을 증가시키는 것을 특징으로 하는 출력 클럭 주파수 보정 회로.
2. 제1항에 있어서,
   상기 출력 클럭 피드백 루프는 PLL(phase-locked loop)인 것을 특징으로 하는 출력 클럭 주파수 보정 회로.
3. 적어도 부분적으로 출력 클럭의 요구되는 주파수를 기반으로 하는 타임 스탬프 성분 및 데이터를 수신하는 수신 장치에서 상기 출력 클럭의 주파수를 보정하는 회로에 있어서,
   적어도 부분적으로 상기 타임 스탬프 성분에 기반하여, 상기 출력 클럭의 위상 및 상기 출력 클럭의 주파수 중 적어도 하나를 조절하는 출력 클럭 피드백 루프;
   상기 데이터를 일시적으로 저장하는 FIFO 버퍼로, 상기 FIFO 버퍼는 실제 데이터 레벨, 하위 임계치를 포함하는 타겟 데이터 레벨 범위, 및 상기 타겟 데이터 레벨 범위 내의 요구되는 데이터 레벨을 갖는, FIFO 버퍼; 및
   상기 FIFO 버퍼의 상태를 기반으로 상기 타임 스탬프 성분을 선택적으로 조절하는 타임 스탬프 조절기로, 상기 FIFO 버퍼의 상태는 적어도 부분적으로 상기 실제 데이터 레벨에 기초하는 것인, 타임 스탬프 조절기를 포함하고,
   상기 FIFO 버퍼의 상기 실제 데이터 레벨이 상기 하위 임계치보다 낮은 경우, 상기 타임 스탬프 조절기는, 상기 실제 데이터 레벨과 상기 요구되는 데이터 레벨 간의 오프셋에 적어도 부분적으로 기초하는 퍼센티지에 의해 상기 타임 스탬프 성분을 감소시키는 것을 특징으로 하는 출력 클럭 주파수 보정 회로.
4. 제1항 내지 제3항 중 어느 한 항에 있어서,
   상기 타임 스탬프 조절기는 기결정된 타임 인터벌로 상기 FIFO 버퍼의 상태를 주기적으로 모니터링하는 버퍼 모니터를 포함하고, 상기 퍼센티지는 상기 기결정된 타임 인터벌의 길이에 적어도 부분적으로 더 기초하는 것을 특징으로 하는 출력 클럭 주파수 보정 회로.
5. 제1항 내지 제3항 중 어느 한 항에 있어서,
   상기 타임 스탬프 조절기는, 상기 FIFO 버퍼의 상기 실제 데이터 레벨이 상기 하위 임계치보다 낮은 경우, 상기 타임 스탬프 성분을 조절하는 것을 특징으로 하는 출력 클럭 주파수 보정 회로.
6. 제5항에 있어서,
   상기 FIFO 버퍼의 상기 실제 데이터 레벨이 상기 하위 임계치보다 낮은 경우, 상기 타임 스탬프 조절기는 상기 실제 데이터 레벨과 상기 요구되는 데이터 레벨 간의 오프셋에 적어도 부분적으로 기초하는 퍼센티지에 의해 상기 타임 스탬프 성분을 감소시키는 것을 특징으로 하는 출력 클럭 주파수 보정 회로.
7. 제1항 또는 제2항에 있어서,
   상기 타임 스탬프 조절기는, 상기 FIFO 버퍼의 상기 실제 데이터 레벨이 상기 상위 임계치와 상기 하위 임계치 사이에 있는 경우, 상기 타임 스탬프 성분을 조절하지 않는 것을 특징으로 하는 출력 클럭 주파수 보정 회로.
8. 제4항에 있어서,
   상기 수신 장치는 복수의 라인들을 구비하는 비디오 출력을 포함하고, 각각의 라인은 복수의 픽셀들을 구비하고, 상기 기결정된 타임 인터벌은 상기 비디오 출력의 라인 수 또는 복수의 라인의 라인 당 픽셀 수에 기초하는 것을 특징으로 하는 출력 클럭 주파수 보정 회로.
9. 수신 장치에서 출력 클럭의 주파수를 보정하는 방법에 있어서,
   상기 수신 장치에 의해 수신되는 타임 스탬프 성분에 적어도 부분적으로 기초하여, 출력 클럭 피드백 루프로 상기 출력 클럭의 위상 및 상기 출력 클럭의 주파수 중 적어도 하나를 조절하는 단계;
   상기 수신 장치에 의해 수신되는 데이터를 적어도 부분적으로 실제 데이터 레벨에 기초하는 상태를 갖는 FIFO 버퍼에 일시적으로 저장하는 단계; 및
   상기 FIFO 버퍼의 실제 데이터 레벨이 상위 임계치 및 하위 임계치를 포함하는 타겟 데이터 레벨 범위 밖으로 벗어나는 경우, 타임 스탬프 조절기로 상기 FIFO 버퍼의 상태에 기초하여 상기 타임 스탬프 성분을 선택적으로 조절하는 단계로, 상기 실제 데이터 레벨과 상기 FIFO 버퍼의 요구되는 데이터 레벨 간의 차이와 동일한 오프셋에 적어도 부분적으로 기초하는 퍼센티지에 의해 조절하는 것인, 상기 선택적으로 조절하는 단계를 포함하는 것을 특징으로 하는 출력 클럭 주파수 보정 방법.
10. 제9항에 있어서,
    상기 선택적으로 조절하는 단계는, 버퍼 모니터를 사용하여 기결정된 타임 인터벌로 상기 FIFO 버퍼의 상태를 모니터링하는 단계를 포함하는 것을 특징으로 하는 출력 클럭 주파수 보정 방법.
11. 삭제
12. 삭제
13. 삭제
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