JPH0779571A - インバータの制御装置 - Google Patents
インバータの制御装置Info
- Publication number
- JPH0779571A JPH0779571A JP5223754A JP22375493A JPH0779571A JP H0779571 A JPH0779571 A JP H0779571A JP 5223754 A JP5223754 A JP 5223754A JP 22375493 A JP22375493 A JP 22375493A JP H0779571 A JPH0779571 A JP H0779571A
- Authority
- JP
- Japan
- Prior art keywords
- zero
- output
- cpu
- counter
- cross
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Inverter Devices (AREA)
Abstract
(57)【要約】
【目的】 ＰＬＬ回路をデジタル化に適した構成にして
回路の小型化を図るとともに位相合わせが円滑にできる
ようにしたものである。 【構成】 第１ゼロクロス検出器２１で基準電圧周波数
のゼロクロスを検出してＣＰＵ２２への割込み信号ＩＮ
Ｔ１を得る。インバータ回路の出力電圧周波数のゼロク
ロス検出を第２ゼロクロス検出器２３で行う。この検出
器２３の出力は割込み信号ＩＮＴ２としてＣＰＵ２２に
与える。水晶発振器２４の出力はＣＰＵ２２、カウンタ
２５およびＰＷＭインバータ回路へのゲートパルス出力
ロジック部２６へのクロックパルスとして供給される。
ＣＰＵ２２、カウンタ２５およびゲートパルス出力ロジ
ック部２６はデータバス２７で接続されている。データ
バス２７にはＲＯＭ２８、ＲＡＭ２９等が接続される。
回路の小型化を図るとともに位相合わせが円滑にできる
ようにしたものである。 【構成】 第１ゼロクロス検出器２１で基準電圧周波数
のゼロクロスを検出してＣＰＵ２２への割込み信号ＩＮ
Ｔ１を得る。インバータ回路の出力電圧周波数のゼロク
ロス検出を第２ゼロクロス検出器２３で行う。この検出
器２３の出力は割込み信号ＩＮＴ２としてＣＰＵ２２に
与える。水晶発振器２４の出力はＣＰＵ２２、カウンタ
２５およびＰＷＭインバータ回路へのゲートパルス出力
ロジック部２６へのクロックパルスとして供給される。
ＣＰＵ２２、カウンタ２５およびゲートパルス出力ロジ
ック部２６はデータバス２７で接続されている。データ
バス２７にはＲＯＭ２８、ＲＡＭ２９等が接続される。
Description
【０００１】
【産業上の利用分野】この発明はＰＷＭインバータを位
相同期制御させるようにしたインバータの制御装置に関
する。
相同期制御させるようにしたインバータの制御装置に関
する。
【０００２】
【従来の技術】直流電圧を交流電圧に電力変換するＰＷ
Ｍインバータにおいて、出力交流電圧位相をある電圧位
相に同期制御させる、例えば無停電装置における出力電
圧位相をバイパス電圧位相に同期制御させるには図７に
示すＰＬＬ回路を用いた位相同期制御ブロックがある。
Ｍインバータにおいて、出力交流電圧位相をある電圧位
相に同期制御させる、例えば無停電装置における出力電
圧位相をバイパス電圧位相に同期制御させるには図７に
示すＰＬＬ回路を用いた位相同期制御ブロックがある。
【０００３】図７において、１１は基準の周波数ｆｒと
出力周波数ｆｎの位相を比較する位相比較器で、この位
相比較器１１で位相比較した結果、その位相に偏差があ
ると、その偏差に対応した量がローパスフィルタ１２に
供給される。ローパスフィルタ１２は入力された偏差を
平滑して、その偏差量を電圧制御発振器１３に与えて積
分する。電圧制御発振器１３は積分した量に対応した周
波数を出力する。この周波数は分周器１４に入力され、
出力に基準の周波数ｆｒに同期した位相の出力周波数ｆ
ｎを送出する。
出力周波数ｆｎの位相を比較する位相比較器で、この位
相比較器１１で位相比較した結果、その位相に偏差があ
ると、その偏差に対応した量がローパスフィルタ１２に
供給される。ローパスフィルタ１２は入力された偏差を
平滑して、その偏差量を電圧制御発振器１３に与えて積
分する。電圧制御発振器１３は積分した量に対応した周
波数を出力する。この周波数は分周器１４に入力され、
出力に基準の周波数ｆｒに同期した位相の出力周波数ｆ
ｎを送出する。
【０００４】
【発明が解決しようとする課題】図７に示したＰＬＬ回
路は通常、オペアンプ、コンデンサ、抵抗等からなるア
ナログ回路で構成されている。このため、回路の小型化
や集積回路のためには難点があり、かつ温度ドリフト等
の問題がある。また図７に示したＰＬＬ回路を用いてイ
ンバータの制御を行う際、徐々に位相同期合わせを行う
ことが難しい問題がある。
路は通常、オペアンプ、コンデンサ、抵抗等からなるア
ナログ回路で構成されている。このため、回路の小型化
や集積回路のためには難点があり、かつ温度ドリフト等
の問題がある。また図７に示したＰＬＬ回路を用いてイ
ンバータの制御を行う際、徐々に位相同期合わせを行う
ことが難しい問題がある。
【０００５】この発明は上記の事情に鑑みてなされたも
ので、ＰＬＬ回路をデジタル化に適した構成にして、全
体の回路の小型化を図るとともに位相同期合わせが円滑
にできるようにしたインバータの制御装置を提供するこ
とを目的とする。
ので、ＰＬＬ回路をデジタル化に適した構成にして、全
体の回路の小型化を図るとともに位相同期合わせが円滑
にできるようにしたインバータの制御装置を提供するこ
とを目的とする。
【０００６】
【課題を解決するための手段】この発明は上記の目的を
達成するために、第１発明は基準電圧周波数のゼロクロ
スを検出する第１ゼロクロス検出器と、インバータの出
力電圧周波数のゼロクロスを検出する第２ゼロクロス検
出器と、第１，第２ゼロクロス検出器の検出出力が割込
み信号として供給されるＣＰＵと、このＣＰＵに与えら
れた第１，第２ゼロクロス検出器の検出出力を発振器の
計数値として計数するカウンタと、前記発振器の出力信
号が供給され、この出力信号によりカウントアップ又は
カウントダウンするアップダウンカウンタ機能を有し、
このカウンタ機能からの計数値と前記ＣＰＵに設定され
た正弦波の瞬時値に対応したデジタル値とを比較して出
力にインバータのゲートパルスを送出するゲートパルス
出力回路と、前記第１，第２ゼロクロス検出器の検出出
力の位相差を発振器の計数値として検出し、その位相差
に対応した量によりインバータ出力回路のアップダウン
カウンタ機能に設定した上限値および下限値をそれぞれ
補正するように参照するＲＯＭテーブルとを備えたもの
である。
達成するために、第１発明は基準電圧周波数のゼロクロ
スを検出する第１ゼロクロス検出器と、インバータの出
力電圧周波数のゼロクロスを検出する第２ゼロクロス検
出器と、第１，第２ゼロクロス検出器の検出出力が割込
み信号として供給されるＣＰＵと、このＣＰＵに与えら
れた第１，第２ゼロクロス検出器の検出出力を発振器の
計数値として計数するカウンタと、前記発振器の出力信
号が供給され、この出力信号によりカウントアップ又は
カウントダウンするアップダウンカウンタ機能を有し、
このカウンタ機能からの計数値と前記ＣＰＵに設定され
た正弦波の瞬時値に対応したデジタル値とを比較して出
力にインバータのゲートパルスを送出するゲートパルス
出力回路と、前記第１，第２ゼロクロス検出器の検出出
力の位相差を発振器の計数値として検出し、その位相差
に対応した量によりインバータ出力回路のアップダウン
カウンタ機能に設定した上限値および下限値をそれぞれ
補正するように参照するＲＯＭテーブルとを備えたもの
である。
【０００７】第２発明はＲＯＭテーブルを参照して基準
電圧周波数が変化したとき、その周波数に対応したゲー
トパルス出力回路におけるカウンタ機能の上限値および
下限値を変更するようにしたことを特徴とするものであ
る。
電圧周波数が変化したとき、その周波数に対応したゲー
トパルス出力回路におけるカウンタ機能の上限値および
下限値を変更するようにしたことを特徴とするものであ
る。
【０００８】
【作用】ＣＰＵには第１，第２ゼロクロス検出器の出力
が割込み信号として入力される。両検出出力はそれぞれ
発振器の計数値として検出される。この計数値をもとに
第１，第２ゼロクロス検出器の位相差を計数値として検
出する。そして位相差に対応した量にもとづいてＲＯＭ
テーブルを参照してアップダウンカウンタ機能の上限値
又は下限値を変更する。
が割込み信号として入力される。両検出出力はそれぞれ
発振器の計数値として検出される。この計数値をもとに
第１，第２ゼロクロス検出器の位相差を計数値として検
出する。そして位相差に対応した量にもとづいてＲＯＭ
テーブルを参照してアップダウンカウンタ機能の上限値
又は下限値を変更する。
【０００９】
【実施例】以下この発明の実施例を図面に基づいて説明
する。図１において、２１は基準電圧周波数のゼロクロ
スを検出する第１ゼロクロス検出器で、この第１ゼロク
ロス検出器２１は基準電圧周波数のゼロクロスを検出し
て出力にＣＰＵ２２への割込み信号ＩＮＴ１を送出する
ものである。２３は図示しないインバータ回路の出力電
圧周波数のゼロクロスを検出する第２ゼロクロス検出器
で、この第２ゼロクロス検出器２３は上記出力電圧周波
数のゼロクロスを検出して出力にＣＰＵ２２への割込み
信号ＩＮＴ２を送出するものである。２４は水晶発振器
で、この水晶発振器２４の出力はＣＰＵ２２、カウンタ
２５へ供給されるとともにＰＷＭインバータ回路へのゲ
ートパルス出力ロジック部２６へのクロックパルスとし
ても供給される。
する。図１において、２１は基準電圧周波数のゼロクロ
スを検出する第１ゼロクロス検出器で、この第１ゼロク
ロス検出器２１は基準電圧周波数のゼロクロスを検出し
て出力にＣＰＵ２２への割込み信号ＩＮＴ１を送出する
ものである。２３は図示しないインバータ回路の出力電
圧周波数のゼロクロスを検出する第２ゼロクロス検出器
で、この第２ゼロクロス検出器２３は上記出力電圧周波
数のゼロクロスを検出して出力にＣＰＵ２２への割込み
信号ＩＮＴ２を送出するものである。２４は水晶発振器
で、この水晶発振器２４の出力はＣＰＵ２２、カウンタ
２５へ供給されるとともにＰＷＭインバータ回路へのゲ
ートパルス出力ロジック部２６へのクロックパルスとし
ても供給される。
【００１０】ＣＰＵ２２、カウンタ２５およびゲートパ
ルス出力ロジック部２６はＣＰＵ設定用データバス２７
で接続され、データバス２７にはＲＯＭ２８，ＲＡＭ２
９入出力インタフェイスＩ／Ｏ３０およびＡ／Ｄ変換器
３１が接続される。
ルス出力ロジック部２６はＣＰＵ設定用データバス２７
で接続され、データバス２７にはＲＯＭ２８，ＲＡＭ２
９入出力インタフェイスＩ／Ｏ３０およびＡ／Ｄ変換器
３１が接続される。
【００１１】前記ゲートパルス出力ロジック部２６は図
２に示すように構成されている。図２において、２６Ａ
は水晶発振器２４からのクロックパルスが供給される三
角波発生用カウンタで、このカウンタ２６Ａはアップダ
ウンカウンタで、このカウンタ２６Ａの出力は第１〜第
５デジタルコンパレータ（ＤＣＰ）２６Ｂａ〜２６Ｂｅ
の入力Ａに供給される。
２に示すように構成されている。図２において、２６Ａ
は水晶発振器２４からのクロックパルスが供給される三
角波発生用カウンタで、このカウンタ２６Ａはアップダ
ウンカウンタで、このカウンタ２６Ａの出力は第１〜第
５デジタルコンパレータ（ＤＣＰ）２６Ｂａ〜２６Ｂｅ
の入力Ａに供給される。
【００１２】２６Ｃおよび２６Ｄはデータバス２７に入
力側が接続された上限カウンタおよび下限カウンタで、
これらカウンタ２６Ｃおよび２６Ｄの出力は第１，第２
ＤＣＰ２６Ｂａ，Ｂｂの入力Ｂに供給される。第１ＤＣ
Ｐ２６Ｂａの出力は三角波発生用カウンタ２６Ａのカウ
ントダウン用として供給され、第２ＤＣＰ２６Ｂｂはカ
ウンタ２６Ａのカウントアップ用として供給される。
力側が接続された上限カウンタおよび下限カウンタで、
これらカウンタ２６Ｃおよび２６Ｄの出力は第１，第２
ＤＣＰ２６Ｂａ，Ｂｂの入力Ｂに供給される。第１ＤＣ
Ｐ２６Ｂａの出力は三角波発生用カウンタ２６Ａのカウ
ントダウン用として供給され、第２ＤＣＰ２６Ｂｂはカ
ウンタ２６Ａのカウントアップ用として供給される。
【００１３】２６Ｅは入力側がデータバス２７に接続さ
れた正弦波瞬時値設定部で、この設定部２６Ｅは出力に
３つの正弦波瞬時値［ｓｉｎθ，ｓｉｎ（θ＋２π／
３），ｓｉｎ（θ＋４π／３）］のバイナリ値を送出す
る。これら正弦波瞬時値のバイナリ値は第３〜第５ＤＣ
Ｐ２６Ｂｃ〜２６Ｂｅの入力Ｂに供給される。第３〜第
５ＤＣＰ２６Ｂｃ〜２６Ｂｅの入力Ａには三角波発生用
カウンタ２６Ａの出力が供給される。第３〜第５ＤＣＰ
２６Ｂｃ〜２６Ｂｅの出力は第１〜第３インバータゲー
ト出力ロジック回路２６Ｆ〜２６Ｈの入力Ｂに供給さ
れ、その入力Ａには水晶発振器２４から得られるクロッ
クパルスを適当に分周したクロックパルスＣＬＫ1が供
給される。そして、第１インバータゲート出力ロジック
回路２６ＦからはインバータのＵ相とＸ相ゲート信号が
送出され、第２インバータゲート出力ロジック回路２６
ＧからはインバータのＶ相とＹ相ゲート信号が送出さ
れ、第３インバータゲート出力ロジック回路２６Ｈから
はインバータのＷ相とＺ相ゲート信号が送出される。
れた正弦波瞬時値設定部で、この設定部２６Ｅは出力に
３つの正弦波瞬時値［ｓｉｎθ，ｓｉｎ（θ＋２π／
３），ｓｉｎ（θ＋４π／３）］のバイナリ値を送出す
る。これら正弦波瞬時値のバイナリ値は第３〜第５ＤＣ
Ｐ２６Ｂｃ〜２６Ｂｅの入力Ｂに供給される。第３〜第
５ＤＣＰ２６Ｂｃ〜２６Ｂｅの入力Ａには三角波発生用
カウンタ２６Ａの出力が供給される。第３〜第５ＤＣＰ
２６Ｂｃ〜２６Ｂｅの出力は第１〜第３インバータゲー
ト出力ロジック回路２６Ｆ〜２６Ｈの入力Ｂに供給さ
れ、その入力Ａには水晶発振器２４から得られるクロッ
クパルスを適当に分周したクロックパルスＣＬＫ1が供
給される。そして、第１インバータゲート出力ロジック
回路２６ＦからはインバータのＵ相とＸ相ゲート信号が
送出され、第２インバータゲート出力ロジック回路２６
ＧからはインバータのＶ相とＹ相ゲート信号が送出さ
れ、第３インバータゲート出力ロジック回路２６Ｈから
はインバータのＷ相とＺ相ゲート信号が送出される。
【００１４】次に上記実施例の動作について述べる。第
１ゼロクロス検出器２１の出力に送出された割込み信号
ＩＮＴ１は図３Ａに示すフローチャートの処理を行うこ
とにより、基準電圧周波数を水晶発振器２４のカウンタ
値としてカウンタ２５で検出する。また、第２ゼロクロ
ス検出器２３の出力に送出された割込み信号ＩＮＴ２は
図３Ｂに示すフローチャートの処理を行うことにより、
基準電圧周波数とインバータ出力電圧周波数との位相差
を水晶発振器２４のカウンタ値としてカウンタ２５で検
出する。図４ａ〜ｅに基準電圧波形、インバータ出力電
圧波形、ゼロクロスタイミング波形および位相差量をそ
れぞれ示してある。
１ゼロクロス検出器２１の出力に送出された割込み信号
ＩＮＴ１は図３Ａに示すフローチャートの処理を行うこ
とにより、基準電圧周波数を水晶発振器２４のカウンタ
値としてカウンタ２５で検出する。また、第２ゼロクロ
ス検出器２３の出力に送出された割込み信号ＩＮＴ２は
図３Ｂに示すフローチャートの処理を行うことにより、
基準電圧周波数とインバータ出力電圧周波数との位相差
を水晶発振器２４のカウンタ値としてカウンタ２５で検
出する。図４ａ〜ｅに基準電圧波形、インバータ出力電
圧波形、ゼロクロスタイミング波形および位相差量をそ
れぞれ示してある。
【００１５】ＰＷＭインバータ回路へのゲートパルス出
力ロジック部２６の三角波発生用カウンタ２６Ａに入力
されるクロックパルスをカウントアップ又はカウントダ
ウンさせるために第１，第２ＤＣＰ２６Ｂａ，２６Ｂｂ
の出力が供給される。これにより三角波発生用カウンタ
２６Ａは図５Ａ，Ｃに示すように段階状の三角波を発生
する。三角波の上限値は上限カウンタ２６ＣにＣＰＵ２
２より設定され、同じく下限値はＣＰＵ２２より下限カ
ウンタ２６Ｄに設定される。すなわち、三角波が図５の
時点ｔ1に達したとき（上限カウンタの上限値）に、Ｃ
ＰＵ２２は下限カウンタ２６Ｄに下限値をセットする。
また時点ｔ2に達したときにはＣＰＵ２２は上限カウン
タ２６Ｃに上限値をセットする。上述のようにカウンタ
２６Ａが上下限値に達したなら、今度は逆にカウントダ
ウン又はアップする模擬三角波信号のカウンタ値と、Ｃ
ＰＵ設定の正弦波瞬時値設定部２６Ｅの正弦波の瞬時値
に対応したバイナリ値（図５Ｂに示す波形）とを第３〜
第５ＤＣＰ２６Ｂｃ〜２６Ｂｅで比較することにより、
ＰＷＭの変調度が決まり、インバータゲート出力ロジッ
ク回路２６Ｆ〜２６Ｈから各相へゲート信号が供給され
る。
力ロジック部２６の三角波発生用カウンタ２６Ａに入力
されるクロックパルスをカウントアップ又はカウントダ
ウンさせるために第１，第２ＤＣＰ２６Ｂａ，２６Ｂｂ
の出力が供給される。これにより三角波発生用カウンタ
２６Ａは図５Ａ，Ｃに示すように段階状の三角波を発生
する。三角波の上限値は上限カウンタ２６ＣにＣＰＵ２
２より設定され、同じく下限値はＣＰＵ２２より下限カ
ウンタ２６Ｄに設定される。すなわち、三角波が図５の
時点ｔ1に達したとき（上限カウンタの上限値）に、Ｃ
ＰＵ２２は下限カウンタ２６Ｄに下限値をセットする。
また時点ｔ2に達したときにはＣＰＵ２２は上限カウン
タ２６Ｃに上限値をセットする。上述のようにカウンタ
２６Ａが上下限値に達したなら、今度は逆にカウントダ
ウン又はアップする模擬三角波信号のカウンタ値と、Ｃ
ＰＵ設定の正弦波瞬時値設定部２６Ｅの正弦波の瞬時値
に対応したバイナリ値（図５Ｂに示す波形）とを第３〜
第５ＤＣＰ２６Ｂｃ〜２６Ｂｅで比較することにより、
ＰＷＭの変調度が決まり、インバータゲート出力ロジッ
ク回路２６Ｆ〜２６Ｈから各相へゲート信号が供給され
る。
【００１６】ここで、第１〜第５ＤＣＰ２６Ｂａ〜２６
Ｂｅは入力Ａのバイナリ数をｎＡ，入力Ｂのバイナリ数
をｎＢとすると、出力は１ビットの「Ｌ」，「Ｈ」信号
を送出し、ｎＡ＞ｎＢのとき、出力は「Ｌ」，ｎＡ≦ｎ
Ｂのとき、出力は「Ｈ」となる動作を行う。また、三角
波発生カウンタ２６Ａは図６に示すようにＲＳフリップ
フロップとバイナリカウンタから構成され、クロック信
号ＣＬＫをアップ又はダウン信号によりカウンタアップ
又はカウントダウンさせることによって動作するもので
ある。
Ｂｅは入力Ａのバイナリ数をｎＡ，入力Ｂのバイナリ数
をｎＢとすると、出力は１ビットの「Ｌ」，「Ｈ」信号
を送出し、ｎＡ＞ｎＢのとき、出力は「Ｌ」，ｎＡ≦ｎ
Ｂのとき、出力は「Ｈ」となる動作を行う。また、三角
波発生カウンタ２６Ａは図６に示すようにＲＳフリップ
フロップとバイナリカウンタから構成され、クロック信
号ＣＬＫをアップ又はダウン信号によりカウンタアップ
又はカウントダウンさせることによって動作するもので
ある。
【００１７】次に位相制御手段について述べる。割込み
信号ＩＮＴ１により基準電圧の周波数を検出することに
より、三角波の周波数は一意に求めることができる。こ
の三角波の周波数は図２に示す上限カウンタ２６Ｃと下
限カウンタ２６Ｄのカウント値を決めることによりクロ
ックが固定であれば一意に決まり、三角波発生カウンタ
２６Ａは図５Ａ，Ｃのように時間とともに変化する。ク
ロック（ＣＬＫ）周期をｔｏとすれば三角波の周期は２
×ｔｏ×（上限値−下限値）となる。（上限値−下限
値）は三角波のカウントアップ又はカウントダウン側の
カウントステップ数であり、それにカウントステップの
時間（クロックの１周期）を掛算すれば三角波の半周期
分の時間が求まり、この半周期を２倍したものが上記式
である。このように基準電圧の周波数が変化した場合に
は、その周波数に対応した上限値と下限値をＲＯＭ２８
に設定したテーブル（次表に示す）を参照すれば所望の
三角波が得られる。また、上限値及び下限値を変更する
ことにより、三角波の周波数を変えることができる。
信号ＩＮＴ１により基準電圧の周波数を検出することに
より、三角波の周波数は一意に求めることができる。こ
の三角波の周波数は図２に示す上限カウンタ２６Ｃと下
限カウンタ２６Ｄのカウント値を決めることによりクロ
ックが固定であれば一意に決まり、三角波発生カウンタ
２６Ａは図５Ａ，Ｃのように時間とともに変化する。ク
ロック（ＣＬＫ）周期をｔｏとすれば三角波の周期は２
×ｔｏ×（上限値−下限値）となる。（上限値−下限
値）は三角波のカウントアップ又はカウントダウン側の
カウントステップ数であり、それにカウントステップの
時間（クロックの１周期）を掛算すれば三角波の半周期
分の時間が求まり、この半周期を２倍したものが上記式
である。このように基準電圧の周波数が変化した場合に
は、その周波数に対応した上限値と下限値をＲＯＭ２８
に設定したテーブル（次表に示す）を参照すれば所望の
三角波が得られる。また、上限値及び下限値を変更する
ことにより、三角波の周波数を変えることができる。
【００１８】
【表１】
【００１９】最後に位相合わせについて述べる。割込み
信号ＩＮＴ２により位相差に対応したクロック数を検出
でき、その量により、インバータの電圧位相を合わせる
ために、位相差に対応した量により前記ＲＯＭテーブル
を参照して三角波の上限、下限カウンタをそれぞれ補正
することにより、位相合わせが任意の速度で行うことが
できる。例えば、位相差に対応したカウンタ値Ｅｎより
ＲＯＭテーブル［ＲＯＭ上に配列された上限カウンタ用
テーブル（配列）と下限カウンタ用テーブル（配列）］
を、図５に示した三角波のタイミングチャートの上又は
下の頂点のタイミング（図５の時点ｔ1，ｔ2）でＲＯＭ
テーブルより読み出してそれぞれ上下限カウンタ２６
Ｃ，２６Ｄにセットするようにして補正する。
信号ＩＮＴ２により位相差に対応したクロック数を検出
でき、その量により、インバータの電圧位相を合わせる
ために、位相差に対応した量により前記ＲＯＭテーブル
を参照して三角波の上限、下限カウンタをそれぞれ補正
することにより、位相合わせが任意の速度で行うことが
できる。例えば、位相差に対応したカウンタ値Ｅｎより
ＲＯＭテーブル［ＲＯＭ上に配列された上限カウンタ用
テーブル（配列）と下限カウンタ用テーブル（配列）］
を、図５に示した三角波のタイミングチャートの上又は
下の頂点のタイミング（図５の時点ｔ1，ｔ2）でＲＯＭ
テーブルより読み出してそれぞれ上下限カウンタ２６
Ｃ，２６Ｄにセットするようにして補正する。
【００２０】
【発明の効果】以上述べたように、この発明によれば、
ＰＬＬ回路をデジタル化に適した構成にして全体の回路
構成の小型化を図り、かつ位相同期合わせがＲＯＭテー
ブルを使用することにより円滑にできる利点がある。
ＰＬＬ回路をデジタル化に適した構成にして全体の回路
構成の小型化を図り、かつ位相同期合わせがＲＯＭテー
ブルを使用することにより円滑にできる利点がある。
【図面の簡単な説明】
【図１】この発明の実施例を示す構成説明図。
【図２】ゲートパルス出力ロジック部の詳細なブロック
図。
図。
【図３】Ａ，Ｂは割込み信号のフローチャート。
【図４】実施例の動作を説明するための波形図。
【図５】実施例の動作を説明するためのタイミングチャ
ート。
ート。
【図６】三角波発生の１例を示すブロック図。
【図７】アナログＰＬＬ回路のブロック図。
２１…第１ゼロクロス検出器 ２２…ＣＰＵ ２３…第２ゼロクロス検出器 ２４…水晶発振器 ２５…カウンタ ２６…ゲートパルス出力ロジック部 ２７…データバース ２８…ＲＯＭ ２９…ＲＡＭ
Claims (2)
- 【請求項１】 基準電圧周波数のゼロクロスを検出する
第１ゼロクロス検出器と、インバータの出力電圧周波数
のゼロクロスを検出する第２ゼロクロス検出器と、第
１，第２ゼロクロス検出器の検出出力が割込み信号とし
て供給されるＣＰＵと、このＣＰＵに与えられた第１，
第２ゼロクロス検出器の検出出力を発振器の計数値とし
て計数するカウンタと、前記発振器の出力信号が供給さ
れ、この出力信号により、カウントアップ又はカウント
ダウンするアップダウンカウンタ機能を有し、このカウ
ンタ機能からの計数値と前記ＣＰＵに設定された正弦波
の瞬時値に対応したデジタル値とを比較して出力にイン
バータのゲートパルスを送出するゲートパルス出力回路
と、前記第１，第２ゼロクロス検出器の検出出力の位相
差を発振器の計数値として検出し、その位相差に対応し
た量によりインバータ出力回路のアップダウンカウンタ
機能に設定した上限値をそれぞれ補正するように参照す
るＲＯＭテーブルとを備えたことを特徴とするインバー
タ制御装置。 - 【請求項２】 ＲＯＭテーブルを参照して基準電圧周波
数が変化したとき、その周波数に対応したゲートパルス
出力回路におけるカウンタ機能の上限値および下限値を
変更するようにしたことを特徴とする請求項１記載のイ
ンバータ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5223754A JPH0779571A (ja) | 1993-09-09 | 1993-09-09 | インバータの制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5223754A JPH0779571A (ja) | 1993-09-09 | 1993-09-09 | インバータの制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0779571A true JPH0779571A (ja) | 1995-03-20 |
Family
ID=16803189
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5223754A Pending JPH0779571A (ja) | 1993-09-09 | 1993-09-09 | インバータの制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0779571A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010154753A (ja) * | 2010-04-02 | 2010-07-08 | Panasonic Corp | スイッチング電源 |
| JP2011229361A (ja) * | 2010-03-31 | 2011-11-10 | Daihen Corp | 位相検出装置 |
-
1993
- 1993-09-09 JP JP5223754A patent/JPH0779571A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011229361A (ja) * | 2010-03-31 | 2011-11-10 | Daihen Corp | 位相検出装置 |
| JP2010154753A (ja) * | 2010-04-02 | 2010-07-08 | Panasonic Corp | スイッチング電源 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7405494B2 (en) | AC power supply apparatus, methods and computer program products using PWM synchronization | |
| JP4381450B2 (ja) | 同期クロック生成回路及び同期クロック生成回路を備えたアナログ／ディジタル角度変換器と角度検出装置 | |
| US10164648B2 (en) | Phase error detection in phase lock loop and delay lock loop devices | |
| JPWO2010047005A1 (ja) | デジタルｐｌｌ回路及び通信装置 | |
| JPH0779571A (ja) | インバータの制御装置 | |
| JP3229520B2 (ja) | 相回転異常検出装置 | |
| JP2008039583A (ja) | 同期クロック生成回路及び同期クロック生成回路を備えたアナログ／ディジタル角度変換器と角度検出装置 | |
| JP6380229B2 (ja) | 復調装置 | |
| JP6146054B2 (ja) | ３相整流器 | |
| JPH01138992A (ja) | デジタル式すべり周波数発生方法及び装置 | |
| JPH0781879B2 (ja) | 回転検出装置 | |
| JP6119304B2 (ja) | デジタル発振器及びデジタルｐｌｌ回路 | |
| JPH0349319A (ja) | 同期検出方式 | |
| RU2534929C2 (ru) | Способ дискретного задания фазового сдвига между двумя монохроматическими гармоническими изначально синхронными сигналами, и устройство для его осуществления | |
| Orallo et al. | Thyristor gate control implementation on FPGA for particle accelerator facilities | |
| JPS63229320A (ja) | 回転検出装置 | |
| JP2541109B2 (ja) | Ｐｌｌ方式オフセット周波数合成回路 | |
| JP6430274B2 (ja) | 位相差検出方法 | |
| JPH031721A (ja) | クロック発生装置 | |
| Bubnov et al. | Organization of electric drive control with phase synchronization without unlocking frequency phase-locked loop in modes of signal alarm processing | |
| JPS61107163A (ja) | 速度検出装置 | |
| JPS61206318A (ja) | 位相同期回路 | |
| JPS6038661A (ja) | デジタル速度検出装置 | |
| JPH0775474B2 (ja) | 正弦波ｐｗｍ波形発生装置 | |
| JPS63136825A (ja) | 同期・非同期状態検出カウンタ−付位相ロツクル−プ |