JPS61206318A - 位相同期回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、デジタル回路等に用いられる位相同期回路に
関するものである。

従来の技術 デジタル技術は、ＬＳＩによる低コスト化、低消費電力
化、無調整化を図れる技術で、非常に重要である。

民生機器の回路においては、アナログ処理に代わって、
デジタル処理が使われてきている。その時、従来のアナ
ログ技術をデジタル処理で行なうことが必要になってき
ている。

さて、従来、信号の位相制御には、いくつかの方式があ
るが、ＰＬＬ方式が比較的、多く用いられている。その
中で、例えば、カウンタＮのクロックの位相を制御した
い場合など、デジタル回路にこの位相制御回路が応用さ
れることがある。第３図には、この位相制御回路にＰＬ
Ｌ回路を応用した場合のブロック図を示す。第３図で、
１はカウンタ回路、２はＰＬＬ回路であり、基準クロッ
ク１と、位相をあわせたいクロック２を入力する。

カウンタ回路１は、クロック２に位相が揃い周期がクロ
ック１と等しいクロック３で駆動されることになる。

ここで、用いられた従来のＰＬＬ回路は、第４図に示す
ような構成であった。第４図において、３は電圧制御発
振回路（Ｖ、Ｃ，○、）であシ、４は位相比較器（ｐ、
ｃ、　）で、６はループ・フィルターである。

以下、従来の位相制御回路について、説明を行なう。今
、必要な位相情報はクロック２がもっているとし、さら
にクロック２０周期はクロック１よりも長いとする。そ
こで、発振器１から出力されたクロック１とクロック２
の位相を位相比較器４で比較する。それによって、位相
比較器４では、位相誤差を電圧として出力する。その信
号は５のループ・フィルターで積分され、電圧制御発振
器に入力される。このループ・フィルターは、第６図に
示すように主にＬＣＲなどのディスクリート部品で構成
される場合が多い。

電圧制御発振器３では、この誤差電圧によってクロック
１の位相をコントロールする。ここでの電圧制御発振器
は、−例としてエミッタ結合マルチバイブレータ方式や
可変容重ダイオード方式などがあり、その構成にはコン
デンサを必要とするので、すべてをデジタル回路では置
き代えることは難かしい。

以上の閉回路を構成することで、誤差電圧を最にすべく
フィード・バックがかかり、電圧制御発振器３は、クロ
ック２に位相のあった所望の信号を出力する。

発明が解決しようとする問題点 しかしながら上記のような構成では、アナログ動作が不
可欠であり、またルーフ−フィルターや電圧制御発振器
にディスクリート部品を必要とする。

また、他のデジタル回路と結合させる時に、位相比較器
や電圧制御発振器を、デジタル回路で、置き代えようと
すれば、回路規模が大きく、且つ複雑になる。

すなわち、従来の位相同期回路のすべてを、簡単に、デ
ジタル回路に置き代えることは難しいという欠点を有し
ていた。

本発明は、上記問題点に鑑み、標準的なデジタル回路に
よってすべてを構成し、精度の高い、位相同相回路を提
供することを目的とするものである。

問題点を解決するための手段 上記問題点を解決するため、本発明の位相同期回路にお
いては、第１のクロックでリセットされるカウンタと第
２のクロックによって前記カウンタの一部のビットを記
憶するメモリーと、そのメモリー値とカウンタのビット
とを比較してすべてのビット値が一致したことを検出す
る検出器とを備えた構成にしたものである。

作　　用 本発明によれば、上記した構成によって、全回路を標準
的なデジタル回路で簡単に構成でき、全回路のＬＳＩ化
が容易に図れるものである。

実施例 以下、本発明の一実施例の位相同期回路について、図面
を参照しながら説明する。

第１図は本発明の第１の実施例における位相同期回路の
ブロック図を示すものである。第１図において、１１は
ｎビットカウンタ、１２はｍビットメモリー、１３は一
致回路、１４は基準クロック入力点であり、カウンタ１
１をリセットする信号が入力される。１６は必要な位相
情報をもつクロック２の入力点、１６はカウンタ１１の
クロック入力点、１７は一致検出回路の出力点である。

以上のように構成された位相同期回路について、以下、
第１図及び第２図を用いて、その動作を説明する。ここ
で、カウンタのピット数ｎとメモリーのビット数ｍは便
宜上ｍ＝ｎとしても一般性を失なわない。さらに、簡便
化のため、ｎ　＝　３として説明する。

第２図は、第１図の位相同期回路内の、各クロックの波
形を示す図である。

カウンタ１１には第２図ａに示すようなりロックが入力
点１６より入力される。カウンタ１１の各ビットは第２
図す、　　ｃ、　　ｄのように、分周動作を行なう。分
周動作中に入力点１４から第２図ｅのような基準クロッ
クが入力されると、その立ち下がり時にリセットがかか
シ、カウンタ１１はクリアされる。これら一連の動作で
、カウンタ１１は基準クロックの周期毎にカウント・ア
ップを繰り返す。そのカウント・アップの様子を第２図
ｑに示す。

一方、メモリー回路１２はカウンタ１１の各ピットに対
応したメモリピットを持っている。メモリーピットは入
力点１６より第２図ｆに示すような第２のクロックが入
力される毎にカウンタ１１の値を記憶する。第２図のり
、　　ｉ、　　ｉは、カウンタ１１の３ビツトに対応し
たメモリー値で、ｆのクロックの立ち下がり時の値を記
憶している。

次に、記憶された値とカウンタ１１の各ビットを一致回
路１３で比較する。一致検出回路１３は対応するすべて
のビットが一致した時に信号を出力するものである。す
なわち、カウンタ１１がカウント・アップされてゆき、
クロック２で記憶された値に一致する毎に出力点１７よ
り信号を出力することになる。

したがって、出力点１７より出力される信号は入力点１
４に入力される基準クロックの周期であり、入力点１５
される第２のクロックに位相が合った信号となる。

以上のように、本回路によれば、第１のクロックでリセ
ットされるカウンタと、第２のクロックによってカウン
タの一部ピットの値を記憶するメモリーと、カウンタの
ビットと対応するメモリーのビットの値がすべて一致し
たことを検出する検出器とを設けることで、第１のクロ
ックの周期で第２のクロックに位相の合った第３のクロ
ックを簡単なデジタル回路で実現でき、ＬＳＩ化が容易
に図れる。

なお、カウンタのピット数ｍとメモリーのピット数ｎの
関係はｍ≧ｎであればよ（、ｍ、ｎの値が大きい値精度
があがる。

発明の効果 以上のように、本発明によれば、第１のクロックによっ
てリセットされるカウンタと、第２のクロックによって
カウンタの各ビットの値を記憶するメモリーと、カウン
タの各ビットの値とメモリーの各ビットの値を比較し、
一致したことを検出する検出回路を設けることにより、
回路を標準的なデジタル回路で構成でき、ＬＳＩ化に適
した、位相同期回路を提供することができる。

【図面の簡単な説明】

第１図は本発明の第１の実施例における位相同期回路の
ブロック図、第２図はその各部の波形図、第３図は従来
例の位相同期回路を用いた回路のブロック図、第４図は
従来例の位相同期回路のブロック図、第６図はそのルー
プ・フィルターの一構成図である。 １１・・・・・・カウンタ回路、１２・・・・・・メモ
リー回路、１３・・・・・・一致検出器、１７・・・・
・・出力点。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名第１
図 第２図 （鳴）Ｉ７

Claims (1)

【特許請求の範囲】
1. 第１のクロックによってリセットされるｎビットのカウ
   ンタと、第２のクロックによって前記カウンタのｍ個の
   ビットの値を記憶するｍビットのメモリーと、前記ｎビ
   ットのカウンタのうち前記メモリーに記憶されるｍ個の
   各ビットの値と、ｍビットのメモリーの各ビットの値と
   を比較してすべてのビットが一致したことを検出する検
   出器とを備えたことを特徴とする位相同期回路。