JP2670263B2 - デジタル遅延回路 - Google Patents
デジタル遅延回路Info
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- JP2670263B2 JP2670263B2 JP62056744A JP5674487A JP2670263B2 JP 2670263 B2 JP2670263 B2 JP 2670263B2 JP 62056744 A JP62056744 A JP 62056744A JP 5674487 A JP5674487 A JP 5674487A JP 2670263 B2 JP2670263 B2 JP 2670263B2
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Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
入力パルスをデジタル的に遅延するデジタル遅延回路
に関する。 （従来の技術） 近年デジタル回路の高集積化に伴ない、遅延回路とし
ては抵抗とコンデンサによるアナログ遅延回路から、正
確なクロックパルスを計数して所望の遅延時間を設定す
るデジタル遅延回路が使用されるようになってきてい
る。 第３図に従来のデジタル遅延回路の一構成例を、第４
図にそのタイミングチャートを示す。入力パルスＡは、
立上がりエッジ検出回路11により、クロックパルスＣに
同期させられ、かつその立上がりエッジが検出される。
この立上がりエッジの検出パルスＤは、前記クロックパ
ルスＣを計数するＮビットアップカウンタ12をリセット
するとともに、RSフリップフロップ回路13をリセットす
る。Ｎビットアップカウンタ12は、前記リセットパルス
Ｄにより、“0"にリセットされた後、クロックパルスＣ
をアップカウントしてゆく。一致検出回路14は、ROM15
により指定された値Ｇとカウンタ12のカウント値Ｆが一
致すると、一致検出パルスＥを出力する。上記RSフリッ
プフロップ回路13はこの一致検出パルスＥでセットされ
る。 上記構成によれば、RSフリップフロップのＱ出力Ｂの
立上がりエッジは、第４図に示すように、入力パルスＡ
の立上がりエッジからROM15で指定された時間だけ遅延
される。ここで、遅延時間Ｔは、クロックパルスＣの周
期をTCK、ROM指定値をＸとすると、ほぼＴ−TCK・Ｘと
なる。 このように、デジタル遅延回路は、正確なクロックパ
ルスＣに従って遅延時間が設定されるため、経時変化が
なく高安定、高精度な性能を容易に得ることができると
ともに、全体的にデジタル回路で構成されるため、高集
積化に適している。さらに、第３図に示すように、前記
ROM指定値Ｘを、モード指定信号Ｈにより選択すること
により、モード毎に異なる遅延時間を容易に設定可能と
なる。なお、16はモード指定信号Ｈをデコードするデコ
ーダである。 上記クロックパルス周期TCKは、入力パルスＡをクロ
ックパルスＣに同期化する際に発生する量子化誤差がシ
ステム性能に影響を与えない程度に小さくする必要があ
る。また、アップカウンタ２のビット数Ｎは、必要な最
大遅延時間をTMAXとすると、2N＞TMAX／TCKより決定さ
れる。 ところで、上述したようにして入力パルスから所定時
間遅延したパルスを発生するデジタル遅延回路に対する
要求仕様として、上記量子化誤差は十分小さい必要があ
るが、遅延時間の取り得る値はかなりラフでよいという
仕様がよくある。 上述したデジタル遅延回路では、量子化誤差を小さく
するにはクロックパルス周期TCKを十分小さくする必要
がある。しかし、カウンタ２のビット数Ｎを大きくする
と、一致検出回路14及びROM容量も比例して大きくな
り、回路規模の増大を招く。これでも精度の高い遅延時
間が要求される場合は仕方ないが、上述した仕様のよう
に、遅延時間の取り得る値に高精度を要求されない場合
には、一致検出回路14及びROM15の下位ビット（遅延時
間の取り得る値として精度を必要としないビット）の情
報は不要であるから、ビット数の増加に伴なう回路の増
加分は、システム要求性能としては冗長なものとなって
しまう。これは、特に、モード毎に異なる遅延時間を指
定する場合において、モード数が多い場合に顕著に現れ
る。 （問題点を解決するための手段） この発明に係るデジタル遅延回路は、 入力パルスをクロックパルスで同期化して該入力パル
スの一方のエッジを検出するエッジ検出手段と、 このエッジ検出手段のエッジ検出出力に従ってリセッ
トされるRSフリップフロップ手段と、 遅延時間に対応する複数のデジタル値が予め蓄えら
れ、該複数のデジタル値の一つがモード指定情報によっ
て選択されて読み出されることで遅延時間の設定が行な
われる記憶手段と、 エッジ検出手段のエッジ検出出力に従ってリセットさ
れ、クロックパルスを分周するものであって、そのビッ
ト数Ｌが、遅延時間の設定間隔TOをクロックパルス周期
TCKで除算した値が2Lよりも大きいという条件に設定さ
れているカウンタで構成される分周手段と、 エッジ検出手段のエッジ検出出力に従ってリセットさ
れた後、分周手段の分周出力をカウントするカウント手
段を備え、該カウント手段のカウント値が記憶手段から
読み出されたデジタル値になったら、RSフリップフロッ
プ手段をセットするセット手段と、 を備え、RSフリップフロップ手段の出力が入力パルス
に対してクロックパルスとデジタル値とによって規定さ
れる時間分遅延されるようにしたものである。 （作用） 上記構成により、高精度のクロックパルスで入力パル
スを同期化しているため、十分小さな量子化誤差を設定
できるとともに、カウント用クロックとしては、上記ク
ロックパルスを分周した信号を用いるため、回路の必要
ビット数を大幅に削減することができ、一致検出回路や
ROM等の回路規模を大幅に削減することができる。 また、複数のデジタル値を記憶した記憶手段から、モ
ード指定情報に応じたデジタル値を選択し、このデジタ
ル値に対応してパルスを遅延するように構成するととも
に、クロックパルスをビット数ＬがTO／TCK＞2Lなる条
件に設定されているカウンタで構成される分周手段で分
周してから、カウント手段でカウントするようにしてい
るので、入力パルスに所定時間の遅延を確実に簡単に与
えることができ、遅延時間を簡単かつ確実に切り替える
ことができる。 （実施例） 以下、図面を参照してこの発明の実施例を詳細に説明
する。 第１図はこの発明の一実施例の構成を示すブロック図
である。図において、立上がりエッジ検出回路21は、入
力パルスＡをクロックパルスＣで同期化し、かつその同
期化出力の立上がりエッジを検出する。RSフリップフロ
ップ回路22はこのエッジ検出回路21のエッジ検出出力Ｄ
によってリセットされる。Ｌビット分周回路23は、上記
エッジ検出出力Ｄによってリセットされた後、クロック
パルスCKを分周する。つまり、Ｌビット分周回路23は、
同期化された入力パルスＡの立上がりエッジで分周出力
を“0"とされた後、1/2Lの分周比でクロックパルスＣを
分周する。Ｍビットアップカウンタ24は上記エッジ検出
出力Ｄによってリセットされた後、Ｌビット分周回路23
の分周出力Ｊをカウントする。一致検出回路25はＭビッ
トアップカウンタ24のカウント出力ＦとROM26の読出し
出力Ｇとを比較し、両者の一致を検出する。この一致検
出出力ＥはRSフリップフロップ回路22に与えられ、これ
をセットする。これにより、RSフリップフロップ回路22
からは、クロックパルスＣとROM26の読出し出力Ｇによ
って規定される時間だけ入力パルスＡより遅れたパルス
Ｂが出力される。ROM26の読出しアドレスは、デコーダ2
7によるモード指定信号Ｈのデコード出力Ｉによって指
定される。 第２図はこの発明の実施例の構成を示すブロック図で
ある。なお、第２図において、先の第１図と同一部には
同一符号を付す。 先の実施例では、入力パルスＡの立上がりエッジの検
出出力Ｄでカウンタ24をリセットし、そのカウント値Ｆ
とROM26の読み出し出力Ｇとを比較して、RSフリップフ
ロップ回路22をセットする場合を説明したが、この実施
例では、上記検出出力Ｄに従ってROM26の読出し出力Ｇ
をプリセッタブルカウンタ28にプリセットし、そのキャ
リー出力ＫによりRSフリップフロップ回路22をセットす
るようにしたものである。 このような構成においても、先の実施例と同様の効果
を得ることができることは勿論である。 上記構成によれば、カウント用クロックパルスは、ク
ロックパルスＣの1/2L分周出力Ｊであるため、パルス値
が大きくなっているが、Ｌビット分周回路23はクロック
パルスＣのクロック精度で量子化された入力パルスでリ
セットされることにより分周出力ＪもクロックパルスＣ
の精度で入力パルスＡに同期しているため、遅延出力パ
ルスＢの量子化誤差を十分小さくすることができる。こ
こで、一致検出回路25やROM26のビット数は従来必要と
されるビット数Ｎに対して、前段の分周回路23のビット
数Ｌだけ小さな値Ｍ（−Ｎ−Ｌ）で良いため、これらの
回路規模の増大を防ぐことができる。 なお、分周回路23のビット数Ｌは、複数の遅延時間の
設定間隔をTOとすると、TO／TCK＞2Lを満足する様に選
べば良い。 この場合、カウンタキャリー出力を利用する構成に代
えてボロー出力を利用する構成にしても、同じ効果が得
られることは勿論である。 また、以上の実施例では、クロックパルスＣの分周手
段として、リップル形のカウンタを想定して説明した
が、1/Nカウンタを用いてもよいことは勿論である。 ［発明の効果］ 以上述べたように、この発明によれば、十分小さな量
子化誤差を維持しつつ、カウント用ビット数を大幅に削
減することが可能なデジタル遅延回路を簡単な構成で容
易に実現することができる。
に関する。 （従来の技術） 近年デジタル回路の高集積化に伴ない、遅延回路とし
ては抵抗とコンデンサによるアナログ遅延回路から、正
確なクロックパルスを計数して所望の遅延時間を設定す
るデジタル遅延回路が使用されるようになってきてい
る。 第３図に従来のデジタル遅延回路の一構成例を、第４
図にそのタイミングチャートを示す。入力パルスＡは、
立上がりエッジ検出回路11により、クロックパルスＣに
同期させられ、かつその立上がりエッジが検出される。
この立上がりエッジの検出パルスＤは、前記クロックパ
ルスＣを計数するＮビットアップカウンタ12をリセット
するとともに、RSフリップフロップ回路13をリセットす
る。Ｎビットアップカウンタ12は、前記リセットパルス
Ｄにより、“0"にリセットされた後、クロックパルスＣ
をアップカウントしてゆく。一致検出回路14は、ROM15
により指定された値Ｇとカウンタ12のカウント値Ｆが一
致すると、一致検出パルスＥを出力する。上記RSフリッ
プフロップ回路13はこの一致検出パルスＥでセットされ
る。 上記構成によれば、RSフリップフロップのＱ出力Ｂの
立上がりエッジは、第４図に示すように、入力パルスＡ
の立上がりエッジからROM15で指定された時間だけ遅延
される。ここで、遅延時間Ｔは、クロックパルスＣの周
期をTCK、ROM指定値をＸとすると、ほぼＴ−TCK・Ｘと
なる。 このように、デジタル遅延回路は、正確なクロックパ
ルスＣに従って遅延時間が設定されるため、経時変化が
なく高安定、高精度な性能を容易に得ることができると
ともに、全体的にデジタル回路で構成されるため、高集
積化に適している。さらに、第３図に示すように、前記
ROM指定値Ｘを、モード指定信号Ｈにより選択すること
により、モード毎に異なる遅延時間を容易に設定可能と
なる。なお、16はモード指定信号Ｈをデコードするデコ
ーダである。 上記クロックパルス周期TCKは、入力パルスＡをクロ
ックパルスＣに同期化する際に発生する量子化誤差がシ
ステム性能に影響を与えない程度に小さくする必要があ
る。また、アップカウンタ２のビット数Ｎは、必要な最
大遅延時間をTMAXとすると、2N＞TMAX／TCKより決定さ
れる。 ところで、上述したようにして入力パルスから所定時
間遅延したパルスを発生するデジタル遅延回路に対する
要求仕様として、上記量子化誤差は十分小さい必要があ
るが、遅延時間の取り得る値はかなりラフでよいという
仕様がよくある。 上述したデジタル遅延回路では、量子化誤差を小さく
するにはクロックパルス周期TCKを十分小さくする必要
がある。しかし、カウンタ２のビット数Ｎを大きくする
と、一致検出回路14及びROM容量も比例して大きくな
り、回路規模の増大を招く。これでも精度の高い遅延時
間が要求される場合は仕方ないが、上述した仕様のよう
に、遅延時間の取り得る値に高精度を要求されない場合
には、一致検出回路14及びROM15の下位ビット（遅延時
間の取り得る値として精度を必要としないビット）の情
報は不要であるから、ビット数の増加に伴なう回路の増
加分は、システム要求性能としては冗長なものとなって
しまう。これは、特に、モード毎に異なる遅延時間を指
定する場合において、モード数が多い場合に顕著に現れ
る。 （問題点を解決するための手段） この発明に係るデジタル遅延回路は、 入力パルスをクロックパルスで同期化して該入力パル
スの一方のエッジを検出するエッジ検出手段と、 このエッジ検出手段のエッジ検出出力に従ってリセッ
トされるRSフリップフロップ手段と、 遅延時間に対応する複数のデジタル値が予め蓄えら
れ、該複数のデジタル値の一つがモード指定情報によっ
て選択されて読み出されることで遅延時間の設定が行な
われる記憶手段と、 エッジ検出手段のエッジ検出出力に従ってリセットさ
れ、クロックパルスを分周するものであって、そのビッ
ト数Ｌが、遅延時間の設定間隔TOをクロックパルス周期
TCKで除算した値が2Lよりも大きいという条件に設定さ
れているカウンタで構成される分周手段と、 エッジ検出手段のエッジ検出出力に従ってリセットさ
れた後、分周手段の分周出力をカウントするカウント手
段を備え、該カウント手段のカウント値が記憶手段から
読み出されたデジタル値になったら、RSフリップフロッ
プ手段をセットするセット手段と、 を備え、RSフリップフロップ手段の出力が入力パルス
に対してクロックパルスとデジタル値とによって規定さ
れる時間分遅延されるようにしたものである。 （作用） 上記構成により、高精度のクロックパルスで入力パル
スを同期化しているため、十分小さな量子化誤差を設定
できるとともに、カウント用クロックとしては、上記ク
ロックパルスを分周した信号を用いるため、回路の必要
ビット数を大幅に削減することができ、一致検出回路や
ROM等の回路規模を大幅に削減することができる。 また、複数のデジタル値を記憶した記憶手段から、モ
ード指定情報に応じたデジタル値を選択し、このデジタ
ル値に対応してパルスを遅延するように構成するととも
に、クロックパルスをビット数ＬがTO／TCK＞2Lなる条
件に設定されているカウンタで構成される分周手段で分
周してから、カウント手段でカウントするようにしてい
るので、入力パルスに所定時間の遅延を確実に簡単に与
えることができ、遅延時間を簡単かつ確実に切り替える
ことができる。 （実施例） 以下、図面を参照してこの発明の実施例を詳細に説明
する。 第１図はこの発明の一実施例の構成を示すブロック図
である。図において、立上がりエッジ検出回路21は、入
力パルスＡをクロックパルスＣで同期化し、かつその同
期化出力の立上がりエッジを検出する。RSフリップフロ
ップ回路22はこのエッジ検出回路21のエッジ検出出力Ｄ
によってリセットされる。Ｌビット分周回路23は、上記
エッジ検出出力Ｄによってリセットされた後、クロック
パルスCKを分周する。つまり、Ｌビット分周回路23は、
同期化された入力パルスＡの立上がりエッジで分周出力
を“0"とされた後、1/2Lの分周比でクロックパルスＣを
分周する。Ｍビットアップカウンタ24は上記エッジ検出
出力Ｄによってリセットされた後、Ｌビット分周回路23
の分周出力Ｊをカウントする。一致検出回路25はＭビッ
トアップカウンタ24のカウント出力ＦとROM26の読出し
出力Ｇとを比較し、両者の一致を検出する。この一致検
出出力ＥはRSフリップフロップ回路22に与えられ、これ
をセットする。これにより、RSフリップフロップ回路22
からは、クロックパルスＣとROM26の読出し出力Ｇによ
って規定される時間だけ入力パルスＡより遅れたパルス
Ｂが出力される。ROM26の読出しアドレスは、デコーダ2
7によるモード指定信号Ｈのデコード出力Ｉによって指
定される。 第２図はこの発明の実施例の構成を示すブロック図で
ある。なお、第２図において、先の第１図と同一部には
同一符号を付す。 先の実施例では、入力パルスＡの立上がりエッジの検
出出力Ｄでカウンタ24をリセットし、そのカウント値Ｆ
とROM26の読み出し出力Ｇとを比較して、RSフリップフ
ロップ回路22をセットする場合を説明したが、この実施
例では、上記検出出力Ｄに従ってROM26の読出し出力Ｇ
をプリセッタブルカウンタ28にプリセットし、そのキャ
リー出力ＫによりRSフリップフロップ回路22をセットす
るようにしたものである。 このような構成においても、先の実施例と同様の効果
を得ることができることは勿論である。 上記構成によれば、カウント用クロックパルスは、ク
ロックパルスＣの1/2L分周出力Ｊであるため、パルス値
が大きくなっているが、Ｌビット分周回路23はクロック
パルスＣのクロック精度で量子化された入力パルスでリ
セットされることにより分周出力ＪもクロックパルスＣ
の精度で入力パルスＡに同期しているため、遅延出力パ
ルスＢの量子化誤差を十分小さくすることができる。こ
こで、一致検出回路25やROM26のビット数は従来必要と
されるビット数Ｎに対して、前段の分周回路23のビット
数Ｌだけ小さな値Ｍ（−Ｎ−Ｌ）で良いため、これらの
回路規模の増大を防ぐことができる。 なお、分周回路23のビット数Ｌは、複数の遅延時間の
設定間隔をTOとすると、TO／TCK＞2Lを満足する様に選
べば良い。 この場合、カウンタキャリー出力を利用する構成に代
えてボロー出力を利用する構成にしても、同じ効果が得
られることは勿論である。 また、以上の実施例では、クロックパルスＣの分周手
段として、リップル形のカウンタを想定して説明した
が、1/Nカウンタを用いてもよいことは勿論である。 ［発明の効果］ 以上述べたように、この発明によれば、十分小さな量
子化誤差を維持しつつ、カウント用ビット数を大幅に削
減することが可能なデジタル遅延回路を簡単な構成で容
易に実現することができる。
【図面の簡単な説明】
第１図はこの発明の一実施例の構成を示すブロック図、
第２図はこの発明の他の実施例の構成を示すブロック
図、第３図は従来のデジタル遅延回路の構成を示すブロ
ック図、第４図は第３図に示す回路の動作を説明するた
めに示すタイミングチャートである。 21…立上がりエッジ検出回路、22…RSフリップフロップ
回路、23…Ｌビット分周回路、24…Ｍビットアップカウ
ンタ、25…一致検出回路、26…ROM、27…デコーダ、28
…Ｍビットプリセッタブルカウンタ。
第２図はこの発明の他の実施例の構成を示すブロック
図、第３図は従来のデジタル遅延回路の構成を示すブロ
ック図、第４図は第３図に示す回路の動作を説明するた
めに示すタイミングチャートである。 21…立上がりエッジ検出回路、22…RSフリップフロップ
回路、23…Ｌビット分周回路、24…Ｍビットアップカウ
ンタ、25…一致検出回路、26…ROM、27…デコーダ、28
…Ｍビットプリセッタブルカウンタ。
Claims (1)
- (57)【特許請求の範囲】 １．入力パルスをクロックパルスで同期化して該入力パ
ルスの一方のエッジを検出するエッジ検出手段と、 このエッジ検出手段のエッジ検出出力に従ってリセット
されるRSフリップフロップ手段と、 遅延時間に対応する複数のデジタル値が予め蓄えられ、
該複数のデジタル値の一つがモード指定情報によって選
択されて読み出されることで遅延時間の設定が行なわれ
る記憶手段と、 前記エッジ検出手段のエッジ検出出力に従ってリセット
され、前記クロックパルスを分周するものであって、そ
のビット数Ｌが、前記遅延時間の設定間隔TOをクロック
パルス周期TCKで除算した値が2Lよりも大きいという条
件に設定されているカウンタで構成される分周手段と、 前記エッジ検出手段のエッジ検出出力に従ってリセット
された後、前記分周手段の分周出力をカウントするカウ
ント手段を備え、該カウント手段のカウント値が前記記
憶手段から読み出されたデジタル値になったら、前記RS
フリップフロップ手段をセットするセット手段と、 を具備し、前記RSフリップフロップ手段の出力が前記入
力パルスに対して前記クロックパルスと前記デジタル値
とによって規定される時間分遅延されることを特徴とす
るデジタル遅延回路。 ２．前記セット手段は、 前記カウント手段のカウント値と、前記記憶手段から読
み出されたデジタル値とを比較し、両者の一致を検出す
る一致検出手段を具備し、この一致検出手段の一致検出
出力に従って前記RSフリップフロップ手段をセットする
ように構成されていることを特徴とする特許請求の範囲
第１項記載のデジタル遅延回路。 ３．前記セット手段は、 前記カウント手段が、前記エッジ検出手段のエッジ検出
出力に従って前記記憶手段から読み出されたデジタル値
がプリセットされ、前記分周手段の分周出力をカウント
するプリセッタブルカウント手段で構成され、このプリ
セッタブルカウント手段のオーバーフロー出力によって
前記RSフリップフロップ手段をセットするように構成さ
れていることを特徴とする特許請求の範囲第１項記載の
デジタル遅延回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62056744A JP2670263B2 (ja) | 1987-03-13 | 1987-03-13 | デジタル遅延回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62056744A JP2670263B2 (ja) | 1987-03-13 | 1987-03-13 | デジタル遅延回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63224411A JPS63224411A (ja) | 1988-09-19 |
| JP2670263B2 true JP2670263B2 (ja) | 1997-10-29 |
Family
ID=13036042
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62056744A Expired - Fee Related JP2670263B2 (ja) | 1987-03-13 | 1987-03-13 | デジタル遅延回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2670263B2 (ja) |
-
1987
- 1987-03-13 JP JP62056744A patent/JP2670263B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63224411A (ja) | 1988-09-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |