KR100282478B1

KR100282478B1 - 디지털 프로세서 위상 고정루프 위상검출 제어방법 및 그 장치

Info

Publication number: KR100282478B1
Application number: KR1019980054369A
Authority: KR
Inventors: 유상진
Original assignee: 서평원; 엘지정보통신주식회사
Priority date: 1998-12-11
Filing date: 1998-12-11
Publication date: 2001-02-15
Also published as: KR20000039129A

Abstract

본 발명은 DP-PLL 위상 검출 제어방법 및 그 장치에 관한 것으로, 동기 기준클럭과 루프 출력 클럭의 위상차를 검출하여 제어하는 디지털 고정 루프 위상 검출장치에 있어서, 동기 클럭을 X개 카운트할 때마다 상기 계수 클럭 카운터를 읽기 위한 리딩 포인트 신호를 인에이블 시키는 리딩 포인트 카운터가 더 포함하여 구성되어 동기 기준 클럭의 최초 상승에지에서 상기 계수 클럭카운터를 리세트 시킨 후 루프출력의 최초 상승에지에서 상기 계수 클럭 카운터의 값을 읽어 레지스터에 저장하는 단계와, 상기 동기 기준 클럭을 X개 카운트한 후 상기 계수 클럭 카운터 값을 읽어 상기 최초 레지스터에 저장된 클럭 카운터값과 비교하여 위상차를 검출하는 단계를 수행하는 것을 특징으로 한다.

이에 따라, 종래에 매 주기마다 위상차를 구하고 다시 그 값을 더해서 데이터 개수 만큼 나누던 것을 하드웨어적으로 제어하기 때문에 CPU에 걸리는 부하를 대폭 줄일 수 있으며 CPU의 수행도(performance)가 향상되어 DP-PLL에 따른 수행 시간을 줄일수 있게 된다.

Description

디지털 프로세서 위상 고정 루프 위상검출 제어방법 및 그 장치.

본 발명은 디지털 프로세서 위상 고정 루프 위상 검출 제어방법 및 그 장치에 관한 것으로, CPU에 과도하게 걸릴수 있는 부하를 줄여서 좀 더 빠르게 제어를 할 수 있고 위상 검출시 생길수 있는 에러의 범위를 줄여서 좀 더 정확한 제어를 할 수 있도록 한 알고리즘을 이용하는 디지털 프로세서 고정 위상 루프(DP-PLL; Digital Proccessor-Phase Locked Loop) 검출 제어방법 그 장치에 관한 것이다.

종래의 동기장치의 위상 고정 루프에서는 평균 위상차 산출에 따른 CPU의 부하가 큰편이었으며 추적 시간이 많이 소요되었다. 왜냐하면 위상차 검출기 출력 데이터는 입력 클럭과 루프 출력 클럭간의 절대적인 위상차를 계수 클럭으로 검출하여서 평균 위상차 값을 구하기 때문에 매 주기마다 위상차 값을 모두 더하여 다시 이들의 개수로 나누어 평균값을 계산하였으며 제어값 산출시 루프 상수값 설정 및 계산 방식의 비효율성 때문이었다. 또한 입력 클럭 한 주기내에서 반주기 동안만 위상차를 검출함으로써 위상차 검출의 정확성이 결여되었다.

도 1 에는 종래의 DP-PLL 위상 검출 제어장치의 구성도가 도시된다.

도시된 바와 같이 여러개의 기준 입력 신호중에서 원하는 기준 입력 클럭을 선택하여 분주에 의해 원하는 동기 기준 입력클럭을 생성하는 입력클럭 선택 및 분주회로부(10)와, 상기 입력클럭 선택 및 분주 회로부(10)로부터 입력된 동기 기준 입력클럭과 루프 출력 클럭에 대하여 계수 카운터를 이용하여 위상차를 검출하는 위상 검출기(20)와, 상기 동기 기준 입력 클럭과 상기 루프 출력 클럭의 위상차 디지털값을 아날로그 값으로 변환하는 D/A 변환기(DAC)(30)와, 상기 위상차값에 의거하여 전압을 제어하는 전압 제어 발진기(VCO)(40)와, 상기 전압 제어 발진기(40)의 출력클럭을 분주하여 상기 위상 비교를 위한 주파수의 루프 출력 클럭을 생성하는 루프 분주회로(50)로 구성된다.

도 2에는 상기와 같이 구성된 종래의 DP-PLL 위상 검출 제어장치에서의 위상차 검출과정이 도시된다.

도시된 바와 같이 종래의 방식의 위상차 검출 과정을 보면 매 동기 기준 클럭의 주기마다 반주기 동안 위상차가 검출된다. 한 주기 동안의 평균적인 위상차는 매 주기 마다 절대적인 위상의 크기를 측정하여 이 값들을 한 주기내에서 합하여 다시 데이터 개수 만큼 나눔으로써 구할 수 있다.

이렇게 구한 위상차를 근거로 주파수 제어값을 산출할 때는 위상차의 크기에 따라 제어 모드를 설정하여 주파수 제어값을 산출한다.

이런 알고리즘은 추적 시간이 많이 소요되고 위상의 크기를 측정하고 그 값을 다시 더해서 데이터 수만큼 나눔으로써 수행 시간이 많이 소요되고 CPU에도 많은 부하가 걸리게 된다.

이러한 알고리즘은 위상의 크기를 측정하고 그 값을 다시 더해서 데이터 수 만큼 나눔으로써 수행시간이 많이 소요되고 CPU에도 많은 부하가 걸리게 된다.

또 절대적인 위상차를 매 주기마다 검출하기 때문에 위상차 검출 클럭의 시작점에서 에러가 생길 확률이 더 높다. 뿐만 아니라 반주기 동안만 위상차를 검출함으로써 위상차 검출의 정확성이 결여되어 있다.

이에 본 발명은 상기 문제점을 해결하기 위하여 안출된 것으로, 동기 클럭을 X개 카운트할 때마다 한 번씩 상기 계수 클럭 카운터를 읽어서 누적 주파수 변이량에 의해 동기 기준클럭과 루프 출력 클럭의 위상차를 검출함으로써 CPU의 수행능력을 극대화시키고 안정화 시키는 디지털 프로세서 위상 고정 루프 제어방법 및 그 장치를 제공하는 것을 그 목적으로 한다.

상기 목적을 달성하기 위한 본 발명에 의한 디지털 프로세서 위상 고정 루프 위상 검출 제어방법은 동기 기준클럭과 루프 출력 클럭의 위상차를 검출하여 제어하는 디지털 프로세서 위상 고정 루프 위상 검출 제어방법에 있어서, 최초 동기 기준 클럭이 들어오면 계수 클럭 카운터를 리세트 시킨 후 상기 동기 클럭을 X개 카운트할 때마다 한 번씩 상기 계수 클럭 카운터를 읽어서 동기 기준클럭과 루프 출력 클럭의 위상차를 검출하여 제어하는 누적 주파수 변이량 측정 단계를 수행하는 것을 특징으로 한다.

상기 목적을 달성하기 위한 본 발명에 의한 디지털 프로세서 위상 고정 루프 위상 검출 제어방법은 동기 기준클럭과 루프 출력 클럭의 위상차를 검출하여 제어하는 디지털 프로세서 위상 고정 루프 위상 검출 제어장치에 있어서, 최초 동기 기준 클럭이 들어오면 계수 클럭 카운터를 리세트 시킨 후 상기 동기 클럭을 X개 카운트할 때마다 한 번씩 상기 계수 클럭 카운터를 읽어서 누적 주파수 변이량을 이용해 동기 기준클럭과 루프 출력 클럭의 위상차를 검출하여 제어하도록 동기 클럭을 X개 카운트할 때마다 상기 계수 클럭 카운터를 읽기 위한 리딩 포인트 신호를 인에이블 시키는 리딩 포인트 카운터가 더 포함하여 구성된 것을 특징으로 한다.

도 1 은 종래의 DP-PLL 위상 검출 제어장치의 구성도,

도 2 는 종래의 DP-PLL 위상 검출 클럭도,

도 3 은 본 발명에 의한 DP-PLL 위상 검출 제어장치의 구성도,

도 4 는 본 발명에 의한 DP-PLL 위상 검출 클럭도,

도 5 는 본 발명에 의한 2진 카운터의 클럭 타이밍도,

* 도면의 주요 부분에 대한 부호의 설명 *

10 : 클럭 선택 및 분주회로 20 : 위상 검출기

30 : D/A 변환기 40 : 전압 제어 발진기(VCO)

50 : 루프 분주회로 60 : 리딩 포인트 인에이블 카운터

이하 첨부한 도면을 참조로 하여 본 발명을 상세히 설명한다.

도 3에는 본 발명에 의한 DP-PLL 위상 검출 제어장치의 구성도가 도시된다.

도시된 바와 같이 여러개의 기준 입력 신호중에서 원하는 기준 입력 클럭을 선택하여 분주에 의해 원하는 동기 기준 입력클럭을 생성하는 입력클럭 선택 및 분주회로부(10)와, 상기 입력클럭 선택 및 분주 회로부(10)로부터 입력된 동기 기준 입력클럭과 루프 출력 클럭에 대하여 계수 카운터를 이용하여 위상차를 검출하는 위상 검출기(20)와, 상기 동기 기준 입력 클럭과 상기 루프 출력 클럭의 위상차 디지털값을 아날로그 값으로 변환하는 D/A 변환기(DAC)(30)와, 상기 위상차값에 의거하여 전압을 제어하는 전압 제어 발진기(VCXO)(40)와, 상기 전압 제어 발진기(40)의 출력클럭을 분주하여 상기 위상 비교를 위한 주파수의 루프 출력 클럭을 생성하는 루프 분주회로(50)와, 상기 루프 분주회로(50)의 출력 클럭을 입력받아 동기 클럭을 X개 카운트할 때마다 상기 계수 클럭 카운터를 읽기 위한 리딩 포인트 신호를 인에이블 시키는 리딩 포인트 카운터(60)로 구성된다.

본 발명은 위상차 검출 및 평균위상차 산출의 효용성을 위해 위상차는 주파수 변이량의 누적처리라는 관계를 고려해서 매 클럭마다 위상차를 측정하지 않고 일정 개수의 샘플을 종합하여 그 값을 산출하게 된다.

그리고 그 샘플의 개수는 CPU의 처리 능력에 따라 조절이 가능하다.

상기와 같이 구성된 DP-PLL 위상 검출 제어장치에서 디지털 프로세서 위상 검출 제어방법을 설명하도록 한다.

도 4 에는 DP-PLL 위상 검출의 클럭도가 도시된다.

본 발명의 루프구성은 위상차 검출기의 입력은 외부 입력 동기 기준 클럭 F1을 사용하고 위상차 검출을 위한 계수 클럭으로 F3(고주파)를 설정하여 F1의 한 주기를 이 클럭으로 계수하였다.

도 5에는 본 발명에 의한 2진 카운터의 클럭 타이밍도가 도시된다.

상기 위상 검출기(20)에는 십진수로 A개 끼지 카운트 가능한 2진 카운터가 구성되어 그 카운트된 값으로 루프제어를 하게 된다.

최초의 동기기준 클럭(F)이 들어오게 되면 그 클럭의 최초 상승부분(1)에서 카운터를 리세트할 수 있는 카운터 리세트 신호(CR)를 이용하여 A까지 (F3/F1=A) 카운트를 하는 (O에서 A-1까지)2진 카운터를 리세트하여 카운트를 시작하여 루프 출력 클럭이 상승하는 부분에서 리딩 포인트(2)를 인에이블 시켜서 카운터 값을 내부 레지스터에 저장한다.

다음 동기 기준 클럭을 X개 까지 카운트 할 수 있는 카운터를 이용하여 X까지 카운트되면 리딩 포인트(reading point)(3)를 인에이블 시켜서 그 때의 값을 읽어오게 된다. 이 값을 그 전의 레지스터 값과 비교해서 루프 제어를 하게 된다.

이방법은 소프트웨어적으로 제어하던 것을 하드웨어로 대신하는 것이므로 그 만큼 CPU에 걸리는 부하를 줄일 수 있다. 즉 매 클럭마다의 위상차 평균값을 내던 것을 카운터에 의해서 X개 후에 평균값을 읽어 오게 되는 것이다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정된 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러가지 치환, 변환 및 변경이 가능한 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 명백할 것이다.

본 발명에 의하면 다음과 같은 효과를 기대할 수 있다.

1. 매 클럭마다 카운터를 리세트하고 카운트를 하던 것을 최초 동기 기준이 들어올 때 한 번 리세트하고 X 번마다 한번씩 카운터의 값을 읽어 옴으로써 최소한 X배 만큼 카운터 에러의 확률을 줄일 수 있다.

2. 매 주기마다 위상차를 구하고 다시 그 값을 더해서 데이터 개수 만큼 나누던 것을 하드웨어적으로 제어하기 때문에 CPU에 걸리는 부하를 대폭 줄일 수 있다. 그래서 CPU의 수행도(perfomance)가 향상되고 DP-PLL에 따른 수행 시간을 줄일수 있게 된다.

Claims

동기 기준클럭과 루프 출력 클럭의 위상차를 검출하여 제어하는 디지털 프로세서 위상 고정 루프(DP-PLL) 위상 검출 제어방법에 있어서,

최초 동기 기준 클럭이 들어오면 계수 클럭 카운터를 리세트 시킨 후 상기 동기 클럭을 X개 카운트할 때마다 한 번씩 상기 계수 클럭 카운터를 읽어서 동기 기준클럭과 루프 출력 클럭의 위상차를 검출하여 제어하는 누적 주파수 변이량 측정 단계를 수행하는 것을 특징으로 하는 DP-PLL 위상 검출 제어방법.
제 1 항에 있어서, 상기 누적 주파수 변이량 측정 단계는,

동기 기준 클럭의 최초 상승에지에서 상기 계수 클럭카운터를 리세트 시킨 후 루프출력의 최초 상승에지에서 상기 계수 클럭 카운터의 값을 읽어 레지스터에 저장하는 단계와;

상기 동기 클럭을 X개 카운트한 후 상기 계수 클럭 카운터 값을 읽어 상기 최초 레지스터에 저장된 클럭 카운터값과 비교하여 위상차를 검출하는 단계를 포함하여 구성된 것을 특징으로 하는 DP-PLL 위상 검출 제어방법.
동기 기준클럭과 루프 출력 클럭의 위상차를 검출하여 제어하는 디지털 프로세서 위상 고정 루프(DP-PLL) 위상 검출 제어장치에 있어서,

최초 동기 기준 클럭이 들어오면 계수 클럭 카운터를 리세트 시킨 후 상기 동기 클럭을 X개 카운트할 때마다 한 번씩 상기 계수 클럭 카운터를 읽어서 누적 주파수 변이량을 이용해 동기 기준클럭과 루프 출력 클럭의 위상차를 검출하여 제어하도록 동기 클럭을 X개 카운트할 때마다 상기 계수 클럭 카운터를 읽기 위한 리딩 포인트 신호를 인에이블 시키는 리딩 포인트 카운터가 더 포함하여 구성된 것을 특징으로 하는 DP-PLL 위상 검출 제어장치.
제 3 항에 있어서, 상기 계수 클럭 카운터는,

루프 출력 클럭과 관계없이 동기 기준 클럭의 최초 인가 포인트로부터 매 동기 기준 클럭의 주기만큼 카운트하도록 구성된 것을 특징으로 하는 DP-PLL 위상 검출 제어장치.
제 3 항에 있어서, 상기 계수 클럭 카운터는,

동기 기준 클럭의 매 주기마다 카운트를 처음부터 하지 않고 동기클럭의 최초 리세트로 그 값을 유지하면서 카운트하는 것을 특징으로 하는 DP-PLL 위상 검출 제어장치.