JP2723748B2 - タイマ回路 - Google Patents
タイマ回路Info
- Publication number
- JP2723748B2 JP2723748B2 JP4070256A JP7025692A JP2723748B2 JP 2723748 B2 JP2723748 B2 JP 2723748B2 JP 4070256 A JP4070256 A JP 4070256A JP 7025692 A JP7025692 A JP 7025692A JP 2723748 B2 JP2723748 B2 JP 2723748B2
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- Japan
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- register
- circuit
- timer
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- Electronic Switches (AREA)
- Measurement Of Predetermined Time Intervals (AREA)
Description
【０００１】
【産業上の利用分野】本発明はタイマ回路、さらに詳し
くいえば、高精度が必要とされるタイマ回路に関する。
くいえば、高精度が必要とされるタイマ回路に関する。
【０００２】
【従来の技術】マイクロコントローラなどの集積回路に
搭載されている代表的なタイマ回路の従来の基本的な構
成を図５に示す。図５において、プリスケーラ１３は発
振回路１２で発生した基準クロックを分周し、カウンタ
１４はその分周したクロック信号をカウントする部分で
ある。また、コンペアレジスタ１６は通常、カウンタ１
４と同じビット数のレジスタとして構成される。
搭載されている代表的なタイマ回路の従来の基本的な構
成を図５に示す。図５において、プリスケーラ１３は発
振回路１２で発生した基準クロックを分周し、カウンタ
１４はその分周したクロック信号をカウントする部分で
ある。また、コンペアレジスタ１６は通常、カウンタ１
４と同じビット数のレジスタとして構成される。
【０００３】コンパレータ部１５はカウンタ１４とコン
ペアレジスタ１６の値を比較し、一致した場合にはカウ
ンタ１４をクリアするとともにタイマ出力としてトリガ
信号を出力する。したがって、プリスケーラ１３から出
力されたクロック信号をコンペアレジスタ１５に格納さ
れた値まで計数されたときにトリガ信号が出力されるこ
とになる。すなわち、プリスケーラ１３から出力された
クロック信号の周期にコンペアレジスタ１５に格納され
た値を乗じた時間のタイマ回路が形成されることとな
る。
ペアレジスタ１６の値を比較し、一致した場合にはカウ
ンタ１４をクリアするとともにタイマ出力としてトリガ
信号を出力する。したがって、プリスケーラ１３から出
力されたクロック信号をコンペアレジスタ１５に格納さ
れた値まで計数されたときにトリガ信号が出力されるこ
とになる。すなわち、プリスケーラ１３から出力された
クロック信号の周期にコンペアレジスタ１５に格納され
た値を乗じた時間のタイマ回路が形成されることとな
る。
【０００４】通常、カウンタの計数スタート信号や現在
の計数値のクリア信号などを加えて使用するものや、逆
にコンパレータやコンペアレジスタが省かれているタイ
マ回路などいろいろな種類のものが用途に応じて使用さ
れている。また、カウンタのクロック信号の発生源とし
ては図５のように直接発振子を接続して発振回路を構成
する以外に別の集積回路などで作成される信号をそのま
ま使用する場合がある。
の計数値のクリア信号などを加えて使用するものや、逆
にコンパレータやコンペアレジスタが省かれているタイ
マ回路などいろいろな種類のものが用途に応じて使用さ
れている。また、カウンタのクロック信号の発生源とし
ては図５のように直接発振子を接続して発振回路を構成
する以外に別の集積回路などで作成される信号をそのま
ま使用する場合がある。
【０００５】
【発明が解決しようとする課題】従来のタイマ回路で
は、あらかじめそのタイマ時間がソフトウェアやハード
ウェアで設定されるが、このとき基準となるカウンタの
クロック信号発生源の周波数誤差のために、実際の製品
におけるタイマ時間とあらかじめ設定した設計値のタイ
マ時間とがずれるという避けられない問題が生じてい
た。その原因はおもにクロック発振源である発振子を含
む発振回路の回路素子の製造上のばらつきで、抵抗成分
・容量性負荷などの電気的特性が製品毎にばらつくため
であり、したがって、実製品上でのばらつきを考慮して
高精度のタイマ回路を構成することはきわめて困難であ
った。これを解決するためには高価な精度の高い部品を
使用する方法しかなかった。本発明の目的は上記問題を
解決するもので、高価な部品を使用することなく高精度
なタイマ信号を出力できるタイマ回路を提供することに
ある。
は、あらかじめそのタイマ時間がソフトウェアやハード
ウェアで設定されるが、このとき基準となるカウンタの
クロック信号発生源の周波数誤差のために、実際の製品
におけるタイマ時間とあらかじめ設定した設計値のタイ
マ時間とがずれるという避けられない問題が生じてい
た。その原因はおもにクロック発振源である発振子を含
む発振回路の回路素子の製造上のばらつきで、抵抗成分
・容量性負荷などの電気的特性が製品毎にばらつくため
であり、したがって、実製品上でのばらつきを考慮して
高精度のタイマ回路を構成することはきわめて困難であ
った。これを解決するためには高価な精度の高い部品を
使用する方法しかなかった。本発明の目的は上記問題を
解決するもので、高価な部品を使用することなく高精度
なタイマ信号を出力できるタイマ回路を提供することに
ある。
【０００６】
【課題を解決するための手段】前記目的を達成するため
に本発明によるタイマ回路は一定周期毎に入力される基
準クロックを計数するカウンタと、任意の値を格納する
レジスタと、前記カウンタの現在の計数値を前記レジス
タの値を比較するコンパレータと、前記コンパレータの
出力によって前記カウンタの計数値を初期化する手段を
備えたタイマ回路において、前記基準クロックより大き
い一定周期のパルス信号を入力するための入力回路と、
前記入力回路から入力された一定周期パルス信号をトリ
ガ信号として前記カウンタの現在の計数値を前記レジス
タに転送する手段とを備えて構成されている。また、本
発明は上記構成に加えて前記レジスタの内容を格納する
記憶部と、所定の条件で前記レジスタの内容を書き込み
・読み出しを行う手段を備えて構成されている。さらに
本発明は上記構成に加えて前記カウンタの計数値を前記
レジスタに転送する場合、前記カウンタの計数値を複数
回加算して平均した値を前記レジスタに転送するように
構成されている。
に本発明によるタイマ回路は一定周期毎に入力される基
準クロックを計数するカウンタと、任意の値を格納する
レジスタと、前記カウンタの現在の計数値を前記レジス
タの値を比較するコンパレータと、前記コンパレータの
出力によって前記カウンタの計数値を初期化する手段を
備えたタイマ回路において、前記基準クロックより大き
い一定周期のパルス信号を入力するための入力回路と、
前記入力回路から入力された一定周期パルス信号をトリ
ガ信号として前記カウンタの現在の計数値を前記レジス
タに転送する手段とを備えて構成されている。また、本
発明は上記構成に加えて前記レジスタの内容を格納する
記憶部と、所定の条件で前記レジスタの内容を書き込み
・読み出しを行う手段を備えて構成されている。さらに
本発明は上記構成に加えて前記カウンタの計数値を前記
レジスタに転送する場合、前記カウンタの計数値を複数
回加算して平均した値を前記レジスタに転送するように
構成されている。
【０００７】
【実施例】以下、図面を参照して本発明をさらに詳しく
説明する。図１は本発明によるタイマ回路の第１の実施
例を示す回路ブロック図である。この回路は集積回路内
に内蔵された回路である。図において、入力端子１はタ
イマの時間の設定中（タイマ時間設定モード）か、通常
のタイマ動作中（通常動作モード）かを選択する端子で
ある。また、入力端子３はタイマに設定したい時間の一
定周期の基準パルス信号を入力する端子である。キャプ
チャ制御回路５はカウンタ１０の現在値を取り出す（キ
ャプチャ）タイミング信号を出力し、コンペアレジスタ
６はそれに応じた現在値を格納する。
説明する。図１は本発明によるタイマ回路の第１の実施
例を示す回路ブロック図である。この回路は集積回路内
に内蔵された回路である。図において、入力端子１はタ
イマの時間の設定中（タイマ時間設定モード）か、通常
のタイマ動作中（通常動作モード）かを選択する端子で
ある。また、入力端子３はタイマに設定したい時間の一
定周期の基準パルス信号を入力する端子である。キャプ
チャ制御回路５はカウンタ１０の現在値を取り出す（キ
ャプチャ）タイミング信号を出力し、コンペアレジスタ
６はそれに応じた現在値を格納する。
【０００８】本実施例ではカウンタのキャプチャタイミ
ングを入力端子３からの基準パルス信号の立ち上がりエ
ッジとしている。なお、セレクタ１１はカウンタ１０を
初期化するタイミングをカウンタ１０のキャプチャタイ
ミング、またはコンパレータ７の一致信号のどちらか一
方を選択する回路である。
ングを入力端子３からの基準パルス信号の立ち上がりエ
ッジとしている。なお、セレクタ１１はカウンタ１０を
初期化するタイミングをカウンタ１０のキャプチャタイ
ミング、またはコンパレータ７の一致信号のどちらか一
方を選択する回路である。
【０００９】つぎに本実施例の動作について説明する。
まず、カウンタ１０はプリスケーラから出力されるクロ
ック数の計数を行うが、入力端子１からの信号でタイマ
時間設定モードが選択されているときは、入力端子３か
らの一定周期の高精度の基準パルス信号の立ち上がりエ
ッジ、すなわちキャプチャタイミングでカウンタ１０の
現在値がキャプチャされてコンペアレジスタ６に格納さ
れる。また、同じくキャプチャタイミングでセレクタ１
１を経てカウンタ１０へクリア信号が送られ、カウンタ
１０が初期化され新たに零より計数が開始される。図２
にこのときの動作波形を示してある。
まず、カウンタ１０はプリスケーラから出力されるクロ
ック数の計数を行うが、入力端子１からの信号でタイマ
時間設定モードが選択されているときは、入力端子３か
らの一定周期の高精度の基準パルス信号の立ち上がりエ
ッジ、すなわちキャプチャタイミングでカウンタ１０の
現在値がキャプチャされてコンペアレジスタ６に格納さ
れる。また、同じくキャプチャタイミングでセレクタ１
１を経てカウンタ１０へクリア信号が送られ、カウンタ
１０が初期化され新たに零より計数が開始される。図２
にこのときの動作波形を示してある。
【００１０】コンペアレジスタに格納される値は入力端
子３から入力される基準パルス信号の周期をプリスケー
ラから出力されるクロック周期で割ったものになる。つ
ぎに入力信号１の信号が変化して通常動作モードが選択
されると、入力端子３の信号に関係なく、カウンタ１０
がプリスケーラ９から出力されるクロック数を計数し、
コンペアレジスタ６に格納されている値に達したとき、
コンパレータ７は一致信号を出力し、タイマ出力として
内部トリガ信号を出力する。また、一致信号はセレクタ
１１を経てカウンタ１０をクリアする。
子３から入力される基準パルス信号の周期をプリスケー
ラから出力されるクロック周期で割ったものになる。つ
ぎに入力信号１の信号が変化して通常動作モードが選択
されると、入力端子３の信号に関係なく、カウンタ１０
がプリスケーラ９から出力されるクロック数を計数し、
コンペアレジスタ６に格納されている値に達したとき、
コンパレータ７は一致信号を出力し、タイマ出力として
内部トリガ信号を出力する。また、一致信号はセレクタ
１１を経てカウンタ１０をクリアする。
【００１１】したがって、タイマ出力タイミングはカウ
ンタ１０のカウントクロック周期にコンペアレジスタ６
に格納されていたものを乗じたものになり、基準パルス
信号の周期を再現することができる。なお、このときの
再現の性能はカウントクロックの周期とコンペアレジス
タ６とカウンタ１０のビット数で表されることになる。
ンタ１０のカウントクロック周期にコンペアレジスタ６
に格納されていたものを乗じたものになり、基準パルス
信号の周期を再現することができる。なお、このときの
再現の性能はカウントクロックの周期とコンペアレジス
タ６とカウンタ１０のビット数で表されることになる。
【００１２】図３は本発明によるタイマ回路の第２の実
施例を示す回路ブロック図てある。図３において、記憶
部２９はコンペアレジスタの内容を格納し、電源レベル
検出回路２８はタイマ回路全体の電圧低下を検出してコ
ンペアレジスタ２２の値を記憶部２９に転送を指令し、
また、電圧が通常動作レベルまで上昇すると、逆に記憶
部２９からコンペアレジスタ２２に転送を行うようにし
たものである。記憶部２９には通常、不揮発性メモリや
電源をバックアップしたメモリが使用される。他の部分
の構成は図１と基本的に変わるところはない。
施例を示す回路ブロック図てある。図３において、記憶
部２９はコンペアレジスタの内容を格納し、電源レベル
検出回路２８はタイマ回路全体の電圧低下を検出してコ
ンペアレジスタ２２の値を記憶部２９に転送を指令し、
また、電圧が通常動作レベルまで上昇すると、逆に記憶
部２９からコンペアレジスタ２２に転送を行うようにし
たものである。記憶部２９には通常、不揮発性メモリや
電源をバックアップしたメモリが使用される。他の部分
の構成は図１と基本的に変わるところはない。
【００１３】図５は本発明の第３の実施例を示す回路ブ
ロック図で、コンペアレジスタへの格納値を平均して求
める回路の例を示すブロック図である。点線で囲まれた
部分がそれを実現する回路部である。加算器３７はカウ
ンタ４１の現在値とラッチ・シフトレジスタ回路３６の
値を加算する。ラッチ・シフトレジスタ回路３６はキャ
プチャ制御回路３４からの信号に応じて加算結果をラッ
チやシフト動作を行う。
ロック図で、コンペアレジスタへの格納値を平均して求
める回路の例を示すブロック図である。点線で囲まれた
部分がそれを実現する回路部である。加算器３７はカウ
ンタ４１の現在値とラッチ・シフトレジスタ回路３６の
値を加算する。ラッチ・シフトレジスタ回路３６はキャ
プチャ制御回路３４からの信号に応じて加算結果をラッ
チやシフト動作を行う。
【００１４】入力端子３０からの信号でタイマ設定モー
ド選択された場合、キャプチャ制御回路３４は入力端子
３２から入力される基準パルス信号の立ち上がりエッジ
のタイミングで加算結果をラッチ・シフトレジスタ回路
３６でラッチさせ、これを２のべき乗回行い、その後、
ラッチ・シフトレジスタ回路３６内でシフト動作させて
加算回数の平均値を求め、その結果をコンペアレジスタ
３５に格納する。
ド選択された場合、キャプチャ制御回路３４は入力端子
３２から入力される基準パルス信号の立ち上がりエッジ
のタイミングで加算結果をラッチ・シフトレジスタ回路
３６でラッチさせ、これを２のべき乗回行い、その後、
ラッチ・シフトレジスタ回路３６内でシフト動作させて
加算回数の平均値を求め、その結果をコンペアレジスタ
３５に格納する。
【００１５】
【発明の効果】以上、説明したように本発明は製品組み
立て終了後に外部からタイマ用の基準パルスを入力する
ことによってタイマ時間を決定できるように構成されて
いるので、高価な高精度の回路素子を使用せずに、発振
子や発振回路の素子の製造上のばらつきによる抵抗成分
・容量性負荷などの電気的特性の製品毎のばらつきを考
慮することなく高精度のタイマ回路を実現できる。特に
長時間動作させ続ける時計回路や正確さが要求される生
産技術分野の制御回路用にきわめて有効である。
立て終了後に外部からタイマ用の基準パルスを入力する
ことによってタイマ時間を決定できるように構成されて
いるので、高価な高精度の回路素子を使用せずに、発振
子や発振回路の素子の製造上のばらつきによる抵抗成分
・容量性負荷などの電気的特性の製品毎のばらつきを考
慮することなく高精度のタイマ回路を実現できる。特に
長時間動作させ続ける時計回路や正確さが要求される生
産技術分野の制御回路用にきわめて有効である。
【００１６】また、タイマ時間をその製品の組み立て以
降に設定・変更できるので、製品の設計段階でタイマ時
間を決定する必要がなく、さらに開発途中での設計変更
等にも容易に対応できるという効果がある。製品の使用
中に起こる経年変化で回路素子の特性が変わった場合も
そのまま設定値を変えてタイマ時間を修正することがで
きるという効果がある。
降に設定・変更できるので、製品の設計段階でタイマ時
間を決定する必要がなく、さらに開発途中での設計変更
等にも容易に対応できるという効果がある。製品の使用
中に起こる経年変化で回路素子の特性が変わった場合も
そのまま設定値を変えてタイマ時間を修正することがで
きるという効果がある。
【図１】本発明によるタイマ回路の第１の実施例を示す
回路ブロック図である。
回路ブロック図である。
【図２】図１の回路のカウンタのキャプチャのタイミン
グチャートである。
グチャートである。
【図３】本発明によるタイマ回路の第２の実施例を示す
回路ブロック図である。
回路ブロック図である。
【図４】本発明の第３の実施例を示す回路ブロック図
で、レジスタへの格納値を平均して求める回路の例を示
す図である。
で、レジスタへの格納値を平均して求める回路の例を示
す図である。
【図５】従来のタイマ回路の一例を示す回路ブロック図
である。
である。
１，３，１７，１９，３０，３２…入力端子 ２，４，１８，２０，３１，３３…入力バッファ ５，２１，３４…キャプチャ制御回路 ６，１６，２２，３５…コンペアレジスタ ７，１５，２３，３８…コンパレータ ８，１２，２４，３９…発振回路 ９，１３，２５，４０…プリスケーラ １０，１４，２６，４１…カウンタ １１，２７，４２…セレクタ ２８…電源レベル検出回路 ２９…記憶部 ３６…ラッチ・シフトレジスタ回路 ３７…加算器
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平５−34474（ＪＰ，Ａ) 特開 平５−35362（ＪＰ，Ａ) 特開 平５−181562（ＪＰ，Ａ) 特開 平３−8005（ＪＰ，Ａ) 特開 昭57−67883（ＪＰ，Ａ) 実開 平２−63497（ＪＰ，Ｕ)
Claims (3)
- 【請求項１】 一定周期毎に入力される基準クロックを
計数するカウンタと、任意の値を格納するレジスタと、
前記カウンタの現在の計数値を前記レジスタの値を比較
するコンパレータと、前記コンパレータの出力によって
前記カウンタの計数値を初期化する手段を備えたタイマ
回路において、 前記基準クロックより大きい一定周期のパルス信号を入
力するための入力回路と、 前記入力回路から入力された一定周期パルス信号をトリ
ガ信号として前記カウンタの現在の計数値を前記レジス
タに転送する手段と、 を備えたことを特徴とするタイマ回路。 - 【請求項２】前記レジスタの内容を格納する記憶部と、 所定の条件で前記レジスタの内容を書き込み・読み出し
を行う手段を備えたことを特徴とする請求項１記載のタ
イマ回路。 - 【請求項３】前記カウンタの計数値を前記レジスタに転
送する場合、前記カウンタの計数値を複数回加算して平
均した値を前記レジスタに転送することを特徴とする請
求項１記載のタイマ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4070256A JP2723748B2 (ja) | 1992-02-19 | 1992-02-19 | タイマ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4070256A JP2723748B2 (ja) | 1992-02-19 | 1992-02-19 | タイマ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05233094A JPH05233094A (ja) | 1993-09-10 |
| JP2723748B2 true JP2723748B2 (ja) | 1998-03-09 |
Family
ID=13426293
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4070256A Expired - Lifetime JP2723748B2 (ja) | 1992-02-19 | 1992-02-19 | タイマ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2723748B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8897324B2 (en) * | 2012-02-01 | 2014-11-25 | Microchip Technology Incorporated | Timebase peripheral |
-
1992
- 1992-02-19 JP JP4070256A patent/JP2723748B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05233094A (ja) | 1993-09-10 |
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