DE19922805A1 - Taktsignalsynthetisierer - Google Patents
TaktsignalsynthetisiererInfo
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- 206010044565 Tremor Diseases 0.000 description 20
- 238000009825 accumulation Methods 0.000 description 13
- 238000010586 diagram Methods 0.000 description 8
- 230000000630 rising effect Effects 0.000 description 5
- 230000001360 synchronised effect Effects 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 3
- 230000001934 delay Effects 0.000 description 3
- 238000003786 synthesis reaction Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000011156 evaluation Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 230000002194 synthesizing effect Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 230000002596 correlated effect Effects 0.000 description 1
- 230000000875 corresponding effect Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000001902 propagating effect Effects 0.000 description 1
- 108090000623 proteins and genes Proteins 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
- 230000002123 temporal effect Effects 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
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- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
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- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
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- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
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Abstract
Die Erfindung betrifft einen Taktsignalsynthetisierer. In einem Taktsignalsynthetisierer auf der Grundlage einer Phasenregelschleife (DLL) (118), der die akkumulierten Zitter- und Referenztakt-Rauschprobleme von Schaltungen auf der Grundlage von VCOs überwindet, ist der VCO durch eine durch Differenzvariablen-Verzögerungselemente (101-110) gebildete mehrstufige Verzögerungsleitung ersetzt. Die Ausgangssignale der Verzögerungsstufen (101-110) werden in Differenz-XOR-Gatter (111-115) eingegeben. Die Ausgangssignale von den Differenz-XOR-Gattern (111-115) werden in ein Mehreingangs-Differenz-NOR-Gatter (116) eingegeben. Sowohl das Referenztakt- als auch das Verzögerungsleitungs-Ausgangssignal sind Eingangssignale in einen in einem DLL-Schleifen-Logikblock (118) enthaltenen Phasenkomparator, der die Differenzeingangssignale in Eintaktsignale umsetzt und eine Digitalschleife verwendet, um eine Proportionalsteuerung zum Korrigieren irgendwelcher erfaßter Phasenfehler zu erzeugen. Das Ausgangssignal der digitalen Schleifenlogik ist ein Vektor, der zum Steuern eines zum Spiegeln eines Steuerstroms für die Verzögerungsstufen (101-110) der Verzögerungsleitung genutzten Strom-Digital-Analog-Umsetzers (120) verwendet wird. Der Betrag des gespiegelten Stroms steuert die Verzögerung der Verzögerungsstufen (101-110). Der Frequenzmultiplikationsfaktor der Taktgeneratorschaltung kann durch Ändern der Anzahl der Verzögerungselemente in der gebildeten Verzögerungskette eingestellt werden. ...
Description
Die Erfindung betrifft einen Taktsignalsynthetisierer nach
dem Oberbegriff des Anspruchs 1.
Die Hochfrequenz-Taktsynthese wird typischerweise durch die
Verwendung einer Phasenregelschleife (PLL) zum Heraufmulti
plizieren eines Referenztaktsignals auf eine Frequenz, die
ein ganzzahliges Vielfaches der Referenzfrequenz ist, er
reicht. Dies erfolgt dadurch, daß in dem Rückkopplungsweg
der PLL ein Division-durch-N-Element angeordnet wird, wobei
N der gewünschte Multiplikationsfaktor ist. Um eine nicht
ganzzahlige Multiplikation der Referenztaktfrequenz zu
erreichen, kann am Eingang in den Phasenkomparator ein
Division-durch-M-Element angeordnet werden, das den Refe
renztakt durch M teilt. Auf diese Weise kann eine Frequenz
multiplikation mit einem Faktor N/M ausgeführt werden.
Die Taktsynthetisierer des Standes der Technik verwenden zum
Synthetisieren des Takts typischerweise einen spannungsge
steuerten Oszillator (VCO). Ein Phasenkomparator vergleicht
die Phase und die Frequenz des heruntergeteilten syntheti
sierten Takts mit dem Referenztakt, filtert den Pha
sen/Frequenz-Fehler und verwendet dieses Signal zum Einstel
len der VCO-Frequenz. Dies geschieht solange, bis die Fre
quenz und die Phase des geteilten VCO-Takts mit denen des
Referenztakts übereinstimmen. An dieser Stelle beträgt die
VCO-Taktfrequenz genau das N-fache der Referenztaktfrequenz
und ist zu ihr phasengleich.
Ein Merkmal eines Taktgenerators ist der Betrag des Zitterns
in dem synthetisierten Taktsignal. Wenn das Rauschen die
Momentanspannung über der Verzögerungsstufe ändert, können
Rauschquellen in einem integrierten Schaltungschip zu einer
Änderung der Verzögerung über den VCO-Stufen führen. Diffe
renzverzögerungsstufen können dieses Problem vermindern,
diese Quelle des Zitterns aber nicht vollständig beseitigen-.
Da ein VCO eine geschlossene Schleife von Verzögerungsstufen
ist, wird das über alle VCO-Stufen akkumulierte Zittern als
ein Eingangssignal in den VCO verwendet. Dies bewirkt eine
weitere Akkumulation des Zitterns, wobei gezeigt wurde, daß
sich das Taktzittern dadurch um einen Faktor von 10 bis 100
gegenüber einer sich über eine offene Verzögerungskette
ausbreitenden Taktflanke erhöht. Falls das am Ausgang einer
offenen Verzögerungsleitung beobachtete Flankenzittern z. B.
gleich 10 ps (Pikosekunden) beträgt, würde sich die Verzöge
rung beim Schließen der Verzögerungsleitung (dem Bilden
eines VCO) um einen Faktor von 10 bis 100 erhöhen. Der
Akkumulationsfaktor fällt mit steigender Bandbreite der
Schleife. Eine Nebenwirkung dieser Akkumulation des Zitterns
ist das Niederfrequenzzittern in dem VCO, das dazu führt,
daß das synthetisierte Taktsignal durch eine Niederfrequenz-
Sinuswelle einer in der Nähe der PLL-Bandbreite liegenden
Frequenz frequenzmoduliert wird.
Eine weitere Quelle des Zitterns in dem synthetisierten
Taktsignal ist das über das Referenztaktsignal selbst einge
führte Zittern. Selbst mit einem idealen Referenztakt ver
wendet die PLL eine gepufferte Version dieses Takts, wobei
die Verzögerung über den Puffer durch das Substratrauschen
moduliert werden kann.
Diese zwei Quellen des Zitterns, das VCO-Rauschen und das
Referenztaktrauschen, führen zu einer konkurrierenden Abwä
gung zwischen einer niedrigen und einer hohen Schleifenband
breite. Eine schmalbandige PLL filtert das Referenztaktrau
schen heraus, ergibt aber einen höheren Zitterakkumulations
faktor in dem VCO. Eine breitbandige PLL verringert die
Zitterakkumulation, ermöglicht aber, zu dem Taktzittern mehr
Referenztaktrauschen hinzuzufügen. Eine weitere Nebenwirkung
einer sehr breiten Schleifenbandbreite ist eine Schleifen
übertragungsfunktion mit einer schlecht unterdämpften Ant
wort. Praktisch gesehen beträgt der Zitterakkumulationsfak
tor wenigstens etwa 10.
Ein weiteres Problem bei Taktsynthetisierern auf der Grund
lage von VCOs besteht darin, daß der VCO-Zitterakkumulati
onsfaktor proportional zu dem Multiplikationsfaktor ist.
Dies liegt daran, daß eine Division durch N in dem Rückkopp
lungsweg bewirkt, daß der VCO nur in jedem N-ten VCO-Zyklus
korrigiert wird. Dies führt zu einer Verengung der
PLL-Bandbreite.
Aufgabe der Erfindung ist es, einen Taktsignalsynthetisierer
nach dem Oberbegriff des Anspruchs 1 zu schaffen, dessen
Frequenz ein Vielfaches einer Referenztaktfrequenz ist und
der nicht die Zitter- und Rauschprobleme vorhandener Schal
tungen, die auf VCOs basieren, besitzt.
Diese Aufgabe wird entsprechend dem kennzeichnenden Teil des
Anspruchs 1 gelöst.
Die Erfindung ist auf einen Taktsignalsynthetisierer auf der
Grundlage einer Verzögerungsregelschleife (DLL) gerichtet,
der die akkumulierten Zitter- und Referenztakt-Rauschpro
bleme von Schaltungen auf der Grundlage von VCOs vermeidet.
Der VCO wird durch eine von Differenzvariablen-Verzögerungs
elementen gebildete mehrstufige Verzögerungsleitung ersetzt.
Die Ausgangssignale der Verzögerungsstufen werden in Diffe
renz-XOR-Gatter eingegeben. Die Ausgangssignale der Diffe
renz-XOR-Gatter werden in ein Mehreingangs-Differenz-NOR-Gatter
eingegeben. Sowohl das Ausgangssignal des Referenz
takts als auch dasjenige der Verzögerungsleitung- werden in
einen in einem DLL-Schleifen-Logikblock enthaltenen Phasen
komparator eingegeben, der die Differenzeingangssignale in
Eintaktsignale umsetzt und eine Digitalschleife zum Erzeugen
einer Proportionalsteuerung zum Korrigieren irgendwelcher
erfaßter Phasenfehler verwendet. Das Ausgangssignal der
digitalen Schleifenlogik ist ein Vektor, der zum Steuern
eines Strom-Digital-Analog-Umsetzers verwendet wird, der
einen Steuerstrom für die Verzögerungsstufen der Verzöge
rungsleitung spiegelt. Der Betrag des gespiegelten Stroms
steuert die Verzögerung der Verzögerungsstufen. Der Fre
quenzmultiplikationsfaktor der Taktgeneratorschaltung kann
durch Ändern der Anzahl der Verzögerungselemente in der
Verzögerungskette eingestellt werden. Die Periode des syn
thetisierten Taktsignals ist proportional zur Anzahl der
Verzögerungselemente.
Somit führt der Taktsignalsynthetisierer gemäß der Erfindung
zu einer Anzahl von Vorteilen gegenüber herkömmlichen Takt
generatoren auf der Grundlage von VCOs. Zunächst gibt es
wegen des fehlenden VCOs keine Zitterakkumulation. Somit
kann die Schleife schmalbandig und in der Weise optimiert
sein, daß sie das Rauschen aus dem Referenztakt herausfil
tert. Zweitens enthält der synthetisierte Takt kein Nieder
frequenzzittern. Da kein Zittern akkumuliert wird, ist
drittens das Gesamt zittern in dem synthetisierten Taktsignal
um einen Faktor 10 bis 100 geringer als das eines VCO-Syn
thetisierers. Außerdem enthält die Schleifenübertragungs
funktion einen Pol weniger (der VCO fügt als ein idealer
Integrator einen Pol hinzu). Da der Zitterakkumulationsfak
tor immer gleich eins ist, ist die Zitterakkumulation außer
dem nicht proportional zu dem Multiplikationsfaktor.
Weitere Ausgestaltungen der Erfindung sind der nachfolgenden
Beschreibung und dem Unteranspruch zu entnehmen.
Die Erfindung wird nachstehend anhand eines in den beigefüg
ten Abbildungen dargestellten Ausführungsbeispiels näher
erläutert.
Fig. 1 ist ein Blockschaltplan, der eine Taktsynthetisie
rerschaltung auf der Grundlage einer DLL zeigt.
Fig. 2 ist ein Zeitablaufplan, der die Signalformen und die
relativen Zeiten der Ausgangssignale der Verzöge
rungsstufen und des abschließenden synthetisierten
Takts für eine Synthetisiererschaltung auf der
Grundlage einer DLL zeigt.
Fig. 3 ist ein Blockschaltplan zum Realisieren eines
250 MHz-Taktgeneratormoduls (CGM) und außerdem zum
Erzeugen von 12 Phasen dieses 250 MHz-Takts in einem
Phasengeneratormodul (PGM).
Fig. 4 ist ein Blockschaltplan, der die dll_digital-Module
214 und 224 nach Fig. 3 zeigt.
Fig. 5 ist ein Stromlaufplan, der das cgm_dl-Modul nach
Fig. 3 ausführlicher zeigt.
Fig. 6 ist eine simulierte Oszilloskopspur, die die zeitli
chen Signalformen für Taktsignale mit einer von 50%
verschiedenen Hoch-Zeit zeigt.
Fig. 7 ist ein Stromlaufplan, der das pgm_dl-Modul nach
Fig. 3 ausführlicher zeigt.
Die nachfolgende Beschreibung erfolgt im Kontext eines zum
Synthetisieren eines 250 MHz-Taktsignals verwendeten 25 MHz-
Referenztakts.
Bei der in Fig. 1 gezeigten, auf einer DLL beruhenden
Taktsynthetisiererschaltung 100 ist der in anderen
Taktsynthetisierungsschaltungen zu findende VCO durch eine
von den Differenzvariablen-Verzögerungselementen 101 bis 110
gebildete mehrstufige Verzögerungsleitung (in diesem Fall 10
Stufen) ersetzt. Wie in Fig. 1 gezeigt ist, werden die zwei
Ausgangssignale jedes aufeinanderfolgenden Paars in der
Folge der Verzögerungsstufen 101 bis 110 in entsprechende
Differenz-XOR-Gatter 111-115 eingegeben. Die Ausgangssignale
von den Differenz-XOR-Gattern 111-115 werden in ein
Fünfeingangs-Differenz-NOR-Gatter 116 eingegeben. Das (in
Fig. 1 mit "RCLK" bezeichnete) Referenztaktsignal und das
Verzögerungsleitungs-Ausgangssignal D_OUT sind die
Eingangssignale in den Phasenkomparator des DLL-Schleifen-Logik
blocks 118, der die Differenzeingangssignale in Ein
taktsignale umsetzt und eine Digitalschleife zum Erzeugen
einer Proportionalsteuerung zum Korrigieren irgendwelcher
erfaßter Phasenfehler verwendet. Das Ausgangssignal 117 des
Digitalschleifen-Logikblocks 118 ist ein zum Steuern des
Strom-Digital-Analog-Umsetzers (DAC) 120 verwendeter 12 Bit-
Vektor, der zum Spiegeln eines Steuerstroms für die Verzöge
rungsstufen 101-110 der Verzögerungsleitung verwendet wird,
wobei der Betrag des Stroms die Größe der Verzögerung in
jeder Stufe steuert.
Die folgende Beschreibung in der Hardware-Beschreibungsspra
che zeigt die Erzeugung des 250 MHz-Takts von der Verzöge
rungsleitung. Die Bezeichnungen der Signale gehen aus dem
Zeitablaufplan nach Fig. 2 hervor.
Wenn die obenbeschriebene Verzögerungsschleife synchroni
siert ist, beträgt die Verzögerung über die Verzögerungslei
tung genau 40 ns, wobei die Verzögerung über jedes Verzöge
rungselement genau 4 ns beträgt. Das Ausgangssignal des
NOR-Gatters 116 ist ein Differenz-250 MHz-Takt. Die Verzögerung
über die XOR-Gatter 101-110 und über das NOR-Gatter 116 kann
unter 1 ns gehalten werden. Somit erhöht dies das Gesamtzit
tern um maximal 25%, da der Großteil des Zitterns von der
von dem Stromversorgungsrauschen herrührenden Veränderung
der Verzögerung bewirkt wird.
Das 250 MHz-Differenz-Taktsignal 119 besitzt somit ein
Zittern von 1,25.X ps, wobei X der Betrag des Zitterns
ist, der über das Stromversorgungsrauschen durch die Verzö
gerungsmodulation der Verzögerungsleitung eingeführt wird.
Zum Vergleich hätte ein PLL-Taktsynthetisierer unter Verwen
dung eines VCOs mit einer Schleifenbandbreite derart, daß
der Zitterakkumulationsfaktor 30 beträgt, ein Zittern von
30.X ps.
Falls mehrere Phasen des synthetisierten Takts erforderlich
sind, kann eine zweite N-Stufen-DLL zum Erzeugen von 2.N
Phasen aus dem Takt verwendet werden. Zum Beispiel werden
die Verzögerungsstufen 122-124 in Fig. 1 unter Verwendung
der DLL-Schleifenlogik 126 und des DAC 128 in der Weise
eingestellt, daß die Verzögerung von einer steigenden Flanke
zur nächsten genau 4 ns beträgt, wobei diese Schaltungen
völlig gleich zu der DLL-Schleifenlogik 118 und zu dem DAC
120 sein können. Die aus den Verzögerungsstufen 122-124
gebildete Verzögerungsleitung gibt 6 gleichmäßig um 667 ps
beabstandete Phasen eines 250 MHz-Taktsignals aus. Die DLL
der zweiten Stufe fügt weiteres Zittern hinzu. Falls (was
eine pessimistische Annahme ist) ein korreliertes Rauschen
in beiden Verzögerungsleitungen angenommen wird, beträgt das
Gesamtzittern 1,25.2 X ps oder 2,5.X ps. Es wird
angemerkt, daß der Faktor 2,5 immer-noch um einiges besser
als der Faktor 30 für den PLL-Synthetisierer ist.
Ein weiterer Vorteil besteht darin, daß das Erreichen des
Akkumulationsfaktors von 30 eine PLL mit einer mittleren
Bandbreite erforderte, was einen Kompromiß zwischen dem
Zurückweisen des hochfrequenten Rauschens in dem
Referenztakt und dem Verringern des Akkumulationsfaktors
darstellt. Da der DLL-Taktsynthetisierer der Erfindung mit
einer äußerst schmalen Bandbreite betrieben werden kann,
wird die durch das Phasenrauschen in dem Referenztakt hinzu
kommende Taktzitterkomponente verringert.
Der Frequenzmultiplikationsfaktor kann durch Ändern der
Anzahl der Verzögerungselemente in der durch die Verzöge
rungselemente 101-110 gebildeten Verzögerungskette einge
stellt werden. Die Periode des synthetisierten Takts ist
gleich RCLK N, wobei N die Anzahl der Verzögerungselemente
ist Zum Beispiel ergibt eine fünfstufige Verzögerungslei
tung eine Periode von 8 ns, während eine neunstufige eine
Periode von 4,444 ns ergibt.
Die folgende Beschreibung bezieht sich auf Fig. 3 und ist
auf die Realisierung eines 250 MHz-Taktgeneratormoduls 200
(CGM), auf die Erzeugung von zwölf Phasen dieses 250 MHz-Takts
in einem Phasengeneratormodul 202 (PGM) und außerdem
auf eine Realisierung, die einen Referenztakt mit einem
nichtidealen Austastzyklus verwenden kann, gerichtet. Es
wird eine Referenztaktfrequenz von 25 MHz angenommen.
Das Signal refclk 204 ist ein Referenztaktsignal, das in das
cgm_dl-Modul 206 eingegeben wird. Das cgm_dl-Modul 206 kann
sein Eingangssignal in Abhängigkeit von einem Signal
dac_adjust[7 : 0] 208 in der Weise verzögern, daß über die PVT
mit der richtigen dac_adjust-Einstellung vom Eingang zum
Ausgang eine Verzögerung vom Eingang zum Ausgang von 40 ns
erreicht werden kann. Das Ausgangssignal von dem cgm_dl-Modul
206 ist das Eingangssignal in ein Division-durch-2-Flip
flop 210.
Das Signal refclk 204 ist außerdem das CLK-Eingangssignal in
das Division-durch-2-Flipflop 212. Die Ausgangssignale der
zwei Division-durch-2-Flipflops (210 und 212) sind die
Eingangssignale in das dll_digital-Modul 214. Das
dll_digital-Modul 214 vergleicht die Phasen der zwei Divi
sion-durch-2-Flops und stellt das Signal dac_adjust[7 : 0] 208
solange ein, bis sie phasengleich sind. Wenn sie pha
sengleich sind, beträgt die Verzögerung über das cgm_dl-Modul
206 genau 40 ns.
In der zu beschreibenden Form enthält das cgm_dl-Modul 206
eine Verzögerungsleitung aus 20 Stufen mit einer variablen
Verzögerung, deren ungerade Ausgänge an den Eingang A eines
UND-Gatters angeschlossen sind, während ihre geraden Aus
gänge invertiert werden und an den B-Eingang eines
UND-Gatters angeschlossen sind. Die Ausgänge der zehn UND-Gatter
sind ODER-verknüpft und erzeugen das 250 MHz-Taktsignal.
Das 250 MHz-Taktsignal clk250m 216 wird dem pgm_dl-Modul 218
als ein Eingangssignal zugeführt. Das pgm_dl-Modul 218 kann
sein Eingangssignal in Abhängigkeit von dem dac_adjust[7 : 0]-Signal
226 in der Weise verzögern, daß mit der richtigen
dac_adjust-Einstellung über die PVT eine Verzögerung vom
Eingang zum Ausgang von 4 ns erhalten werden kann. Das
Ausgangssignal des pgm_dl-Moduls 218 ist das Eingangssignal
in ein Division-durch-2-Flipflop 220. Das Taktsignal 216 ist
außerdem das CLK-Eingangssignal in das Division-durch-2-Flip
flop 222. Die Ausgangssignale der zwei Division-durch-2-Flip
flops (220 und 222) sind die Eingangssignale in das
dll_digital-Modul 224. Das dll_digital-Modul 224 vergleicht
die Phasen der zwei Division-durch-2-Flipflops und stellt
das Signal dac_adjust[7 : 0] 226 solange ein, bis sie pha
sengleich sind. Wenn sie phasengleich sind, beträgt die
Verzögerung über das pgm_dl 218 genau 4 ns.
Das pgm_dl-Modul 218 enthält eine Verzögerungsleitung aus 12
Stufen mit einer variablen Verzögerung. Da die Gesamtverzö
gerung 4 ns beträgt, beträgt die Phasendifferenz zwischen
den Verzögerungsstufen 333 ps. Dies liefert die 12 Phasen
eines 250 MHz-Taktsignals als ein Ausgangssignal.
Es werden nun das dll_digital-Modul bzw. die dll_digital-
Module ausführlicher beschrieben. Fig. 4 zeigt die Elemente
der dll_digital-Module 214 und 224 ausführlicher. Der
dll_digital-Block 230 enthält einen Phasenkomparator 232,
der ein besonderes Flipflop mit einem symmetrischen Ein
stell- und Haltefenster von unter 50 ps umfaßt. Der Q- und
der QZ-Ausgang des Phasenkomparatorflops werden multiple
xiert. Wenn das Auswahlsignal des Multiplexers hoch ist,
erhält Q das Ausgangssignal "down", während QZ das Signal
"up" erhält. Wenn das Auswahlsignal tief ist, werden diese
gekippt. Das liegt daran, daß sowohl das nichtverzögerte
Signal als auch das Ausgangssignal der Verzögerungsleitung
vor der Eingabe in den Phasendetektor durch zwei geteilt
werden. Dies ergibt einen für den richtigen Betrieb der
Phasenauswerteschaltung erforderlichen Austastzyklus von
50%. Jedoch kann nicht sichergestellt werden, daß beide
Division-durch-2-Einrichtungen phasengleich zurücksetzen.
Somit macht sich die Phasenauswerteschaltung die Tatsache
zunutze, daß der DAC beim Zurücksetzen auf einen Wert zu
rücksetzt, der eine minimale Verzögerung ergibt, was einen
voreilenden Phasenfehler sicherstellt.
Falls der updn-Zähler 234 auf der vollen Zählung steht
(minimale Verzögerung) und das Ausgangssignal des Phasenkom
parators 232 "down" ist, haben die Division-durch-2-Einrich
tungen auf entgegengesetzte Phasen zurückgesetzt, wobei der
Anstieg der Schleife umgekehrt wird. Die Bedingung
updn_cntr-count == full && "down" wird auf der steigenden
Flanke des Takts abgetastet und bewirkt ein Umschalten des
Multiplexer-Auswahlsignals. Dies stellt nicht nur den rich
tigen Anstieg beim Einschalten sicher, sondern ist auch
selbstkorrigierend. Falls z. B. eine große Rauschspitze
bewirkt hat, daß das Flop den Zustand des Auswahlsignals auf
Umschalten hält und die führenden Fehler als nacheilend
behandelt werden, würde die Schleife bewirken, daß der updn-
Zähler auf volle Zählung geht, wobei die Bedingung
full_cnt && "down" erfaßt und der Anstieg der Schleife
korrigiert würde.
Das Signal "down" ist ein Eingangssignal in den Impulsgene
rator 236, der jedesmal, wenn auf der steigenden Flanke des
CLK-Eingangssignals in den Phasenkomparator 232 "down" als
wahr abgetastet wird, einen zu clk synchronen Impuls er
zeugt. Das Signal "up" ist das Eingangssignal in den Impuls
generator 238, der jedesmal, wenn auf der steigenden Flanke
des CLK-Eingangssignals in den Phasenkomparator 232 "up" als
wahr abgetastet wird, einen zu dem clk25 MHz synchronen
Impuls erzeugt. Das Ausgangssignal des Impulsgenerators 236
ist ein impulsdichtemodulierter Impulsstrom, dessen Impuls
dichte proportional zur Menge der Abtastwerte ist, bei denen
das cal_in-Eingangssignal in den Phasenkomparator 232 dem
ref_in-Eingangssignal nacheilt. Das Ausgangssignal des
Impulsgenerators 238 ist ein impulsdichtemodulierter Im
pulsstrom, bei dem die Impulsdichte proportional zur Menge
der Abtastwerte ist, bei denen das cal_in-Eingangssignal in
den Phasenkomparator 232 dem ref_in-Eingangssignal voreilt.
Der von dem Impulsgenerator 236 ausgegebene Impulsstrom wird
von dem Impulsstromdämpfer 240 gedämpft, während der von dem
Impulsgenerator 238 ausgegebene Impulsstrom von dem Im
pulsstromdämpfer 242 gedämpft wird.
Ein Impulsstromdämpfer ist ein Zähler, der die Eingangsim
pulse zählt und beim Zählen einer programmierbaren Anzahl
von Eingangsimpulsen einen Ausgangsimpuls erzeugt. Dies
ermöglicht das Programmieren des Betrags der Proportional
steuerung für die Schleife. Die Ausgangssignale der Im
pulsstromdämpfer 240 und 242 werden in den updn-Zähler 234
eingegeben. Dieser Zähler startet bei einer vollen Zählung
(minimale Verzögerung) und zählt in Abhängigkeit von den
Impulsausgangssignalen von den Impulsdämpfern aufwärts oder
abwärts. Ein von dem Impulsdämpfer 240 eingegebener Impuls
bewirkt, daß die Zählung um eins erhöht wird, während ein
von dem Impulsdämpfer 242 eingegebener Impuls bewirkt, daß
die Zählung um eins verringert wird. Das Ausgangssignal des
updn-Zählers wird zum Einstellen des Ausgangssignals eines
Strom-DACs zum Einstellen der Verzögerung mittels des Si
gnals dac_count[7 : 0] 244 verwendet. Die dll_digital-Schlei
fenlogik läuft von dem clk-Eingangssignal weg, wobei der
Voreil- und Nacheilfehler in den pulsegen-Blöcken mit diesem
Takt synchronisiert sind. Unten wird für den Betrieb des
dll_digital-Blocks nach Fig. 4 eine Beschreibung in der
Hardware -Beschreibungssprache gegeben.
Mit Bezug auf den Stromlaufplan nach Fig. 5 und auf den
Stromlaufplan nach Fig. 7 wird nun der Betrieb der in Fig. 3
gezeigten Module cgm_dl und pgm_dl ausführlicher beschrie
ben.
Mit Bezug auf Fig. 5 erzeugt ein 8 Bit-Strom-DAC 300 einen
Strom, dessen Größe durch das Signal dac_iselect[7 : 0], das
Ausgangssignal des updn_cntr der Schleife, bestimmt ist. Der
8 Bit-Strom-DAC 302 ist hartverdrahtet, um einen Gleichstrom
zum Einstellen des Arbeitspunkts zu erzeugen, den der DAC
300 hin- und herbewegt. Die Ausgangsströme werden addiert
und in den Stromspiegel 304 eingegeben, der über die Verzö
gerungsleitung 306 einen Strom zum Steuern der Verzögerung
erzeugt. Wie die folgende Beschreibung in der Mardware-
Beschreibungssprache zeigt, wird die Schaltlogik 308 zum
Synthetisieren eines 250 MHz-Takts von den Abgriffen der
Verzögerungsleitung verwendet:
Jede Inverter/UND-Gatter-Kombination in der Schaltlogik 308
wird zur Kantenerfassung der steigenden Kante des refclk-
Signals während der Ausbreitung über die Verzögerungsleitung
306 verwendet. Wenn die Schleife synchronisiert ist, über
brücken diese Flanken genau 40 ns, wobei sie in der Weise
kombiniert werden können, daß sie einen 250 MHz-Takt erzeu
gen. Die Signalformen nach Fig. 6 zeigen eine Taktsynthese
mit einer von 50% verschiedenen Hoch-Zeit, was zeigt, daß
dieses Verfahren sogar ohne einen idealen Austastzyklus
funktioniert.
Mit Bezug auf Fig. 7 erzeugt der 8 Bit-Strom-DAC 400 einen
Strom, dessen Betrag durch das dac_iselect[7 : 0], das Aus
gangssignal des updn_cntr der Schleife, bestimmt ist. Der
8 Bit-Strom-DAC 402 ist hartverdrahtet, um einen Gleichstrom
zum Einstellen des Arbeitspunkts zu erzeugen, den der DAC
400 hin- und herbewegt. Die Ausgangsströme werden addiert
und in den Stromspiegel 404 eingegeben, der einen Strom zum
Steuern der Verzögerung über die Verzögerungsleitung 406
liefert. Wenn die Verzögerung über die Verzögerungsleitung
406 genau 4 ns beträgt, ist jede der zwölf Phasen des syn
thetisierten Taktsignals gleichmäßig über einen Bereich von
4 ns beabstandet.
Claims (2)
1. Taktsignalsynthetisierer zum Erzeugen eines synthe
tisierten Taktsignals,
gekennzeichnet durch
eine mehrstufige Verzögerungsleitung, die mehrere Elemente (101- 110) mit variabler Verzögerung umfaßt, wovon jedes ein Ausgangssignal liefert;
mehrere Differenz-XOR-Gatter (111-115), die so angeordnet sind, daß die zwei Ausgangssignale jedes aufein anderfolgenden Paars von Verzögerungselementen in der mehr stufigen Verzögerungsleitung als Eingangssignale in ein entsprechendes Ditferenz-XOR-Gatter (111-115) eingegeben werden;
ein Mehrfacheingang-Differenz-NOR-Gatter (116), das in der Weise angeschlossen ist, daß es ein Ausgangssignal (clk1-clk5) von jedem Differenz-XOR-Gatter (111-115) emp fängt und das synthetisierte Taktsignal (clk250m) als Aus gangssignal liefert;
eine Phasenregelschleifen-Logikschaltungsanordnung (118), die ein Referenztaktsignal (Rclk) und das Ausgangs signal (D_OUT) eines letzten Verzögerungselements (110) in der mehrstufigen Verzögerungsleitung als Eingangssignale empfängt und einen Mehrbitvektor als Ausgangssignal liefert; und
einen Strom-Digital-Analog-Umsetzer (120), der den Mehrbitvektor als Eingangssignal empfängt und einen entspre chenden Steuerstrom für jedes Verzögerungselement (101-110) in der mehrstufigen Verzögerungsleitung in der Weise spie gelt, daß der Betrag des gespiegelten Stroms die Verzögerung der Verzögerungselemente (101-110) steuert.
eine mehrstufige Verzögerungsleitung, die mehrere Elemente (101- 110) mit variabler Verzögerung umfaßt, wovon jedes ein Ausgangssignal liefert;
mehrere Differenz-XOR-Gatter (111-115), die so angeordnet sind, daß die zwei Ausgangssignale jedes aufein anderfolgenden Paars von Verzögerungselementen in der mehr stufigen Verzögerungsleitung als Eingangssignale in ein entsprechendes Ditferenz-XOR-Gatter (111-115) eingegeben werden;
ein Mehrfacheingang-Differenz-NOR-Gatter (116), das in der Weise angeschlossen ist, daß es ein Ausgangssignal (clk1-clk5) von jedem Differenz-XOR-Gatter (111-115) emp fängt und das synthetisierte Taktsignal (clk250m) als Aus gangssignal liefert;
eine Phasenregelschleifen-Logikschaltungsanordnung (118), die ein Referenztaktsignal (Rclk) und das Ausgangs signal (D_OUT) eines letzten Verzögerungselements (110) in der mehrstufigen Verzögerungsleitung als Eingangssignale empfängt und einen Mehrbitvektor als Ausgangssignal liefert; und
einen Strom-Digital-Analog-Umsetzer (120), der den Mehrbitvektor als Eingangssignal empfängt und einen entspre chenden Steuerstrom für jedes Verzögerungselement (101-110) in der mehrstufigen Verzögerungsleitung in der Weise spie gelt, daß der Betrag des gespiegelten Stroms die Verzögerung der Verzögerungselemente (101-110) steuert.
2. Taktsignalsynthetisierer nach Anspruch 1, dadurch
gekennzeichnet, daß
die Periode des synthetisierten Taktsignals zur
Anzahl der in der mehrstufigen Verzögerungsleitung enthalte
nen Verzögerungselemente proportional ist.
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US09/080,623 US6037812A (en) | 1998-05-18 | 1998-05-18 | Delay locked loop (DLL) based clock synthesis |
Publications (2)
Publication Number | Publication Date |
---|---|
DE19922805A1 true DE19922805A1 (de) | 1999-11-25 |
DE19922805C2 DE19922805C2 (de) | 2002-01-17 |
Family
ID=22158551
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE19922805A Expired - Fee Related DE19922805C2 (de) | 1998-05-18 | 1999-05-18 | Taktsignalsynthetisierer |
Country Status (3)
Country | Link |
---|---|
US (1) | US6037812A (de) |
KR (1) | KR100331130B1 (de) |
DE (1) | DE19922805C2 (de) |
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-
1999
- 1999-05-08 KR KR1019990016458A patent/KR100331130B1/ko not_active IP Right Cessation
- 1999-05-18 DE DE19922805A patent/DE19922805C2/de not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
KR19990088138A (ko) | 1999-12-27 |
US6037812A (en) | 2000-03-14 |
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Legal Events
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---|---|---|---|
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D2 | Grant after examination | ||
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