DE102017111186B4 - Hybrid-Takt-Daten-Rückgewinnungsschaltung und Empfänger - Google Patents

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Abstract

Hybrid-Takt-Daten-Rückgewinnungsschaltung (100, 270), die umfasst:einen linearen Phasendetektor (110, 110a, 110b), der konfiguriert ist, ein zurückgewonnenes Datensignal (RDAT) zu erzeugen, indem er ein Eingangsdatensignal (IDAT) in Reaktion auf ein Taktsignal (CLK) abtastet, und Auf- und Ab-Signale (AUFAUF, AB) mit einer Pulsbreitendifferenz zu erzeugen, die linear proportional zu einer Phasendifferenz zwischen dem Eingangsdatensignal (IDAT) und dem Taktsignal (CLK) ist;einen Arbiter (120), der die durch den linearen Phasendetektor (110, 110a, 110b) erzeugten Auf- und Ab-Signale (AUF, ABAB) empfängt und in Reaktion darauf konfiguriert ist, basierend auf den Auf- und Ab-Signalen (AUF, AB) ein Zweipunkt-Auf-Signal (! !AUF) zu erzeugen, das anzeigt, dass eine Phase des Eingangsdatensignals (IDAT) einer Phase des Taktsignales (CLK) voreilt und ein Zweipunkt-Ab-Signal (!!AB), das anzeigt, dass die Phase des Taktsignals (CLK) der Phase des Eingangsdatensignals (IDAT) voreilt;einen digitalen Schleifenfilter (130), der konfiguriert ist, einen digitalen Steuercode (DCC) basierend auf dem von dem Arbiter (120) empfangenen Zweipunkt-Auf-Signal (!!AUF) und Zweipunkt-Ab-Signal (!!AB) zu erzeugen; undeinen digital gesteuerten Oszillator (140), der konfiguriert ist, eine Frequenz des Taktsignals (CLK) in Reaktion auf den digitalen Steuercode einzustellen und die Frequenz des Taktsignals (CLK) in Reaktion auf die Auf- und Ab-Signale (AUF, AB) anzupassen.

Description

  • QUERVERWEIS ZU VERWANDTEN ANMELDUNGEN
  • Diese non-provisional US-Anmeldung beansprucht den Vorteil der Priorität gemäß 35 U.S.C. § 119 von der koreanischen Patentanmeldung Nr. 10-2016-0159203 , die am 28. November 2016 beim koreanischen Amt für geistiges Eigentum (KIPO) eingereicht wurde und deren gesamter Inhalt hierin durch Verweis aufgenommen wird.
  • Technisches Feld
  • Exemplarische Ausführungsformen der vorliegenden erfinderischen Konzepte beziehen sich auf Halbleitervorrichtungen, insbesondere auf Hybrid-Takt-Daten-Rückgewinnungsschaltungen und Empfänger, die die Hybrid-Takt-Daten-Rückgewinnungsschaltungen enthalten.
  • Diskussion des Stand der Technik
  • In einem herkömmlichen Empfänger kann ein Eingangsdatensignal mit hoher Geschwindigkeit empfangen werden. Eine Analog-Takt-Daten-Rückgewinnungsvorrichtung (Clock Data Recovery = CDR) des Zweipunkttyps (engl.: bang-bang type), die einen Zweipunktphasendetektor enthält, wurde für Hochgeschwindigkeitsdatenverarbeitung verwendet. Allerdings weist die Analog-CDR eine große Schaltungsgröße auf, da die Analog-CDR einen analogen Schleifenfilter aufweist, welcher einen großformatigen Kondensator enthält. Eine Digital-CDR, welche einen digitalen Schleifenfilter enthält, hat sich gegenüber der Analog-CDR zunehmend durchgesetzt. Die Digital-CDR weist im Vergleich mit der Analog-CDR eine geringere Schaltungskomplexität und eine kleinere Schaltungsgröße auf. Allerdings verfügt die Digital-CDR nicht über einen linearen Betrieb. Im Ergebnis kann die Nichtlinearität der Digitalen-CDR eine Schwankungsleistung (Jitterleistung) oder eine Schwankungstoleranz (Jittertoleranz) einer Hybrid-Takt-Daten-Rückgewinnungsschaltung nachteilig beeinflussen.
  • Aus der Druckschrift US 2011 / 0 133 799 A1 ist eine Phasenregelkreiseinrichtung bekannt, die aufweist: einen Phasendetektor zum Detektieren einer Phasendifferenz; einen analogen Schleifenfilter zur analogen Schleifenfilterung; einen spannungsgesteuerten Oszillator (VCO) zum Generieren des VCO-Signals; einen Zeit-Digital-Wandler zum Konvertieren einer Zeitperiode in eine digitale Zahl; einen digitalen Schleifenfilter zur digitalen Filterung; einen Digital-Analog-Wandler zum Konvertieren eines digitalen Filterausgangssignals in ein analoges Signal; und ein Schaltmittel ansprechend auf ein erstes Steuersignal zum Konfigurieren der Phasenregelkreiseinrichtung in einer analogen Schleife, die den Phasendetektor, den analogen Schleifenfilter und den spannungsgesteuerten Oszillator aufweist, und ansprechend auf ein zweites Steuersignal zum Konfigurieren der Phasenregelkreiseinrichtung in einer hybriden Digital-Analog-Schleife, die den Phasendetektor, den Zeit-Digital-Wandler, den digitalen Schleifenfilter, den Digital-Analog-Wandler und den spannungsgesteuerter Oszillator aufweist.
  • Aus der Druckschrift US 8 570 082 B1 ist eine vollständig digitale Phasenregelschleife aufweisend einen steuerbaren Zeit-Digital-Wandler (TDC) mit mehreren variablen Verzögerungselementen bekannt. Der steuerbare TDC bestimmt eine Phasendifferenz zwischen einem Frequenzreferenzsignal und einem Lokaloszillatortaktsignal und erzeugt daraus einen Phasenfehler. Ein digital gesteuerter Oszillator (DCO) variiert eine Phase des lokalen Oszillatortaktsignals basierend auf dem Phasenfehler. Eine Kalibriereinheit bestimmt einen Effekt von Änderungen der PVT-Bedingungen (Prozess, Spannung und Temperatur) auf der Grundlage des Phasenfehlers und erzeugt ein TDC-Abstimmwort, welche eine Verzögerung einstellt, die durch eines oder mehrere der variablen Verzögerungselemente erzielt wird, um die Schwankungen der PVT-Bedingungen zu berücksichtigen.
  • Aus der Druckschrift US 2015/0288370 A1 ist eine Phasenregelkreisschaltung bekannt, die einen Ringoszillator und einen digitalen Pfad mit einem digitalen Phasendetektor enthält. Die Phasenregelkreisschaltung enthält ferner einen analogen Pfad, der einen linearen Phasendetektor enthält. Zusätzlich enthält die Phasenregelkreisschaltung einen Rückkopplungspfad, der einen Ausgang des Ringoszillators mit einem Eingang des digitalen Pfads und einem Eingang des analogen Pfads verbindet. Der digitale Pfad und der analoge Pfad sind parallele Pfade. Der digitale Pfad liefert ein digitales Abstimmsignal des Ringoszillators, der die Frequenz des Ringoszillators digital steuert. Der analoge Pfad liefert ein analoges Abstimmsignal für den Ringoszillator, der die Frequenz des Ringoszillators kontinuierlich steuert.
  • KURZFASSUNG
  • Einige exemplarische Ausführungsformen des erfinderischen Konzeptes liefern eine Hybrid-Takt-Daten-Rückgewinnungsschaltung mit einer verbesserten Jitterleistung oder Jittertoleranz, dadurch dass sie einen im Wesentlichen linearen Betrieb mit einer relativ geringen Schaltungskomplexität und kleiner Schaltungsgröße aufweisen.
  • Einige exemplarische Ausführungsformen des erfinderischen Konzepts liefern einen Empfänger, welcher eine Hybrid-Takt-Daten-Rückgewinnungsschaltung enthält, die eine verbesserte Jitterleistung oder Jittertoleranz aufweist, dadurch dass sie einen im Wesentlichen linearen Betrieb mit einer relativ geringen Schaltungskomplexität und kleiner Schaltungsgröße aufweist.
  • Gemäß exemplarischer Ausführungsformen des erfinderischen Konzepts enthält eine Hybrid-Takt-Daten-Rückgewinnungsschaltung einen linearen Phasendetektor, der konfiguriert ist, ein zurückgewonnenes Datensignal zu erzeugen, indem er ein Eingangsdatensignal in Reaktion auf ein Taktsignal abtastet, und Auf- und Ab-Signale mit einer Pulsbreitendifferenz, die linear proportional zu einer Phasendifferenz zwischen dem Eingangsdatensignal und dem Taktsignal ist, zu erzeugen, einen Arbiter, der die durch den linearen Phasendetektor erzeugten Auf- und Ab-Signale empfängt und in Reaktion darauf konfiguriert ist, basierend auf den Auf- und Ab-Signalen ein Zweipunkt-Auf-Signal, das anzeigt, dass eine Phase des Eingangsdatensignals einer Phase des Taktsignales voreilt, und ein Zweipunkt-Ab-Signal, das anzeigt, dass die Phase des Taktsignals der Phase des Eingangsdatensignals voreilt, zu erzeugen. Ein digitaler Schleifenfilter ist konfiguriert, basierend auf den Zweipunktregler-Auf-und-Ab-Signalen einen digitalen Steuercode zu erzeugen, und ein digital gesteuerter Oszillator ist konfiguriert, in Reaktion auf den digitalen Steuercode, eine Frequenz des Taktsignales zu bestimmen (d.h. eine Schwingungsfrequenz einzustellen), und die bestimmte Frequenz des Taktsignals in Reaktion auf die Auf- und Ab-Signale anzupassen.
  • Gemäß exemplarischer Ausführungsformen des erfinderischen Konzepts enthält ein Empfänger eine Hybrid-Takt-Daten-Rückgewinnungsschaltung, die konfiguriert ist, basierend auf einem durch einen Kommunikationskanal empfangenen Eingangsdatensignal, ein Taktsignal und ein zurückgewonnenes Datensignal zu erzeugen. Die Hybrid-Takt-Daten-Rückgewinnungsschaltung enthält einen linearen Phasendetektor, der konfiguriert ist, das zurückgewonnene Datensignal zu erzeugen, indem er das Eingangsdatensignal in Reaktion auf das Taktsignal abtastet, und Auf- und Ab-Signale mit einer Pulsbreitendifferenz zu erzeugen, die linear proportional zu einer Phasendifferenz zwischen dem Eingangsdatensignal und dem Taktsignal ist, einen Arbiter, der konfiguriert ist, ein Zweipunkt-Auf-Signal, das anzeigt, dass eine Phase des Eingangsdatensignals einer Phase des Taktsignals voreilt, und ein Zweipunkt-Ab-Signal, das anzeigt, dass die Phase des Taktsignals der Phase des Eingangstaktsignals voreilt, basierend auf den Auf- und Ab-Signalen zu erzeugen, einen digitalen Schleifenfilter, der konfiguriert ist, einen digitalen Steuercode basierend auf den Zweipunktregler-Auf-und-Ab-Signalen zu erzeugen, und einen digital gesteuerten Oszillator, der konfiguriert ist, eine Frequenz des Taktsignales in Reaktion auf den digitalen Steuercode einzustellen, und die Frequenz des Taktsignals in Reaktion auf die Auf- und Ab-Signale anzupassen.
  • Bei einer Ausführungsform des erfinderischen Konzepts kann eine Hybrid-Takt-Daten-Rückgewinnungsschaltung enthalten: einen linearen Phasendetektor, der konfiguriert ist, ein zurückgewonnenes Datensignal zu erzeugen, indem er ein Eingangsdatensignal in Reaktion auf ein Taktsignal abtastet, und Auf- und Ab-Signale mit einer Pulsbreitendifferenz zu erzeugen, die linear proportional zu einer Phasendifferenz zwischen dem Eingangsdatensignal und dem Taktsignal ist; einen Arbiter, der die Auf- und Ab-Signale entlang eines Integralpfads der Hybrid-Takt-Daten-Rückgewinnungsschaltung empfängt und der konfiguriert ist, ein Zweipunkt-Auf-Signal und ein Zweipunkt-Ab-Signal zu erzeugen; einen digitalen Schleifenfilter, der die Zweipunkt-Auf- und Zweipunkt-Ab-Signale von dem Arbiter entlang des Integralpfads empfängt und einen digitalen Steuercode erzeugt; einen digital gesteuerten Oszillator, der entlang des Integralpfads den digitalen Steuercode von dem digitalen Schleifenfilter empfängt und entlang eines Proportionalitätspfads die Auf- und Ab-Signale von dem linearen Phasendetektor empfängt und der digital gesteuerte Oszillator erzeugt ein angepasstes Taktsignal mit einer Frequenz, die an die Auf- und Ab-Signale von dem linearen Phasendetektor angepasst ist.
  • Bei einer Ausführungsform des erfinderischen Konzepts erzeugt der digital gesteuerte Oszillator das angepasste Taktsignal derart, dass es eine erhöhte Frequenz aufweist, wenn ein Wert des digitalen Steuercodes zunimmt, und er erzeugt das angepasste Taktsignal mit einer verringerten Frequenz, wenn der Wert des digitalen Steuercodes abnimmt.
  • Bei einer Ausführungsform des erfinderischen Konzepts erhöht der digital gesteuerte Oszillator eine Frequenz des Taktsignals von einer Standardfrequenz f0 um eine Integralpfadfrequenzeinheitsänderungsbetrag α, in Reaktion darauf, dass der digitale Steuercode um einen Einheitsbetrag erhöht wird.
  • Bei einer Ausführungsform des erfinderischen Konzepts erhöht der digital gesteuerte Oszillator die Frequenz des Taktsignals um einen Proportionalitätspfadfrequenzänderungsbetrag fBB, in Reaktion darauf, dass das Auf-Signal einen hohen Logikpegel und das Ab-Signal einen niedrigen Logikpegel aufweist.
  • Die Hybrid-Takt-Daten-Rückgewinnungsschaltung und der Empfänger gemäß des vorliegenden erfinderischen Konzeptes können eine relativ geringe Schaltungskomplexität und eine kleine Schaltungsgröße aufweisen, indem sie einen digitalen Integralpfad des Zweipunkttyps verwenden, und können, indem sie einen analogen Proportionalitätspfad des linearen Typs verwenden, einen linearen Betrieb aufweisen, der eine Jitterleistung oder eine Jittertoleranz verbessern kann.
  • Figurenliste
  • Erläuternde, nicht einschränkende exemplarische Ausführungsformen des erfinderischen Konzepts werden von einem Durchschnittsfachmann von der folgenden detaillierten Beschreibung in Kombination mit den begleitenden Zeichnungen verstanden werden, von denen:
    • 1 ein Blockdiagramm ist, das eine Hybrid-Takt-Daten-Rückgewinnungsschaltung gemäß exemplarischer Ausführungsformen des erfinderischen Konzepts illustriert;
    • 2 ein Blockdiagramm ist, das einen linearen Phasendetektor illustriert, der in einer Hybrid-Takt-Daten-Rückgewinnungsschaltung gemäß exemplarischer Ausführungsformen des erfinderischen Konzeptes enthalten ist;
    • 3 ein Blockdiagramm ist, das einen Arbiter illustriert, der in einer Hybrid-Takt-Daten-Rückgewinnungsschaltung gemäß exemplarischen Ausführungsformen des erfinderischen Konzepts enthalten ist;
    • 4 ein Zeitdiagramm ist, das einen Vorgang einer Hybrid-Takt-Daten-Rückgewinnungsschaltung gemäß exemplarischer Ausführungsformen des erfinderischen Konzeptes beschreibt;
    • 5 ein Blockdiagramm ist, das einen linearen Phasendetektor illustriert, der in einer Hybrid-Takt-Daten-Rückgewinnungsschaltung gemäß exemplarischer Ausführungsformen des erfinderischen Konzeptes enthalten ist;
    • 6 ein Zeitdiagramm ist, das einen Vorgang der Hybrid-Takt-Daten-Rückgewinnungsschaltung gemäß exemplarischer Ausführungsformen des erfinderischen Konzeptes beschreibt;
    • 7 ein Blockdiagramm ist, das einen digitalen Schleifenfilter illustriert, der in einer Hybrid-Takt-Daten-Rückgewinnungsschaltung gemäß exemplarischer Ausführungsformen des erfinderischen Konzeptes enthalten ist;
    • 8 ein Blockdiagramm ist, das einen digital gesteuerten Oszillator illustriert, der in einer Hybrid-Takt-Daten-Rückgewinnungsschaltung gemäß exemplarischer Ausführungsformen des erfinderischen Konzeptes enthalten ist;
    • 9 ein Blockdiagramm ist, das einen digital gesteuerten Oszillator illustriert, der in einer Hybrid-Takt-Daten-Rückgewinnungsschaltung gemäß exemplarischer Ausführungsformen des erfinderischen Konzepts enthalten ist;
    • 10 ein Blockdiagramm ist, das einen digital gesteuerten Oszillator illustriert, der in einer Hybrid-Takt-Daten-Rückgewinnungsschaltung gemäß exemplarischer Ausführungsformen des erfinderischen Konzeptes enthalten ist;
    • 11 ein Blockdiagramm ist, das einen digital gesteuerten Oszillator illustriert, der in einer Hybrid-Takt-Daten-Rückgewinnungsschaltung gemäß exemplarischer Ausführungsformen des erfinderischen Konzeptes enthalten ist;
    • 12 Taktsignale grafisch veranschaulicht, die durch eine herkömmliche Digital-Takt-Daten-Rückgewinnungsschaltung zurückgewonnen wurden, und Taktsignale, die von einer Hybrid-Takt-Daten-Rückgewinnungsschaltung gemäß exemplarischer Ausführungsformen des erfinderischen Konzepts zurückgewonnen wurden;
    • 13 eine Jitter-Übertragungsfunktion einer herkömmlichen Digital-Takt-Daten-Rückgewinnungsschaltung und eine Jitter-Übertragungsfunktion einer Hybrid-Takt-Daten-Rückgewinnungsschaltung gemäß exemplarischer Ausführungsformen des erfinderischen Konzeptes illustriert;
    • 14 die Eingangsjittertoleranzen über die Eingangsjitterfrequenzen einer herkömmlichen Digital-Takt-Daten-Rückgewinnungsschaltung und einer Hybrid-Takt-Daten-Rückgewinnungsschaltung gemäß exemplarischen Ausführungsformen des erfinderischen Konzepts illustriert;
    • 15 ein Blockdiagramm ist, das einen Sender und einen Empfänger, der eine Hybrid-Takt-Daten-Rückgewinnungsschaltung gemäß exemplarischer Ausführungsformen des erfinderischen Konzepts enthält, illustriert; und
    • 16A und 16B Flussdiagramme sind, die einen Vorgang einer Ausführungsform des erfinderischen Konzeptes illustrieren.
  • DETAILLIERTE BESCHREIBUNG
  • 1 ist ein Blockdiagramm, das eine Hybrid-Takt-Daten-Rückgewinnungsschaltung gemäß exemplarischer Ausführungsformen des erfinderischen Konzeptes illustriert.
  • Bezugnehmend auf 1 kann eine Hybrid-Takt-Daten-Rückgewinnungsschaltung 100 einen linearen Phasendetektor 110, einen Arbiter 120, einen digitalen Schleifenfilter 130 und einen digital gesteuerten Oszillator 140 enthalten. 1 zeigt auch einen Proportionalitätspfad 150 und einen Integralpfad 160.
  • Der lineare Phasendetektor 110 kann ein Eingangsdatensignal IDAT von einem externen Sender durch einen Kommunikationskanal empfangen und kann ein Taktsignal CLK, das in der Hybrid-Takt-Daten-Rückgewinnungsschaltung 100 erzeugt wird, empfangen. Der lineare Phasendetektor 110 kann ein zurückgewonnenes Datensignal RDAT erzeugen, indem er das Eingangsdatensignal IDAT in Reaktion auf das Taktsignal CLK abtastet. Bei einigen exemplarischen Ausführungsformen des erfinderischen Konzeptes kann der lineare Phasendetektor 110 das zurückgewonnene Datensignal RDAT erzeugen, zum Beispiel indem er das Eingangsdatensignal IDAT, welches mit einer ansteigenden Flanke des Taktsignales CLK zusammenfällt (d.h. bei einer ansteigenden Flanke des Taktsignales CLK auftritt), abtastet. Bei anderen exemplarischen Ausführungsformen kann der lineare Phasendetektor 110 das zurückgewonnene Datensignal RDAT erzeugen, indem er das Eingangsdatensignal IDAT, welches zum Beispiel mit einer fallenden Flanke des Taktsignales CLK zusammenfällt, abtastet.
  • Der lineare Phasendetektor 110 kann, basierend auf dem Eingangsdatensignal IDAT und dem Taktsignal CLK, ein Auf-Signal AUF und Ab-Signal AB erzeugen. Das Auf-Signal AUF und das Ab-Signal AB, die durch den linearen Phasendetektor 110 erzeugt werden, können eine Pulsbreitendifferenz aufweisen, die linear proportional zu einer Phasendifferenz zwischen dem Eingangsdatensignal IDAT und dem Taktsignal CLK ist.
  • Entsprechend kann, wenn die Phasendifferenz zwischen dem Eingangsdatensignal IDAT und dem Taktsignal CLK zunimmt, die Pulsbreitendifferenz zwischen dem Auf-Signal AUF und dem Ab-Signal AB, die durch den linearen Phasendetektor 110 erzeugt werden, gleichmäßig erhöht werden. Bei einigen exemplarischen Ausführungsformen des erfinderischen Konzepts können das Auf-Signal AUF und das Ab-Signal AB, welche durch den linearen Phasendetektor 110 erzeugt werden, derart ausgerichtet sein, dass die Auf- und Ab-Signale AUF und AB fallende Flanken aufweisen, die an den fallenden Flanken des Taktsignales CLK ausgerichtet sind, und somit können ansteigende Flanken der Auf- und Ab-Signale AUF und AB eine Phasendifferenz aufweisen, die der Phasendifferenz zwischen dem Eingangsdatensignal IDAT und dem Taktsignal CLK entspricht.
  • Bei anderen exemplarischen Ausführungsformen des erfinderischen Konzepts kann das Auf-Signal AUF und das Ab-Signal AB, welche durch den linearen Phasendetektor 110 erzeugt werden, derart ausgerichtet sein, dass die Auf- und Ab-Signale AUF und AB ansteigende Flanken aufweisen, die an den ansteigenden Flanken des Taktsignales CLK ausgerichtet sind, und somit können fallende Flanken der Auf- und Ab-Signale AUF und AB eine Phasendifferenz aufweisen, die der Phasendifferenz zwischen dem Eingangsdatensignal IDAT und dem Taktsignal CLK entspricht.
  • Zusätzlich zu dem oben Diskutierten bezogen auf die Ausrichtung der Auf- und Ab-Signale (AUF und AB) und des Taktsignals CLK an den ansteigenden Flanken oder den fallenden Flanken, können die Pulse des Auf-Signals AUF und des Ab-Signals AB mit ihrem Zentrum ausgerichtet werden. Ein Durchschnittsfachmann sollte verstehen und erkennen, dass das erfinderische Konzept nicht auf die oben beschriebenen Beispiele beschränkt ist, die AUF und AB Signale können auf verschiedene Weisen ausgerichtet werden, die im Geltungsbereich des erfinderischen Konzepts liegen.
  • Der Arbiter 120 kann ein Zweipunkt-Auf-Signal (!!AUF) und ein Zweipunkt-Ab-Signal (!!AB) erzeugen, basierend auf dem Auf-Signal AUF und dem Ab-Signal AB, welche von dem linearen Phasendetektor 110 empfangen werden. Das Zweipunkt-Auf-Signal !!AUF kann einen hohen Logikpegel aufweisen, der anzeigt, dass eine Phase des Eingangssignals IDAT einer Phase des Taktsignales CLK voreilt, und das Zweipunkt-Ab-Signal !!AB mit dem hohen Logikpegel kann anzeigen, dass die Phase des Taktsignales CLK der Phase des Eingangsdatensignals IDAT voreilt. Bei einigen exemplarischen Ausführungsformen kann ein Phasenvergleich zwischen dem Eingangsdatensignal IDAT und dem Taktsignal CLK durchgeführt werden, zwischen der ansteigenden Flanke des Taktsignales CLK und einem beliebigen Übergang (z.B. einer beliebigen von einer ansteigenden Flanke oder eine fallenden Flanke) des Eingangsdatensignals IDAT. Bei anderen exemplarischen Ausführungsformen kann der Phasenvergleich zwischen dem Eingangsdatensignal IDAT und dem Taktsignal CLK zwischen der fallenden Flanke des Datensignals CLK und einem beliebigem Übergang des Eingangsdatensignals IDAT durchgeführt werden. Der lineare Phasendetektor 110 und der Arbiter 120 können als ein Zweipunktphasendetektor dienen und sie können eine Schaltungsgröße aufweisen, die ähnlich der des Zweipunktphasendetektors ist.
  • Der digitale Schleifenfilter 130 kann einen digitalen Steuercode DCC erzeugen, indem er das Zweipunkt-Auf-Signal !!AUF und das Zweipunkt-Ab-Signal !!AB digital filtert. Bei einigen exemplarischen Ausführungsformen kann der digitale Schleifenfilter 130 den digitalen Steuercode DCC erzeugen, indem er die durch das Zweipunkt-Auf-Signal !!AUF und das Zweipunkt-Ab-Signal !!AB angezeigten Werte anhäuft, oder basierend auf den mit einem Verstärkungsfaktor multiplizierten Werten.
  • Der digital gesteuerte Oszillator 140 kann das Taktsignal CLK mit einer Frequenz erzeugen, die dem digitalen Steuercode DCC entspricht. Zum Beispiel kann der digital gesteuerte Oszillator 140 das Taktsignal CLK mit einer relativ hohen Frequenz erzeugen, wenn der digitale Steuercode DCC einen relativ hohen Wert aufweist, und kann das Taktsignal CLK mit einer relativ niedrigen Frequenz erzeugen, wenn der digitale Steuercode DCC einen relativ niedrigen Wert aufweist.
  • Zudem kann der digital gesteuerte Oszillator 140 die Frequenz des Taktsignales CLK in Reaktion auf das Auf-Signal AUF und das Ab-Signal AB, die von dem linearen Phasendetektor 110 empfangen werden, anpassen. Die Auf- und Ab-Signale können via dem Proportionalitätspfad 150 empfangen werden, wohingegen der digitale Steuercode DCC via dem Integralpfad 160 empfangen wird. Mit Bezug auf 1 kann der Integralpfad 160 den Arbiter, den digitalen Schleifenfilter und den digital gesteuerten Oszillator enthalten. Der Proportionalitätspfad 150, der in 1 gezeigt wird, kann den Pfad von dem linearen Phasendetektor 110 zu dem digital gesteuerten Oszillator 140 enthalten, in dem der Arbiter und der digitale Schleifenfilter nicht enthalten sind.
  • Der Integralpfad 160 kann Ausgangssignale von einem Zweipunktphasendetektor anhäufen, welche wie vorherig diskutiert wurde, durch den linearen Phasendetektor 110 und den Arbiter 120 bedient werden können. Bei einigen exemplarischen Ausführungsformen des erfinderischen Konzepts kann der digital gesteuerte Oszillator 140 die Frequenz des Taktsignales CLK erhöhen wenn das Auf-Signal AUF eine Pulsbreite aufweist, die breiter als die des Ab-Signals AB ist, und kann die Frequenz des Taktsignales verringern, wenn das Ab-Signal AB eine Pulsbreite aufweist, die breiter als die des Auf-Signals AUF ist. Der digital gesteuerte Oszillator 140 kann die Phase des Taktsignales CLK in einem linearen Verhältnis an die Phasendifferenz zwischen dem Eingangsdatensignal IDAT und dem Taktsignal CLK anpassen, indem er die Frequenz des Taktsignales CLK in Reaktion auf die Auf- und Ab-Signale AUF und AB anpasst. Zum Beispiel kann, um die Phase des Taktsignales CLK in einem linearen Verhältnis an die Phasendifferenz zwischen dem Eingangssignal IDAT und dem Taktsignal CLK anzupassen, der digital gesteuerte Oszillator 140 die Frequenz des Taktsignales CLK für eine Zeitdauer verändern, die der Pulsbreitendifferenz zwischen den Auf- und Ab-Signalen entspricht, welche linear proportional zu der Phasendifferenz zwischen dem Eingangsdatensignal IDAT und den Taktsignal CLK ist.
  • Wie oben beschrieben kann die Hybrid-Takt-Daten-Rückgewinnungsschaltung 100 gemäß exemplarischer Ausführungsformen des erfinderischen Konzepts einen Integralpfad 160 eines digitalen Zweipunkt-Typs aufweisen, der den Arbiter 120 dazu verwendet die Zweipunkt-Auf- und Zweipunkt-Ab-Signale ! !AUF und !!AB zu erzeugen, und den digitalen Schleifenfilter 130, und auch einen Proportionalitätspfad 150 eines analogen linearen Typs, der den linearen Phasendetektor 110 verwendet, welcher die Auf- und Ab-Signale AUF und AB mit der Pulsbreitendifferenz, die linear proportional zu der Phasendifferenz zwischen dem Eingangsdatensignal IDAT und dem Taktsignal CLK ist, erzeugt. Entsprechend kann die Hybrid-Takt-Daten-Rückgewinnungsschaltung 100 gemäß exemplarischer Ausführungsformen nicht nur, wie eine herkömmliche Digital-Takt-Daten-Rückgewinnungsschaltung des Zweipunkt-Typs, eine geringe Schaltungskomplexität und eine kleine Schaltungsgröße aufweisen, sondern auch die Linearität bezogen auf den Proportionalitätspfad 150, wodurch eine Jitterleistung oder eine Jittertoleranz der Hybrid-Takt-Daten-Rückgewinnungsschaltung 100 verbessert wird.
  • Um eine stabilere Schleife und eine höhere Toleranz bezüglich der in einem Eingangsdatensignal enthaltenen Jitter bereitzustellen, kann bei einer herkömmlichen Digital-Takt-Daten-Rückgewinnungsschaltung des Zweipunktreglertyps eine Erhöhung einer Frequenzbetrags eines Taktsignals sofort durch die Zweipunkt-Auf- und Ab-Signale verändert werden, oder eine Erhöhung eines Frequenzänderungsbetrags des Taktsignals durch einen Proportionalitätspfad. Bei der herkömmlichen Digital-Takt-Daten-Rückgewinnungsschaltung des Zweipunkt-Typs, nimmt allerdings, wenn die Veränderung in dem Betrag einer Frequenz des Taktsignals durch den Proportionalitätspfad erhöht wird, auch eine freie Frequenzfluktuation des Taktsignales zu, was zu einem Auftreten eines deterministischen Jitter führt. Entsprechend wird eine Jittertoleranz der Digital-Takt-Daten-Rückgewinnungsschaltung, oder insbesondere eine Hochfrequenz-Jittertoleranz verschlechtert.
  • Somit können, um die Linearität in einem der herkömmlichen Digital-Takt-Daten-Rückgewinnungsschaltung zugehörigen Vorgang zu haben, eine Technik, die einen linearen Phasendetektor und einen Analog-Digital-Wandler anstatt des Zweipunktphasendetektors verwendet, oder eine Technik, die eine Mehrzahl von Zweipunktphasendetektoren verwendet, etc., berücksichtigt werden. Diese Techniken können eine Geschwindigkeit des Vorgangs und eine Auflösung einschränken, können eine hohe Schaltungskomplexität aufweisen und können eine Schaltungsgröße und einen Leistungsverbrauch vergrößern, wegen einem Hinzufügen des Analog-Digital-Wandlers oder einer zusätzlichen Anzahl von Zweipunktphasendetektoren.
  • Allerdings kann die Hybrid-Takt-Daten-Rückgewinnungsschaltung 100 gemäß exemplarischer Ausführungsformen des vorliegenden erfinderischen Konzeptes via dem Proportionalitätspfad 150 eine analoge lineare Frequenzsteuerung auf dem Taktsignal CLK durchführen (d.h. wie in einer analogen Vorrichtung), indem der lineare Phasendetektor 110 verwendet wird, was einen im Wesentlichen linearen Vorgang bezogen auf den Proportionalitätspfad 150 ergibt. Entsprechend kann die Jitterleistung oder die Jittertoleranz der Hybrid-Takt-Daten-Rückgewinnungsschaltung 100 verbessert werden.
  • 2 ist ein Blockdiagramm, das ein Beispiel eines linearen Phasendetektors illustriert, der in einer Hybrid-Takt-Daten-Rückgewinnungsschaltung gemäß exemplarischer Ausführungsformen des erfinderischen Konzepts enthalten ist.
  • Bezugnehmend auf 2 kann ein linearer Phasendetektor 110a zum Beispiel einen ersten Flipflop lila, einen Verzögerer 112a, einen zweiten Flipflop 113a, einen dritten Flipflop 114a, ein erstes XOR-Gatter 115a und ein zweites XOR-Gatter 116a enthalten.
  • Genauer gesagt kann, bezogen auf den linearen Phasendetektor 110a, der erste Flipflop 111a einen Eingangsanschluss D enthalten, der ein Eingangsdatensignal IDAT empfängt, und einen Ausgangsanschluss Q enthalten, der mit einem Eingangsanschluss D des dritten Flipflop 114a und einem ersten Eingangsanschluss des zweiten XOR-Gatter 116a verbunden ist. Der erste Flipflop 111a kann das Eingangsdatensignal IDAT bei einer fallenden Flanke des Taktsignales CLK abtasten und ausgeben. Der lineare Phasendetektor 110a kann ein Ausgangssignal von dem ersten Flipflop 111a als ein zurückgewonnenes Datensignal RDAT ausgeben. Der Verzögerer 112a kann einen Eingangsanschluss enthalten, der das Eingangsdatensignal IDAT empfängt, und einen Ausgangsanschluss, der mit einem Eingangsanschluss D des zweiten Flipflop 113a und mit einem ersten Eingangsanschluss des ersten XOR-Gatter 115a verbunden ist. Der Verzögerer 112a kann das Bereitstellen des Eingangsdatensignals IDAT zu dem zweiten Flipflop 113a und dem ersten XOR-Gatter 115a verzögern. Bei einigen exemplarischen Ausführungsformen kann der Verzögerer 112a das Eingangsdatensignal IDAT um einen Bereich von etwa 0.5 Einheitsintervallen (Unit Intervall = UI) bis etwa 1.5 UI verzögern. Hierbei kann die UI einer Taktperiode des Taktsignales CLK mit einer Standardfrequenz entsprechen.
  • Der zweite Flipflop 113a kann einen Eingangsanschluss D, der mit dem Ausgangsanschluss des Verzögerers 112A verbunden ist, und einen Ausgangsanschluss Q, der mit dem zweiten Eingangsanschluss des ersten XOR-Gatter 115a verbunden ist, enthalten. Zudem kann der zweite Flipflop 113a ein Ausgangssignal des Verzögerers 112a bei einer ansteigenden Flanke des Taktsignals CLK abtasten und ausgeben. Der dritte Flipflop 114a kann den Eingangsanschluss D, der mit dem Ausgangsanschluss Q des ersten Flipflop 111a verbunden ist, und einen Ausgangsanschluss, der mit einem zweiten Eingangsanschluss des zweiten XOR-Gatter 116a verbunden ist, enthalten. Der dritte Flipflop 114a kann, bei der steigenden Flanke des Taktsignales CLK, das Ausgangssignal des ersten Flipflop 111a abtasten und zu dem zweiten XOR-Gatter 116a ausgeben.
  • Weiterhin auf 2 bezugnehmend kann das erste XOR-Gatter 115a den ersten Eingangsanschluss, der mit dem Ausgangsanschluss des Verzögerers 112a verbunden ist, den zweiten Anschluss, der mit dem Ausgangsanschluss Q des zweiten Flipflop 113a verbunden ist, und einen Ausgangsanschluss, der ein Auf-Signal AUF ausgibt, enthalten. Das erste XOR-Gatter 115a kann das Auf-Signal AUF erzeugen, indem es eine XOR-Verknüpfung auf dem Ausgangssignal des Verzögerers 112a und einem Ausgangssignal des zweiten Flipflop 113a durchführt. Das zweite XOR-Gatter 116a kann zum Beispiel den ersten Eingangsanschluss, der mit dem Ausgangsanschluss Q des ersten Flipflop 111a verbunden ist, den zweiten Eingangsanschluss, der mit dem Ausgangsanschluss Q des dritten Flipflop 114a verbunden ist, und einen Ausgangsanschluss, der ein Ab-Signal AB ausgibt, enthalten. Das zweite XOR-Gatter 116a kann das Ab-Signal AB erzeugen, indem eine XOR-Verknüpfung auf dem Ausgangssignal des ersten Flipflop lila und einem Ausgangssignal des dritten Flipflop 114a durchgeführt wird.
  • Der lineare Phasendetektor 110a aus 2 kann das zurückgewonnene Datensignal RDAT erzeugen, indem er das Eingangsdatensignal IDAT bei der fallenden Flanke des Taktsignals CLK abtastet. Ferner kann der lineare Phasendetektor 110a aus 2 die Auf- und Ab-Signale AUF und AB so erzeugen, dass die Auf- und Ab-Signale AUF und AB fallende Flanken aufweisen, die mit den fallenden Flanken des Taktsignales CLK zusammenfallen und ansteigende Flanken, von denen eine Phasendifferenz einer Phasendifferenz zwischen dem Eingangsdatensignal IDAT und dem Taktsignal CLK entspricht.
  • 3 ist ein Blockdiagramm, das ein Beispiel eines Arbiter illusteriert, der in einer Hybrid-Takt-Daten-Rückgewinnungsschaltung gemäß exemplarischer Ausführungsformen des erfinderischen Konzepts enthalten ist.
  • Bezugnehmend auf 3 kann ein Arbiter 120 erste bis vierte NAND-Gatter 122, 124, 126 und 128 enthalten.
  • Das erste NAND-Gatter 122 kann einen ersten Eingangsanschluss, der ein Auf-Signal AUF empfängt, einen zweiten Eingangsanschluss, der mit einem Ausgangsanschluss des zweiten NAND-Gatter 124 verbunden ist, und einen Ausgangsanschluss, der mit einem ersten Eingangsanschluss des dritten NAND-Gatter 126 verbunden ist, enthalten. Das erste NAND-Gatter 122 kann eine NAND-Verknüpfung auf dem Auf-Signal AUF und einem Ausgangssignal des zweiten NAND-Gatters 124 durchführen. Das zweite NAND-Gatter 124 kann einen ersten Eingangsanschluss, der ein Ab-Signal AB empfängt, einen zweiten Eingangsanschluss, der mit dem Ausgangsanschluss des ersten NAND-Gatter 122 verbunden ist, und den Ausgangsanschluss, der mit einem ersten Eingangsanschluss des vierten NAND-Gatter 128 verbunden ist, enthalten. Das zweite NAND-Gatter 124 kann eine NAND-Verknüpfung auf dem Ab-Signal AB und einem Ausgangssignal des ersten NAND-Gatters 122 durchführen.
  • Das dritte NAND-Gatter 126 kann den ersten Eingangsanschluss, der mit dem Ausgangsanschluss des erstens NAND-Gatter 122 verbunden ist, einen zweiten Eingangsanschluss, der mit einem Ausgangsanschluss des vierten NAND-Gatter 128 verbunden ist, und einen Ausgangsanschluss, der ein Zweipunkt-Auf-Signal !! AUF ausgibt, enthalten. Das dritte NAND-Gatter 126 kann das Zweipunkt-Auf-Signal !! AUF erzeugen, indem es eine NAND-Verknüpfung auf dem Ausgangssignal des ersten NAND-Gatters 122 und einem Ausgangssignal des vierten NAND-Gatters 128 durchführt. Das vierte NAND-Gatter 128 kann den ersten Eingangsanschluss, der mit dem Ausgangsanschluss des zweiten NAND-Gatters 124 verbunden ist, einen zweiten Eingangsanschluss, der mit dem Ausgangsanschluss des dritten NAND-Gatters 126 verbunden ist, und den Ausgangsanschluss, der ein Zweipunkt-Ab-Signal ! !AB ausgibt, enthalten. Das vierte NAND-Gatter 128 kann das Zweipunkt-Ab-Signal !!AB erzeugen, indem es eine NAND-Verknüpfung auf dem Ausgangssignal des zweiten NAND-Gatter 124 und einem Ausgangssignal des dritten NAND-Gatter 126 durchführt.
  • Der Arbiter 120 aus 3 kann das Zweipunkt-Auf-Signal ! !AUF mit einem hohen Logikpegel und das Zweipunkt-Ab-Signal !!AB mit einem niedrigen Logikpegel erzeugen, während das Auf-Signal AUF eine Pulsbreite aufweist, die breiter ist als die des Ab-Signals AB. Somit kann der Arbiter 120 das Zweipunkt-Auf-Signal !!AUF mit dem hohen Logikpegel und das Zweipunkt-Ab-Signal !!AB mit den niedrigen Logikpegel erzeugen, während eine Phase eines Eingangsdatensignals einer Phase eines Taktsignals voreilt. Ferner kann der Arbiter 120 aus 3 das Zweipunkt-Auf-Signal !!AUF mit dem niedrigen Logikpegel und das Zweipunkt-Ab-Signal !!AB mit dem hohen Logikpegel erzeugen, während das Ab-Signal AB eine Pulsbreite aufweist, die breiter als die des Auf-Signals AUF ist. Somit kann der Arbiter 120 das Zweipunkt-Auf-Signal !! AUF mit dem niedrigen Logikpegel und das Zweipunkt-Ab-Signal !!AB mit dem hohen Logikpegel erzeugen, während die Phase des Taktsignals der Phase des Eingangsdatensignals voreilt.
  • Bei einigen exemplarischen Ausführungsformen des erfinderischen Konzepts, in einem Fall, in dem die Auf- und Ab-Signale AUF und AB so ausgerichtet sind, dass die Auf- und Ab-Signale AUF und AB fallende Flanken aufweisen, die bei einer fallenden Flanke des Taktsignals auftreten (d.h. zusammenfallen mit), kann der Arbiter 1200 detektieren, welche von den ansteigenden Flanken der Auf- und Ab-Signale AUF und AB den anderen von den ansteigenden Flanken voreilt, kann das Zweipunkt-Auf-Signal ! !AUF mit dem hohen Logikpegel erzeugen, wenn die ansteigende Flanke des Auf-Signal AUF der ansteigende Flanke des Ab-Signals AB voreilt, und kann das Zweipunkt-Ab-Signal !!AB mit dem hohen Logikpegel erzeugen, wenn die ansteigende Flanke des Ab-Signal AB der ansteigende Flanke des Auf-Signals AUF voreilt.
  • Obwohl 3 ein Beispiel des Arbiter 120 illustriert, der zwei Flipflops (engl.: latch) oder die vier NAND-Gatter 122, 124, 126 und 128 enthält, ist der Arbiter 120 gemäß exemplarischer Ausführungsformen des erfinderischen Konzepts nicht auf das in 3 illustrierte Beispiel beschränkt und kann verschiedene Gestaltungen aufweisen. Zum Beispiel kann der Arbiter 120 mit vier NOR-Gattern implementiert sein.
  • 4 ist ein Zeitdiagramm, das einen Vorgang einer Hybrid-Takt-Daten-Rückgewinnungsschaltung gemäß exemplarischer Ausführungsformen beschreibt.
  • Bezugnehmend auf 1 bis 4, zu einem ersten Zeitpunkt T1 (4), wenn ein Eingangsdatensignal IDAT sich verändert (von niedrig nach hoch) bevor eine ansteigende Flanke eines Taktsignales CLK auftritt, kann ein linearer Phasendetektor 110 und 110a ein Auf-Signal AUF mit einer ansteigenden Flanke erzeugen. Ein Arbiter 120 kann ein Zweipunkt-Auf-Signal ! !AUF mit einer ansteigenden Flanke und ein Zweipunkt-Ab-Signal !!AB mit einem niedrigen Logikpegel in Reaktion auf das Auf-Signal AUF mit der ansteigenden Flanke und ein Ab-Signal AB mit einem niedrigen Logikpegel erzeugen. Ein digitaler Schleifenfilter 130 kann einen digitalen Steuercode DCC in Reaktion auf das Zweipunkt-Auf-Signal !!AUF mit einem hohen Logikpegel um einen Einheitsbetrag (z.B. um 1) vergrößern, und ein digital gesteuerter Oszillator 140 kann eine Frequenz CLK FREQ des Taktsignales CLK von einer Standardfrequenz f0 um einen Integralpfadfrequenzeinheitsänderungsbetrag α in Reaktion auf den um den Einheitsbetrag erhöhten digitalen Steuercode DCC erhöhen. Zudem kann der digital gesteuerte Oszillator 140 ferner die Frequenz CLK_FREQ des Taktsignales CLK um einen Proportionalitätspfadfrequenzänderungsbetrag fBB in Reaktion auf das Auf-Signal AUF mit dem hohen Logikpegel und das Ab-Signal AB mit dem niedrigen Logikpegel weiter erhöhen. Der Integralpfadfrequenzeinheitänderungsbetrag α und der Proportionalitätspfadfrequenzänderungsbetrag fBB können eingestellt oder für Anwendungen passend vorbestimmt werden gemäß exemplarischer Ausführungsformen des erfinderischen Konzepts.
  • Zu einem zweiten Zeitpunkt T2, wenn das Taktsignal CLK eine ansteigende Flanke aufweist, kann der lineare Phasendetektor 110 und 110a das Ab-Signal AB mit einer ansteigenden Flanke erzeugen. Der digital gesteuerte Oszillator 140 kann den Zuwachs (der dem Proportionalitätspfadfrequenzänderungsbetrag fBB entspricht) der Frequenz CLK FREQ des Taktsignales CLK rückbilden, oder kann die Frequenz CLK FREQ des Taktsignales CLK um den Proportionalitätspfadfrequenzänderungsbetrag fBB in Reaktion auf das Auf-Signal AUF mit dem hohem Logikpegel und das Ab-Signal AB mit dem hohen Logikpegel verringern. Zum Beispiel kann, in einem Fall, in dem das Ab-Signal AUF eine Pulsbreite aufweist, die breiter als die des Ab-Signals AB (T1 und T2) ist, der digital gesteuerte Oszillator 140 die Frequenz CLK FREQ des Taktsignales CLK um den Proportionalitätspfadfrequenzänderungsbetrag fBB für eine Zeitdauer (von T1 nach T2), die einer Pulsbreitendifferenz zwischen dem Auf-Signal AUF und dem Ab-Signal AB entspricht, erhöhen.
  • Weiterhin auf 4 bezugnehmend kann, bei einer fallenden Flanke des Taktsignales CLK, der lineare Phasendetektor 110 und 110a ein zurückgewonnenes Datensignal RDAT erzeugen, indem er das Eingangssignal IDAT abtastet. Ferner kann, bei der fallenden Flanke des Taktsignales CLK, der lineare Phasendetektor 110 und 110a das Auf-Signal AUF mit einer fallenden Flanke und das Ab-Signal AB mit einer fallenden Flanke erzeugen.
  • Zu einem dritten Zeitpunkt T3, wenn das Eingangsdatensignal IDAT sich verändert, kann der lineare Phasendetektor 110 und 110a ein Auf-Signal AUF mit einer ansteigenden Flanke erzeugen. Der Arbiter 120 kann das Zweipunkt-Auf-Signal !!AUF mit dem hohen Logikpegel und das Zweipunkt-Ab-Signal !!AB mit dem niedrigen Logikpegel erzeugen, während eine Phase des Eingangsdatensignals IDAT einer Phase des Taktsignales CLK voreilt, oder während das Auf-Signal AUF eine Pulsbreite aufweist, die breiter als die des Ab-Signals AB ist. Der digitale Schleifenfilter 130 kann ferner den digitalen Steuercode DCC um den Einheitsbetrag erhöhen, in Reaktion auf das Zweipunkt-Auf-Signal !!AUF mit dem hohen Logikpegel, und der digital gesteuerte Oszillator 140 kann ferner die Frequenz CLK_FREQ des Taktsignales CLK um den Integralpfadfrequenzeinheitsänderungsbetrag α erhöhen. Ferner kann der digital gesteuerte Oszillator 140 die Frequenz CLK FREQ des Taktsignales CLK um den Proportionalitätspfadfrequenzänderungsbetrag fBB erhöhen, in Reaktion auf das Auf-Signal AUF mit dem hohen Logikpegel und das Ab-Signal AB mit dem niedrigen Logikpegel.
  • Weiterhin auf 4 bezugnehmend, zu einem vierten Zeitpunkt T4, wenn das Taktsignal CLK eine ansteigende Flanke aufweist, kann der lineare Phasendetektor 110 und 110a das Ab-Signal AB mit der ansteigenden Flanke erzeugen, und der digital gesteuerte Oszillator 140 kann den Zuwachs (der dem Proportionalitätspfadfrequenzänderungsbetrag fBB entspricht) der Frequenz CLK FREQ des Taktsignales CLK rückbilden.
  • Zu einem fünften Zeitpunkt T5, wenn das Taktsignal CLK eine ansteigende Flanke aufweist, bevor das Eingangsdatensignal IDAT sich verändert (eine Phase des Taktsignales CLK führt die Phase des IDAT an), kann der lineare Phasendetektor 110 und 110a das Ab-Signal AB mit einer ansteigenden Flanke erzeugen. Der Arbiter 120 kann das Zweipunkt-Auf-Signal !!AUF mit einem niedrigen Logikpegel und das Zweipunkt-Ab-Signal ! !AB mit einer fallenden Flanke in Reaktion auf das Auf-Signal AUF mit einem niedrigen Logikpegel und das Ab-Signal AB mit einer ansteigenden Flanke erzeugen. Der digitale Schleifenfilter 130 kann den digitalen Steuercode DCC um den Einheitsbetrag verringern, in Reaktion auf das Zweipunkt-Ab-Signal !!AB mit einem hohen Logikpegel, und der digital gesteuerte Oszillator 140 kann die Frequenz CLK FREQ des Taktsignales CLK um den Integralpfadfrequenzeinheitänderungsbetrag α verringern, in Reaktion auf den um den Einheitsbetrag verringerten digitalen Steuercode DCC. Der digital gesteuerte Oszillator 140 kann ferner die Frequenz CLK FREQ des Taktsignales CLK um den Proportionalitätspfadfrequenzänderungsbetrag fBB verringern, in Reaktion auf das Auf-Signal AUF mit dem niedrigen Logikpegel und das Ab-Signal AB mit dem hohen Logikpegel.
  • Zu einem sechsten Zeitpunkt T6, wenn das Eingangsdatensignal IDAT sich verändert, kann der lineare Phasendetektor 110 und 110a das Auf-Signal AUF mit einer ansteigenden Flanke erzeugen. Der digital gesteuerte Oszillator 140 kann die Verringerung (die dem Proportionalitätspfadfrequenzänderungsbetrag fBB entspricht) der Frequenz CLK FREQ des Taktsignales CLK rückbilden, oder kann die Frequenz CLK FREQ des Taktsignales CLK um den Proportionalitätspfadfrequenzänderungsbetrag fBB erhöhen, in Reaktion auf das Auf-Signal AUF mit dem hohen Logikpegel und das Ab-Signal AB mit dem hohen Logikpegel. Zum Beispiel kann, in einem Fall, in dem das Ab-Signal AB eine Pulsbreite aufweist, die breiter als die des Auf-Signals AUF (wie zu T6 das AUF-Signal und das AB-Signal miteinander vergleichend gezeigt) ist, der digital gesteuerte Oszillator 140 die Frequenz CLK FREQ des Taktsignales CLK um den Proportionalitätspfadfrequenzänderungsbetrag fBB verringern, für eine Zeitdauer (von T5 nach T6), die einer Pulsbreitendifferenz zwischen dem Auf-Signal AUF und dem Ab-Signal AB entspricht.
  • Zu einem siebten Zeitpunkt T7, wenn das Taktsignal CLK eine ansteigende Flanke aufweist, kann der lineare Phasendetektor 110 und 110a das Ab-Signal AB mit einer ansteigenden Flanke erzeugen. Der Arbiter 120 kann das Zweipunkt-Auf-Signal !!AUF mit dem niedrigen Logikpegel und das Zweipunkt-Ab-Signal !!AB mit dem hohen Logikpegel erzeugen, während die Phase des Taktsignales CLK der Phase des Eingangsdatensignals IDAT voreilt, oder während das Ab-Signal AB eine Pulsbreite aufweist, die breiter als die des Auf-Signals AUF ist. Der digitale Schleifenfilter 130 kann ferner den digitalen Steuercode DCC um den Einheitsbetrag in Reaktion auf das Zweipunkt-Ab-Signal !!AB mit dem hohen Logikpegel verringern, und der digital gesteuerte Oszillator 140 kann ferner die Frequenz CLK FREQ des Taktsignales CLK um den Integralpfadfrequenzeinheitänderungsbetrag α verringern. Ferner kann der digital gesteuerte Oszillator 140 die Frequenz CLK FREQ des Taktsignales CLK um den Proportionalitätspfadfrequenzänderungsbetrag fBB verringern, in Reaktion auf das Auf-Signal AUF mit dem niedrigen Logikpegel und das Ab-Signal AB mit dem hohen Logikpegel.
  • Zu einem achten Zeitpunkt T8, wenn das Eingangsdatensignal IDAT sich verändert, kann der lineare Phasendetektor 110 und 110a das Auf-Signal AUF mit einer ansteigenden Flanke erzeugen, und der digital gesteuerte Oszillator 140 kann die Verringerung (die dem Proportionalitätspfadfrequenzänderungsbetrag fBB entspricht) der Frequenz CLK_FREQ des Taktsignales CLK rückbilden.
  • Wie oben beschrieben kann die Hybrid-Takt-Daten-Rückgewinnungsschaltung 100 gemäß exemplarischen Ausführungsformen des erfinderischen Konzeptes die Frequenz CLK FREQ des Taktsignales CLK via einem Integralpfad 160 in einer digitalen Zweipunkt-Weise steuern. Ferner kann die Hybrid-Takt-Daten-Rückgewinnungsschaltung 100 gemäß exemplarischer Ausführungsformen die Phase des Taktsignales CLK in einem linearen Verhältnis an eine Phasendifferenz zwischen dem Eingangsdatensignal IDAT und dem Taktsignal CLK anpassen, indem sie die Frequenz CLK FREQ des Taktsignales CLK um den Proportionalitätspfadfrequenzänderungsbetrag fBB für die Zeitdauer (von T1 nach T2, von T3 nach T4, von T5 nach T6 oder von T7 nach T8), die der Phasendifferenz zwischen dem Eingangsdatensignal IDAT und dem Taktsignal CLK entspricht, verändert. Somit kann die Hybrid-Takt-Daten-Rückgewinnungsschaltung 100 gemäß exemplarischer Ausführungsformen des erfinderischen Konzepts ferner die Frequenzsteuerung des Taktsignales CLK via einem Proportionalitätspfad 150 in einer analogen linearen Weise durchführen, indem sie den lineare Phasendetektor 110 und 110a verwendet, und kann somit eine Linearität bezogen auf den Proportionalitätspfad 150 aufweisen, wodurch eine Jitterleistung oder Jittertoleranz verbessert wird.
  • 5 ist ein Blockdiagramm, das ein Beispiel eines linearen Phasendetektors illustriert, der in einer Hybrid-Takt-Daten-Rückgewinnungsschaltung gemäß exemplarischer Ausführungsformen des erfinderischen Konzepts enthalten ist.
  • Bezugnehmend auf 5 kann ein linearer Phasendetektor 110b einen ersten Flipflop 111b, einen Verzögerer 112b, einen zweiten Flipflop 113b, einen dritten Flipflop 114b, ein erstes XOR-Gatter 115b und ein zweites XOR-Gatter 116b enthalten.
  • Der erste Flipflop 111b kann ein Eingangsdatensignal IDAT bei einer ansteigenden Flanke des Taktsignales CLK abtasten und ausgeben. Der Verzögerer 112b kann das Eingangsdatensignal IDAT verzögern, zum Beispiel um einen Bereich von etwa 0.5 UI bis etwa 1.5 UI. Der zweite Flipflop 113b kann das Eingangsdatensignal IDAT bei der ansteigenden Flanke des Taktsignales CLK abtasten und ausgeben. Der dritte Flipflop 114b kann ein Ausgangssignal des ersten Flipflop 111b bei einer fallenden Flanke des Taktsignales CLK abtasten und ausgeben. Das erste XOR-Gatter 115b kann ein Ab-Signal AB erzeugen, indem es eine XOR-Verknüpfung auf einem Ausgangssignal des Verzögerers 112b und einem Ausgangssignal des zweiten Flipflops 113b durchführt. Das zweite XOR-Gatter 116b kann ein Auf-Signal AUF erzeugen, indem es eine XOR-Verknüpfung auf dem Ausgangssignal des ersten Flipflop 111b und einem Ausgangssignal des dritten Flipflop 114b durchführt.
  • Der lineare Phasendetektor 110b aus 5 kann ein zurückgewonnenes Datensignal RDAT erzeugen, indem er das Eingangsdatensignal IDAT bei der ansteigenden Flanke des Taktsignales CLK abtastet. Ferner kann der lineare Phasendetektor 110b aus 5 die auf und Ab-Signale AUF und AB derart erzeugen, dass die Auf- und Ab-Signale AUF und AB ansteigende Flanken bei den ansteigenden Flanke des Taktsignales CLK aufweisen und fallende Flanken, von denen eine Phasendifferenz einer Phasendifferenz zwischen dem Eingangsdatensignal IDAT und dem Taktsignal CLK entspricht.
  • Obwohl 2 und 5 Beispiele einer Konfiguration des linearen Phasendetektors 110a und 110b illustrieren, ist der lineare Phasendetektor 110 gemäß des erfinderischen Konzepts nicht auf die hierin gezeigten und beschriebenen Beispiele beschränkt und kann mit verschiedenen Gestaltungen implementiert werden.
  • 6 ist ein Zeitdiagramm, das einen Vorgang einer Hybrid-Takt-Daten-Rückgewinnungsschaltung gemäß exemplarischer Ausführungsformen des erfinderischen Konzepts beschreibt.
  • Bezugnehmend auf 1, 3, 5 und 6 sollte ein Durchschnittsfachmann verstehen und erkennen, dass im Gegensatz zu den Auf- und Ab-Signale AUF und AB mit fallenden Flanken bei einer fallenden Flanke eines Taktsignales CLK, wie in 4 illustriert, Auf-und Ab-Signale AUF und AB, die durch einen linearen Phasendetektor 110b aus 5 erzeugt werden, ansteigende Flanken bei einer ansteigenden Flanke des Taktsignales CLK aufweisen können, wie in 6 illustriert.
  • Zum Beispiel kann der lineare Phasendetektor 110 und 110b das Ab-Signal AB mit der ansteigenden Flanke erzeugen, die mit der ansteigenden Flanke des Taktsignales CLK zusammenfällt, und einer fallenden Flanke, wenn ein Eingangsdatensignal IDAT sich verändert, und das Auf-Signal AUF mit der ansteigenden Flanke fällt mit der ansteigenden Flanke des Taktsignales CLK zusammen und mit einer fallenden Kante bei der fallenden Flanke des Taktsignals CLK.
  • Ein Arbiter 120 kann ein Zweipunkt-Auf-Signal !! AUF mit einem hohen Logikpegel und ein Zweipunkt-Ab-Signal !!AB mit einem niedrigen Logikpegel erzeugen, während eine Phase des Eingangsdatensignals IDAT einer Phase des Taktsignales CLK voreilt, oder während das Auf-Signal AUF eine Pulsbreite aufweist, die breiter als die des Ab-Signals AB ist. Ferner kann der Arbiter 120 das Zweipunkt-Auf-Signal !!AUF mit dem niedrigen Logikpegel und das Zweipunkt-Ab-Signal !!AB mit dem hohen Logikpegel erzeugen, während die Phase des Taktsignales CLK der Phase des Eingangsdatensignals IDAT voreilt, oder während das Ab-Signal AB eine Pulsbreite aufweist, die breiter als die des Auf-Signals AUF ist.
  • Ein digitaler Schleifenfilter 130 kann einen digitalen Steuercode DCC um einen Einheitsbetrag, in Reaktion auf das Zweipunkt-Auf-Signal !!AUF mit dem hohen Logikpegel, erhöhen, und ein digital gesteuerter Oszillator 140 kann eine Frequenz CLK FREQ des Taktsignales CLK um einen Integralpfadfrequenzeinheitänderungsbetrag α verändern. Ferner kann der digitale Schleifenfilter 130 den digitalen Steuercode DCC um den Einheitsbetrag, in Reaktion auf das Zweipunkt-Ab-Signal !!AB mit dem hohen Logikpegel, verringern, und der digital gesteuerte Oszillator 140 kann die Frequenz CLK_FREQ des Taktsignales CLK um den Integralpfadfrequenzeinheitänderungsbetrag α verringern.
  • Zudem kann, in einem Fall, in dem das Auf-Signal AUF die Pulsbreite aufweist, die breiter als die des Ab-Signals AB ist, der digital gesteuerter Oszillator 140 die Frequenz CLK_FREQ des Taktsignales CLK um einen Proportionalitätspfadfrequenzänderungsbetrag fBB erhöhen, für eine Zeitdauer (von T1' bis T2' oder von T3' bis T4'), die einer Pulsbreitendifferenz zwischen den Auf- und Ab-Signalen AUF und AB entspricht. Andererseits kann, in einem Fall, in dem das Ab-Signal AB die Pulsbreite aufweist, die breiter als die des Auf-Signals AUF ist, der digital gesteuerte Oszillator 140 die Frequenz CLK FREQ des Taktsignales CLK um den Proportionalitätspfadfrequenzänderungsbetrag fBB verringern, für eine Zeitdauer (von T5' bis T6' oder von T7' bis T8'), die der Pulsbreitendifferenz zwischen den Auf- und Ab-Signalen AUF und AB entspricht.
  • 7 ist ein Blockdiagramm, das ein Beispiel eines digitalen Schleifenfilters illustriert, der in einer Hybrid-Takt-Daten-Rückgewinnungsschaltung gemäß exemplarischer Ausführungsformen des erfinderischen Konzeptes enthalten ist.
  • Ein digitaler Schleifenfilter 130 kann einen digitalen Steuercode DCC erzeugen, indem er ein Zweipunkt-Auf-Signal ! !AUF und ein Zweipunkt-Ab-Signal !!AB digital filtert. Bezugnehmend auf 7 kann der digitale Schleifenfilter 130 einen digitalen Multiplizierer 132, einen digitalen Addierer 134 und einen digitalen Verzögerungsblock 136 enthalten. Der digitale Multiplizierer 132 kann einen Wert, der durch die Zweipunkt-Auf-und Zweipunkt-Ab-Signale ! !AUF und ! !AB angezeigt wird, mit einem Verstärkungsfaktor G multiplizieren, und kann den mit dem Verstärkungsfaktor G multiplizierten Wert ausgeben. In einem Beispiel, das in 7 illustriert ist, kann das Zweipunkt-Auf-Signal ! !AUF mit einem hohen Logikpegel eine „+ 1“ darstellen, das Zweipunkt-Ab-Signal!!AB mit einem hohen Logikpegel kann eine „-1“ darstellen und der Verstärkungsfaktor G kann ein beliebiger Wert sein. In diesem Fall kann der digitale Multiplizierer 132 „+G“ ausgeben, wenn das Zweipunkt-Auf-Signal ! !AUF mit dem hohen Logikpegel anliegt und kann „-G“ ausgeben, wenn das Zweipunkt-Ab-Signal !!AB mit dem hohen Logikpegel anliegt. Der digitale Verzögerungsblock 136 kann die Ausgabe des digitalen Steuercodes DCC verzögern und kann den verzögerten digitalen Steuercode DCC als einen vorherigen digitalen Steuercode PDCC ausgeben. Der digitale Addierer 134 kann eine Ausgabe des digitalen Multiplizierer 132 zu dem vorherigen digitalen Steuercode PDCC addieren und kann ein Ergebnis der Addition als den digitalen Steuercode DCC ausgeben.
  • Obwohl 7 ein Beispiel einer Konfiguration des digitalen Schleifenfilters 130 illustriert, sollte ein Durchschnittsfachmann verstehen und erkennen, dass der digitale Schleifenfilter 130 gemäß exemplarischer Ausführungsformen des erfinderischen Konzepts nicht auf die gezeigten und beschriebenen Beispiele beschränkt ist, und mit verschiedenen Gestaltungen implementiert sein kann.
  • 8 bis 11 sind Blockdiagramme, die ein Beispiel eines digital gesteuerten Oszillators illustrieren, der in einer Hybrid-Takt-Daten-Rückgewinnungsschaltung gemäß exemplarischer Ausführungsformen des erfinderischen Konzeptes enthalten ist.
  • Bezugnehmend auf 8 kann ein digital gesteuerter Oszillator 140a einen Digital-Analog-Wandler 142a enthalten, der einen digitalen Steuercode DCC in eine analoge Steuerspannung CV umwandelt, einen Spannungsanpassungsblock 144a, der die Steuerspannung CV in Reaktion auf die Auf- und Ab-Signale AUF und AB anpasst, und einen spannungsgesteuerten Oszillator (VCO) 146a, der ein Taktsignal CLK mit einer Frequenz erzeugt, die der angepassten Steuerspannung ACV entspricht. Der digital gesteuerte Oszillator 140a kann die Steuerspannung CV in Reaktion auf die Auf- und Ab-Signale AUF und AB anpassen, um die Frequenz des Taktsignales CLK um einen Proportionalitätspfadfrequenzänderungsbetrag verändert, für eine Zeitdauer, die einer Pulsbreitendifferenz zwischen den An- und Aus Signalen AUF und AB entspricht.
  • Bezugnehmend auf 9 kann ein digital gesteuerter Oszillator 140b enthalten: eine Stromquellenanordnung 141b, die eine Mehrzahl von Stromquellen enthält, eine Umschalteranordnung (engl. switch array) 142b, die selektiv die Mehrzahl von Stromquellen der Stromquellenanordnung verbindet, um einen Steuerstrom, der einem digitalen Steuercode DCC entspricht, zu erzeugen, eine Auf-Stromquelle 143b, die einen Additionsstrom erzeugt, einen Auf-Umschalter 144b, der die Auf-Stromquelle 143b so verbindet, dass der Additionsstrom zu dem Steuerstrom in Reaktion auf ein Auf-Signal AUF addiert wird, eine Ab-Stromquelle 145b, die einen Substraktionsstrom erzeugt, einen Ab-Umschalter 146b, der die Ab-Stromquelle 145b so verbindet, dass der Substraktionsstrom von dem Steuerstrom in Reaktion auf ein Ab-Signal AB subtrahiert wird, und einen stromgesteuerten Oszillator (CCO) 147b, der ein Taktsignal CLK mit einer Frequenz erzeugt, die einem Strom entspricht, der durch die Umschalteranordnung 142b, den Auf-Umschalter 144b und den Ab-Umschalter 146b zugeführt wird. Um die Frequenz des Taktsignales CLK um einen Proportionalitätspfadfrequenzänderungsbetrag zu verändern, für eine Zeitdauer, die einer Pulsbreitendifferenz zwischen den Auf- und Ab-Signal AUF und AB entspricht, kann der digital gesteuerte Oszillator 140b zudem den der CCO 147b zugeführten Strom um den Additionsstrom der Auf-Stromquelle 143b in Reaktion auf das Auf-Signal AUF erhöhen, und kann den der CCO 147b zugeführten Strom um den Substraktionsstrom der Ab-Stromquelle 145b in Reaktion auf das Ab-Signal AB verringern.
  • Bezugnehmend auf 10 kann ein digital gesteuerter Oszillator 140c zum Beispiel ein LC-Oszillator sein, der wenigstens eine Induktivität 141c und 142c und eine Kondensatorbank 143c enthält. Der digital gesteuerte Oszillator 140c kann ferner Transistoren 144c und 145c und eine Stromquelle 146c enthalten. Eine Kapazität der Kondensatorbank 143c kann in Reaktion auf einen digitalen Steuercode DCC angepasst werden, und kann auch in Reaktion auf die Auf- und Ab-Signale AUF und AB angepasst werden. Der digital gesteuerte Oszillator 140c kann die Kapazität der Kondensatorbank 143c in Reaktion auf die Auf- und Ab-Signale AUF und AB anpassen, um die Frequenz des Taktsignales CLK um einen Proportionalitätspfadfrequenzänderungsbetrag zu verändern, für eine Zeitdauer, die einer Pulsbreitendifferenz zwischen den Auf- und Ab-Signalen AUF und AB entspricht.
  • Bezugnehmend auf 11 kann ein digital gesteuerter Oszillator 140d zum Beispiel ein Ring-Oszillator sein, der wenigstens einen Inverter 141d, 142d und 143d enthält, von denen ein Verzögerungsbetrag in Reaktion auf einen digitalen Steuercode DCC angepasst wird. Der digital gesteuerte Oszillator 140d kann ferner einen ersten spannungsgesteuerten Kondensator (oder ein eine erste Kapazitätsdiode) 144d enthalten, von dem eine Kapazität in Reaktion auf ein Auf-Signal AUF angepasst wird, und einen zweiten spannungsgesteuerten Kondensator (oder eine Kapazitätsdiode) 145b, von welchem eine Kapazität in Reaktion auf ein Ab-Signal AB angepasst wird. Zum Beispiel kann, wenn das Auf-Signal AUF mit einem hohen Logikpegel angelegt ist, die Kapazität des ersten spannungsgesteuerten Kondensator 144d verringert werden, und eine Frequenz eines Taktsignals, das durch den digital gesteuerten Oszillator 140d erzeugt wird, kann um einen Proportionalitätspfadfrequenzänderungsbetrag erhöht werden. Wenn das Ab-Signal AB mit einem hohen Logikpegel angelegt wird, kann die Kapazität des zweiten spannungsgesteuerten Kondensator 145b erhöht werden, und die Frequenz des Taktsignals, das durch den digital gesteuerten Oszillator 140d erzeugt wird, kann um den Proportionalitätspfadfrequenzänderungsbetrag verringert werden. Entsprechend kann der digital gesteuerte Oszillator 140d die Frequenz des Taktsignales CLK um die Proportionalitätspfadfrequenzänderungsbetrag für eine Zeitdauer verändern, die einer Pulsbreitendifferenz zwischen den Auf- und Ab-Signalen AUF und AB entspricht.
  • Obwohl 8 bis 11 Beispiele einer Konfiguration des digital gesteuerten Oszillators 140a, 140b, 140c und 140d illustriert, sollte ein Durchschnittsfachmann verstehen und erkennen, dass der digital gesteuerte Oszillator 140 gemäß des erfinderischen Konzepts nicht auf die exemplarischen Ausführungsformen, die hierin gezeigt und beschrieben sind, beschränkt ist, und mit verschiedenen Gestaltungen implementiert werden kann.
  • 12 veranschaulicht grafisch Taktsignale, die von einer herkömmlichen Digital-Takt-Daten-Rückgewinnungsschaltung zurückgewonnen wurden, und veranschaulicht grafisch auch Taktsignale, die von einer Hybrid-Takt-Daten-Rückgewinnungsschaltung gemäß exemplarischen Ausführungsformen des erfinderischen Konzeptes zurückgewonnen wurden.
  • In 12 zeigen die Schaubilder 171, 172 und 173 Taktsignale, die durch eine herkömmliche einen Zweipunktphasendetektor enthaltende Digital-Takt-Daten-Rückgewinnungsschaltung erzeugt oder zurückgewonnen wurden, wenn ein ideales pseudorandomisiertes Binärsequenzmuster (PRBS) von einem Gb/s als ein Eingangsdatensignal angelegt wird, ein Verstärkungsfaktor eines Integralpfads ist 0.11 und ein Proportionalitätspfadfrequenzänderungsbetrag fBB ist 1 MHz, 10 MHz beziehungsweise 100 MHz. Wie in den Schaubilder 171, 172 und 173 gezeigt, können die Taktsignale, die durch eine herkömmliche Digital-Takt-Daten-Rückgewinnungsschaltung zurückgewonnen wurden, Jitter von etwa 3.395 ps, etwa 21.97 ps beziehungsweise etwa 316.3 ps aufweisen.
  • Zudem zeigt 12 auch Schaubilder 176, 177 und 178, die Taktsignale zeigen, die durch eine Hybrid-Takt-Daten-Rückgewinnungsschaltung, die einen linearen Phasendetektor gemäß exemplarischen Ausführungsformen des erfinderischen Konzeptes unter den gleichen Bedingungen wie oben beschrieben enthält, erzeugt oder zurückgewonnenen wurden. Wie in den Schaubilder 176, 177 und 178 illustriert, können die Taktsignale, die durch die Hybrid-Takt-Daten-Rückgewinnungsschaltung zurückgewonnen wurden, Jitter von etwa 42.85 ps, etwa 1.994 ps beziehungsweise etwa 0.9537 ps enthalten. Wie in 12 illustriert kann, sogar wenn das Eingangsdatensignal das ideale Signal ohne Jitter ist, das durch die herkömmliche den Zweipunktphasendetektor enthaltende Digital-Takt-Daten-Rückgewinnungsschaltung zurückgewonnene Taktsignal Jitter aufweisen, der zunimmt, wenn der Proportionalitätspfadfrequenzänderungsbetrag fBB zunimmt. Allerdings kann die Hybrid-Takt-Daten-Rückgewinnungsschaltung, die den linearen Phasendetektor gemäß exemplarischen Ausführungsformen des erfinderischen Konzeptes enthält, das Taktsignale mit kleinenm Jitter wiederherstellen, selbst wenn der Proportionalitätspfadfrequenzänderungsbetrag fBB zunimmt.
  • 13 stellt eine Jitter-Übertragungsfunktion einer herkömmlichen Digital-Takt-Daten-Rückgewinnungsschaltung grafisch dar und stellt auch eine Jitter-Übertragungsfunktion einer Hybrid-Takt-Daten-Rückgewinnungsschaltung gemäß exemplarischen Ausführungsformen des erfinderischen Konzepts grafisch dar.
  • In 13 illustriert ein Schaubild 181 eine Jitter-Übertragungsfunktion einer herkömmlichen Digital-Takt-Daten-Rückgewinnungsschaltung, die einen Zweipunktphasendetektor (BBPD-DCDR) enthält, wenn ein Proportionalitätspfadfrequenzänderungsbetrag fBB zunimmt, wenn ein Eingangsdatensignal einen sinusförmigen Jitter von 0.04 UI (z.B. 40 ps) aufweist. In der BBPD-DCDR kann, wie in dem Schaubild 181 illustriert ist, wenn der Proportionalitätspfadfrequenzänderungsbetrag fBB zunimmt, eine Schleifenbandbreite zunehmen, aber ein durch die BBPD-DCDR unabhängig erzeugter Jitter kann auch zunehmen. Eine Schaubild 182 illustriert eine Jitter-Übertragungsfunktion einer Hybrid-Takt-Daten-Rückgewinnungsschaltung, die einen linearen Phasendetektor (LDC-HCDR) gemäß exemplarischen Ausführungsformen des erfinderischen Konzepts enthält, wenn die Proportionalitätspfadfrequenzänderungsbetrag fBB unter der gleichen Bedingung zunimmt. Wie in dem Schaubild 182 illustriert ist, kann in der LDC-HCDR gemäß exemplarischer Ausführungsformen, wenn der Proportionalitätspfadfrequenzänderungsbetrag fBB zunimmt, die Schleifenbandbreite zunehmen, während der Jitter nicht zunimmt. Allerdings kann in dem Schaubild 182 die Jitter-Übertragungsfunktion der LDC-HCDR mit einem kleinen Proportionalitätspfadfrequenzänderungsbetrag fBB eine Jitterspitze in der Nähe von etwa 2 MHz aufweisen. Dies ist der Fall, weil die LDC-HCDR mit dem kleinen Proportionalitätspfadfrequenzänderungsbetrag fBB im Vergleich zu der BBPD-DCDR mit dem gleichen kleinen Proportionalitätspfadfrequenzänderungsbetrag fBB einen relativ kleinen effektiven Proportionalitätspfadverstärkungsfaktor aufweisen kann, und somit eine nicht ausreichende Phasentoleranz aufweisen kann. Allerdings kann beim Entwurf der LDC-HCDR der Proportionalitätspfadfrequenzänderungsbetrag fBB erhöht werden und somit macht die Jitterspitze der LDC-HCDR mit dem kleinen Proportionalitätspfadfrequenzänderungsbetrag fBB nichts aus. Bezugnehmend auf 13 wird, wenn der Proportionalitätspfadfrequenzänderungsbetrag fBB zunimmt, in der BBPD-DCDR ein Jitter erhöht. Allerdings kann in der LDC-HCDR gemäß exemplarischen Ausführungsformen sich der Jitter nicht erhöhen, sogar wenn der Proportionalitätspfadfrequenzänderungsbetrag fBB erhöht wird.
  • 14 ist ein Schaubild, das eine Eingangsjittertoleranz über die Eingangsjitterfrequenzen einer herkömmlichen Digital-Takt-Daten-Rückgewinnungsschaltung und einer Hybrid-Takt-Daten-Rückgewinnungsschaltung gemäß exemplarischer Ausführungsformen des erfinderischen Konzeptes illustriert.
  • In 14 zeigt eine durchgezogene Linie 191 eine Eingangsjittertoleranz über einer Eingangsjitterfrequenz in einer herkömmlichen Digital-Takt-Daten-Rückgewinnungsschaltung mit einem kleinen Proportionalitätspfadfrequenzänderungsbetrag fBB, und eine durchgezogene Linie 192 zeigt eine Eingangstoleranz über einer Eingangsjitterfrequenz in einer herkömmlichen Digital-Takt-Daten-Rückgewinnungsschaltung mit einem großen Proportionalitätspfadfrequenzänderungsbetrag fBB. Eine gestrichelte Linie 193 zeigt eine Eingangsjittertoleranz über einer Eingangsjitterfrequenz in einer Hybrid-Takt-Daten-Rückgewinnungsschaltung gemäß exemplarischer Ausführungsformen mit dem großen Proportionalitätspfadfrequenzveränderungsbetrag fBB. Bezugnehmend auf 14 kann gezeigt werden, dass selbst wenn die Hybrid-Takt-Daten-Rückgewinnungsschaltung gemäß exemplarischen Ausführungsformen des erfinderischen Konzeptes den große Proportionalitätspfadfrequenzänderungsbetrag fBB aufweist, die Eingangsjittertoleranz der Hybrid-Takt-Daten-Rückgewinnungsschaltung nicht reduziert werden kann, und insbesondere die Hochfrequenzjittertoleranz kann nicht reduziert werden.
  • 15 ist ein Blockdiagramm, das einen Sender und einen Empfänger, der eine Hybrid-Takt-Daten-Rückgewinnungsschaltung gemäß exemplarischen Ausführungsformen des erfinderischen Konzepts enthält, illustriert.
  • Bezugnehmend auf 15 kann ein Sender 200 durch einen Kommunikationskanal 240 ein Eingangsdatensignal zu einem Empfänger 250 übertragen. Der Sender 200 kann einen Takterzeuger (z.B. einen Phasenregelkreisschaltung) 230, der ein Taktsignal erzeugt, und einen Treiber 220, der das Eingangsdatensignal durch den Kommunikationskanal 240 in Reaktion auf das von dem Takterzeuger 230 erzeugte Taktsignal überträgt, enthalten. Bei manchen exemplarischen Ausführungsformen kann der Sender 200 ferner einen Parallel-Seriell-Wandler 210 enthalten und das Eingangsdatensignal, das durch den Treiber 220 übertragen wird, kann ein Signal sein, das durch den Parallel-Seriell-Wandler in serielle Reihenfolge gebracht wird.
  • Der Empfänger 250 kann eine Hybrid-Takt-Daten-Rückgewinnungsschaltung 270 enthalten, die ein Taktsignal CLK und ein zurückgewonnenes Datensignal RDAT basierend auf dem Eingangsdatensignal, das durch den Kommunikationskanal 240 empfangen wird, erzeugt. Die Hybrid-Takt-Daten-Rückgewinnungsschaltung 270 kann eine Hybrid-Takt-Daten-Rückgewinnungsschaltung aus 1 sein. Die Hybrid-Takt-Daten-Rückgewinnungsschaltung 270 kann eine geringe Schaltungskomplexität und eine kleine Schaltungsgröße aufweisen, indem sie einen digitalen Integralpfad des Zweipunkttyps verwendet, und kann ferner Linearität aufweisen, indem sie einen analogen Proportionalitätspfad des linearen Typs verwendet, wodurch eine Jitterleistung oder eine Jittertoleranz verbessert wird.
  • Bei einigen exemplarischen Ausführungsformen des erfinderischen Konzepts kann der Kommunikationskanal 240 ein serieller Kommunikationskanal sein, das Eingangsdatensignal kann ein serielles Eingangsdatensignal sein und das zurückgewonnene Datensignal RDAT kann ein seriell zurückgewonnenes Datensignal sein. In diesem Fall kann der Empfänger 250 einen Seriell-Parallel-Wandler 280 enthalten, der das seriell zurückgewonnene Datensignal RDAT, das durch die Hybrid-Takt-Daten-Rückgewinnungsschaltung 270 basierend auf dem durch die Hybrid-Taktrückgewinnungsschaltung 270 erzeugten Taktsignal CLK erzeugt wird, seriell-parallel wandelt. Bei einigen exemplarischen Ausführungsformen kann der Empfänger 250 ferner einen Gleichmacher 260 enthalten, der einen Gleichmachvorgang auf dem Eingangsdatensignal, das durch den Kommunikationskanal 240 empfangen wurde, durchführt.
  • Gemäß exemplarischer Ausführungsformen des erfinderischen Konzepts kann der Kommunikationskanal 240 ein beliebiger Kommunikationskanal sein, wie zum Beispiel ein Ethernet, ein PCI-Express (engl. peripheral component interconnect express = PCI-e), eine serielle ATA (engl: serial advanced technology attachement = SATA), ein Universal Serial Bus (USB), ein DisplayPort (DP) etc., und der Empfänger 250 kann irgendein Empfänger von dem Ethernet, PCI-e, SATA, USB, DP etc. sein.
  • Die hierin offenbarten erfinderischen Konzepte können auf eine beliebige Takt-Daten-Rückgewinnungsschaltung und einen Empfänger angewendet werden. Zum Beispiel können die erfinderischen Konzepte auf einen Ethernet-Empfänger, einen PCI-e-Empfänger, einen SATA-Empfänger, einem USB-Empfänger, einen DP-Empfänger etc. angewendet werden.
  • 16A und 16B sind Flussdiagramme, die einen Vorgang einer Ausführungsform des erfinderischen Konzeptes illustrieren. Beispiele von dem linearen Phasendetektor, dem Arbiter, dem digitalen Schleifenfilter und dem digital gesteuerten Oszillator sind in 1 gezeigt. Genauer gesagt kann der lineare Phasendetektor den in 2 oder 5 gezeigten exemplarischen Aufbau aufweisen, der Arbiter kann den in 3 gezeigten exemplarischen Aufbau aufweisen. Zudem kann der digitale Schleifenfilter den in 7 gezeigten Aufbau aufweisen und der digital gesteuerte Oszillator kann den Aufbau der in den in 9, 10, und 11 gezeigten Beispiele aufweisen. Allerdings sollte ein Durchschnittsfachmann verstehen und erkennen, dass das erfinderische Konzept nicht auf die hierin gezeigten exemplarischen Bauformen beschränkt ist.
  • Bei dem Vorgang S1610 empfängt der lineare Phasendetektor 110 das Eingangsdatensignal IDAT und das Taktsignal CLK (in 1 gezeigt). Der lineare Phasendetektor tastet das Eingangssignal ab und erzeugt ein zurückgewonnenes Datensignal RDAT. Der lineare Phasendetektor erzeugt auch ein Auf-Signal und ein Ab-Signal mit einer Pulsbreite, die linear proportional zu einer Phasendifferenz zwischen dem Eingangsdatensignal IDAT und dem Taktsignal CLK ist.
  • Bei dem Vorgang S1620 gibt der lineare Phasendetektor die Auf- und Ab-Signale aus, die jeweils einem Arbiter über einen Integralpfad bereitgestellt werden, und stellt über einen Proportionalitätspfad dem digital gesteuerten Oszillator auch die Auf- und Ab-Signale bereit. Die Bauteile in dem Integralpfad arbeiten digital, wohingegen die Frequenzsteuerung des Taktsignals via dem Proportionalitätspfad 150 als ein analoger linearer Vorgang durchgeführt wird.
  • Bei Vorgang S1630 vergleicht der Arbiter eine Phase der Eingangsdaten IDAT und des Takts, und es wird bestimmt, ob die Phase des IDAT einer Phase des Taktsignales voreilt. Wenn eine Phase des IDAT nicht einer Phase des Taktsignales voreilt, dann kann die Phase des Taktsignal der Phase des IDAT voreilen. Der Arbiter erzeugt Zweipunkt-!!AUF- und Zweipunkt-! !AB-Signale, um anzuzeigen, welche Phase (IDAT oder Taktsignal) voreilt.
  • Bei dem Vorgang S1640 wird ein Zweipunkt-! !AUF-Signal erzeugt, welches anzeigt, dass eine Phase des Eingangssignals IDAT voreilt. Allerdings wird, wenn bei Vorgang S1630 bestimmt wurde, dass die Phase des IDAT nicht der Phase des Taktsignales voreilt, dann bei Vorgang S1650 ein Zweipunkt-!!AB-Signal erzeugt, welches anzeigt, dass die Phase des Taktsignals der Phase der Eingangssignaldaten IDAT voreilt.
  • Bei dem Vorgang S1660 erzeugt der digitale Schleifenfilter einen digitalen Steuercode basierend auf den von dem Arbiter empfangenen Zweipunktsignalen.
  • Bei dem Vorgang S1670 stellt der digital gesteuerte Oszillator eine Frequenz des Taktsignals in Reaktion auf den von dem digitalen Schleifenfilter empfangenen digitalen Steuercode und basierend auf den Auf- und Ab-Signale, die von dem linearen Phasendetektor über den Proportionalitätspfad empfangen wurden, ein, und der digital gesteuerte Oszillator passt die Frequenz der Taktsignale an. 4 und 6 zeigen zum Beispiel einige nicht einschränkende Möglichkeiten, wie die Taktfrequenz angepasst werden kann.
  • 16B liefert zusätzliche Details in Bezug darauf, wie der Arbiter die Zweipunktsignale in Übereinstimmung mit den in 16A gezeigten Vorgängen S1640 und S1650 erzeugen kann.
  • Bei Vorgang S1641 erzeugt der Arbiter Zweipunkt-!!AUF-Signale mit einem hohen Logikpegel und Zweipunkt-! !AB-Signale mit einem niedrigen Logikpegel, wenn eine Phase des IDAT einer Phase des Taktsignales voreilt, und gibt die Zweipunktsignale zu dem digitalen Schleifenfilter aus.
  • Zudem erzeugt bei Vorgang S1651 der Arbiter Zweipunkt-!!AUF-Signale mit einem niedrigen Logikpegel und Zweipunkt-! !AB-Signale mit einem hohen Logikpegel, wenn eine Phase des Taktsignales einer Phase der Eingangsdaten IDAT voreilt, und gibt die Zweipunktsignale zu dem digitalen Schleifenfilter aus.
  • Wie hierin oben diskutiert wurde, erzeugt der digitale Schleifenfilter den digitalen Steuercode, der zu dem digital gesteuerten Oszillator ausgegeben wird. Der digital gesteuerte Oszillator kann die Phase des Taktsignales in einem linearen Verhältnis zu der Phasendifferenz zwischen dem Eingangsdatensignal und dem Taktsignal anpassen, indem er die Frequenz des Taktsignals in Reaktion auf die Auf- und Ab-Signale anpasst. Wie hierin oben diskutiert wurde, kann der digital gesteuerte Oszillator die Frequenz des Taktsignales um einen Proportionalitätspfadfrequenzänderungsbetrag verändern, für eine Zeitdauer, die der Pulsbreitendifferenz zwischen den Auf- und Ab-Signalen entspricht.
  • Das Vorstehende illustriert exemplarische Ausführungsformen des erfinderischen Konzepts und soll nicht als beschränkend betrachtet werden. Obwohl einige exemplarische Ausführungsformen beschrieben wurden, werden die Durchschnittsfachmänner direkt erkennen, dass mehrere Abwandlungen der exemplarischen Ausführungsformen möglich sind, ohne sachlich von dem vorliegenden erfinderischen Konzept abzuweichen. Entsprechend sind alle Abwandlungen innerhalb des Geltungsbereichs des vorliegenden, in den Ansprüchen definierten, erfinderischen Konzeptes enthalten. Somit wird von einem Durchschnittsfachmann verstanden werden, dass das Vorstehende verschiedene exemplarische Ausführungsformen illustriert und nicht beschränkend auf die hierin spezifisch offenbarten exemplarische Ausführungsformen zu verstehen ist, und dass Abwandlungen der offenbarten exemplarischen Ausführungsformen ebenso wie andere exemplarische Ausführungsformen im Geltungsbereich der Ansprüche enthalten sind.

Claims (25)

  1. Hybrid-Takt-Daten-Rückgewinnungsschaltung (100, 270), die umfasst: einen linearen Phasendetektor (110, 110a, 110b), der konfiguriert ist, ein zurückgewonnenes Datensignal (RDAT) zu erzeugen, indem er ein Eingangsdatensignal (IDAT) in Reaktion auf ein Taktsignal (CLK) abtastet, und Auf- und Ab-Signale (AUFAUF, AB) mit einer Pulsbreitendifferenz zu erzeugen, die linear proportional zu einer Phasendifferenz zwischen dem Eingangsdatensignal (IDAT) und dem Taktsignal (CLK) ist; einen Arbiter (120), der die durch den linearen Phasendetektor (110, 110a, 110b) erzeugten Auf- und Ab-Signale (AUF, ABAB) empfängt und in Reaktion darauf konfiguriert ist, basierend auf den Auf- und Ab-Signalen (AUF, AB) ein Zweipunkt-Auf-Signal (! !AUF) zu erzeugen, das anzeigt, dass eine Phase des Eingangsdatensignals (IDAT) einer Phase des Taktsignales (CLK) voreilt und ein Zweipunkt-Ab-Signal (!!AB), das anzeigt, dass die Phase des Taktsignals (CLK) der Phase des Eingangsdatensignals (IDAT) voreilt; einen digitalen Schleifenfilter (130), der konfiguriert ist, einen digitalen Steuercode (DCC) basierend auf dem von dem Arbiter (120) empfangenen Zweipunkt-Auf-Signal (!!AUF) und Zweipunkt-Ab-Signal (!!AB) zu erzeugen; und einen digital gesteuerten Oszillator (140), der konfiguriert ist, eine Frequenz des Taktsignals (CLK) in Reaktion auf den digitalen Steuercode einzustellen und die Frequenz des Taktsignals (CLK) in Reaktion auf die Auf- und Ab-Signale (AUF, AB) anzupassen.
  2. Hybrid-Takt-Daten-Rückgewinnungsschaltung (100, 270) nach Anspruch 1, wobei der digital gesteuerte Oszillator (140) die Phase des Taktsignals (CLK) in einem linearen Verhältnis zu der Phasendifferenz zwischen dem Eingangsdatensignal (IDAT) und dem Taktsignal (CLK) anpasst, indem er die Frequenz des Taktsignals (CLK) in Reaktion auf die Auf- und Ab-Signale (AUF, AB) anpasst.
  3. Hybrid-Takt-Daten-Rückgewinnungsschaltung (100, 270) nach Anspruch 1, wobei der lineare Phasendetektor (110, 110a, 110b) einen Flipflop (lila, 111b) enthält, der die Eingangsdaten (IDAT) in Reaktion auf das Taktsignal (CLK) abtastet und die abgetasteten Eingangsdaten (IDAT) als das zurückgewonnene Datensignal (RDAT) ausgibt.
  4. Hybrid-Takt-Daten-Rückgewinnungsschaltung (100, 270) nach Anspruch 1, wobei der lineare Phasendetektor (110, 110a, 110b) die Auf- und Ab-Signale (AUF, AB) derart erzeugt, dass die fallenden Flanken mit den fallenden Flanken des Taktsignals (CLK) zusammenfallen und die ansteigenden Flanken der Auf- und Ab-Signale (AUF, AB) eine Phasendifferenz aufweisen, die der Phasendifferenz zwischen dem Eingangsdatensignal (IDAT) und dem Taktsignal (CLK) entspricht.
  5. Hybrid-Takt-Daten-Rückgewinnungsschaltung (100, 270) nach Anspruch 4, wobei der lineare Phasendetektor (110, 110a) das zurückgewonnene Datensignal (RDAT) erzeugt, indem er das Eingangsdatensignal (IDAT) bei der fallenden Flanke des Taktsignals (CLK) abtastet.
  6. Hybrid-Takt-Daten-Rückgewinnungsschaltung (100, 270) nach Anspruch 1, wobei der lineare Phasendetektor (110, 110a) umfasst: einen ersten Flipflop (lila), der konfiguriert ist, das Eingangsdatensignal (IDAT) bei einer fallenden Flanke des Taktsignals (CLK) abzutasten und auszugeben; einen Verzögerer (112a), der das Eingangsdatensignal (IDAT) empfängt und konfiguriert ist, eine Ausgabe des Eingangsdatensignals (IDAT) zu verzögern; einen zweiten Flipflop (113a), der konfiguriert ist, ein Ausgangssignal des Verzögerers (112a) bei einer ansteigenden Flanke des Taktsignals (CLK) abzutasten und auszugeben; einen dritten Flipflop (114a), der konfiguriert ist, ein Ausgangssignal des ersten Flipflops (lila) bei der ansteigenden Flanke des Taktsignals (CLK) abzutasten und auszugeben; ein erstes XOR-Gatter (115a), das konfiguriert ist, das Auf-Signal (AUF) zu erzeugen, indem es eine XOR-Verknüpfung auf dem Ausgangssignals des Verzögerers und einem Ausgangssignal des zweiten Flipflops (113a) durchführt; und ein zweites XOR-Gatter (116a), das konfiguriert ist, das Ab-Signal (AB) zu erzeugen, indem es eine XOR-Verknüpfung auf dem Ausgangssignal des ersten Flipflops (113a) und einem Ausgangssignal des dritten Flipflops (114a) durchführt.
  7. Hybrid-Takt-Daten-Rückgewinnungsschaltung (100, 270) nach Anspruch 6, wobei der lineare Phasendetektor (110, 110a) das Ausgangssignal des ersten Flipflops (111a) als das zurückgewonnene Datensignal (RDAT) ausgibt.
  8. Hybrid-Takt-Daten-Rückgewinnungsschaltung (100, 270) nach Anspruch 1, wobei der lineare Phasendetektor (110, 110a) die Auf- und Ab-Signale (AUF, AB) derart erzeugt, dass ansteigende Flanken mit einer ansteigenden Flanke des Taktsignals (CLK) zusammenfallen und fallende Flanken der Auf- und Ab-Signale (AUF, AB) eine Phasendifferenz aufweisen, die der Phasendifferenz zwischen dem Eingangsdatensignal (IDAT) und dem Taktsignal (CLK) entspricht.
  9. Hybrid-Takt-Daten-Rückgewinnungsschaltung (100, 270) nach Anspruch 8, wobei der lineare Phasendetektor (110, 110a) das zurückgewonnene Datensignal (RDAT) erzeugt, indem er das Eingangsdatensignal (IDAT) bei der ansteigenden Flanke des Taktsignals (CLK) abtastet.
  10. Hybrid-Takt-Daten-Rückgewinnungsschaltung (100, 270) nach Anspruch 1, wobei der lineare Phasendetektor (110, 110b) umfasst: einen ersten Flipflop (111b), der konfiguriert ist, das Eingangsdatensignal (IDAT) bei einer ansteigenden Flanke des Taktsignals (CLK) abzutasten und auszugeben; einen Verzögerer (112b), der konfiguriert ist, das Eingangsdatensignal (IDAT) zu empfangen und eine Ausgabe des Eingangsdatensignals (IDAT) zu verzögern; einen zweiten Flipflop (113b), der konfiguriert ist, das Eingangsdatensignal (IDAT) bei der ansteigenden Flanke des Taktsignals (CLK) abzutasten und auszugeben; einen dritten Flipflop (114b), der konfiguriert ist, ein Ausgangssignal des ersten Flipflops bei einer fallenden Flanke des Taktsignals (CLK) abzutasten und auszugeben; ein erstes XOR-Gatter (115b), das konfiguriert ist, das Ab-Signal (AB) zu erzeugen, indem es eine XOR-Verknüpfung auf einem Ausgangssignal des Verzögerers und einem Ausgangssignal des zweiten Flipflops durchführt; und ein zweites XOR-Gatter (116b), das konfiguriert ist, das Auf-Signal (AUF) zu erzeugen, indem es eine XOR-Verknüpfung auf dem Ausgangssignal des ersten Flipflops und einem Ausgangssignal des dritten Flipflops durchführt.
  11. Hybrid-Takt-Daten-Rückgewinnungsschaltung (100, 270) nach Anspruch 1, wobei der Arbiter (120) das Zweipunkt-Auf-Signal (! !AUF) mit einem hohen Logikpegel und das Zweipunkt-Ab-Signal (!!AB) mit einem niedrigen Logikpegel erzeugt, während das Auf-Signal (AUF) eine Pulsbreite aufweist, die breiter als die des Ab-Signals (AB) ist, und das Zweipunkt-Auf-Signal (!!AUF) mit dem niedrigen Logikpegel und das Zweipunkt-Ab-Signal (! !AB) mit dem hohen Logikpegel erzeugt, während das Ab-Signal (AB) eine Pulsbreite aufweist, die breiter als die des Auf-Signals (AUF) ist.
  12. Hybrid-Takt-Daten-Rückgewinnungsschaltung (100, 270) nach Anspruch 1, wobei der Arbiter (120) umfasst: ein erstes NAND-Gatter (122), das konfiguriert ist, eine NAND-Verknüpfung auf dem Auf-Signal (AUF) und einem Ausgangssignal eines zweiten NAND-Gatters (124) durchzuführen; ein zweites NAND-Gatter (124), das konfiguriert ist, eine NAND-Verknüpfung auf dem Ab-Signal (AB) und einem Ausgangssignal des ersten NAND-Gatters (122) durchzuführen; ein drittes NAND-Gatter (126), das konfiguriert ist, das Zweipunkt-Auf-Signal (!!AUF) zu erzeugen, indem es eine NAND-Verknüpfung auf dem Ausgangssignal des ersten NAND-Gatters (122) und einem Ausgangssignal eines vierten NAND-Gatters (128) durchführt; und das vierte NAND-Gatter (128), das konfiguriert ist, das Zweipunkt-Ab-Signal (! !AB) zu erzeugen, indem es eine NAND-Verknüpfung auf dem Ausgangssignal des zweiten NAND-Gatters (124) und einem Ausgangssignal des dritten NAND-Gatters (126) durchführt.
  13. Hybrid-Takt-Daten-Rückgewinnungsschaltung (100, 270) nach Anspruch 1, wobei der digitale Schleifenfilter (130) den digitalen Steuercode (DCC) erzeugt, indem er das Zweipunkt-Auf-Signal (!!AUF) und das Zweipunkt-Ab-Signal (!!AB) digital filtert.
  14. Hybrid-Takt-Daten-Rückgewinnungsschaltung nach Anspruch 1, wobei der digitale Schleifenfilter (130) umfasst: einen digitalen Multiplizierer (132), der konfiguriert ist, einen Wert, der durch das Zweipunkt-Auf-Signal (!!AUF) und das Zweipunkt-Ab-Signal (!!AB) angezeigt wird, mit einem Verstärkungsfaktor (G) zu multiplizieren; einen digitalen Verzögerungsblock (136), der konfiguriert ist, die Ausgabe des digitalen Steuercodes (DCC) zu verzögern, und den verzögerten digitalen Steuercode als einen vorherigen digitalen Steuercode (PDCC) auszugeben; und einen digitalen Addierer (134), der konfiguriert ist, eine Ausgabe des digitalen Multiplizierers (132) zu dem vorherigen digitalen Steuercode hinzuzuaddieren, und ein Ergebnis der Addition als den digitalen Steuercode auszugeben.
  15. Hybrid-Takt-Daten-Rückgewinnungsschaltung (100, 270) nach Anspruch 1, wobei der digital gesteuerte Oszillator (140) die Frequenz des Taktsignals (CLK) um einen Proportionalitätspfadfrequenzänderungsbetrag (fBB) verändert, für eine Zeitdauer, die der Pulsbreitendifferenz zwischen den Auf- und Ab-Signalen (AUF, AB) entspricht.
  16. Hybrid-Takt-Daten-Rückgewinnungsschaltung (100, 270) nach Anspruch 15, wobei der digital gesteuerte Oszillator (140) die Frequenz des Taktsignals (CLK) um den Proportionalitätspfadfrequenzänderungsbetrag (fBB) verändert, für die Zeitdauer, die der Pulsbreitendifferenz zwischen den Auf- und Ab-Signalen (AUF, AB) entspricht, wenn das Auf-Signal (AUF) eine Pulsbreite aufweist, die breiter als die des Ab-Signals (AB) ist, und die Frequenz des Taktsignals (CLK) um den Proportionalitätspfadfrequenzänderungsbetrag verringert, für die Zeitdauer, die der Pulsbreitendifferenz zwischen den Auf- und Ab-Signalen (AUF, AB) entspricht, wenn das Ab-Signal (AB) eine Pulsbreite aufweist, die breiter als die des Auf-Signals (AUF) ist.
  17. Hybrid-Takt-Daten-Rückgewinnungsschaltung (100, 270) nach Anspruch 1, wobei der digital gesteuerte Oszillator (140a) umfasst: einen Digital-Analog-Wandler (142a), der konfiguriert ist, den digitalen Steuercode (DCC) in eine Steuerspannung (CV) umzuwandeln; einen Spannungsanpassungsblock (144a), der konfiguriert ist, die Steuerspannung in Reaktion auf die Auf- und Ab-Signale (AUF, AB) anzupassen; und einen spannungsgesteuerten Oszillator (146a), der konfiguriert ist, das Taktsignal (CLK) mit der Frequenz auszugeben, die der angepassten Steuerspannung entspricht.
  18. Hybrid-Takt-Daten-Rückgewinnungsschaltung (100, 270) nach Anspruch 1, wobei der digital gesteuerte Oszillator (140b) umfasst: eine Stromquellenanordnung (141b), die eine Mehrzahl von Stromquellen enthält; eine Umschalteranordnung (142b), die konfiguriert ist, die Mehrzahl von Stromquellen gezielt zu verbinden, um einen Steuerstrom, der dem digitalen Steuercode entspricht, zu erzeugen; eine Auf-Stromquelle (143b), die konfiguriert ist, einen Additionsstrom zu erzeugen; einen Auf-Umschalter (144b), der konfiguriert ist, die Auf-Stromquelle (143b) so zu verbinden, dass der Additionsstrom zu dem Steuerstrom in Reaktion auf das Auf-Signal (AUF) addiert wird; eine Ab-Stromquelle (145b), die konfiguriert ist, einen Substraktionsstrom zu erzeugen; einen Ab-Umschalter (146b), der konfiguriert ist, die Ab-Stromquelle (145b) so zu verbinden, dass der Substraktionsstrom von dem Steuerstrom in Reaktion auf das Ab-Signal (AB) abgezogen wird; und ein stromgesteuerter Oszillator (147b), der konfiguriert ist, das Taktsignal (CLK) mit der Frequenz zu erzeugen, die einem durch die Umschalteranordnung (142b), den Auf-Umschalter (144b) und den Ab-Umschalter (146b) zugeführten Strom entspricht.
  19. Empfänger (250) umfassend: eine Hybrid-Takt-Daten-Rückgewinnungsschaltung (270), die konfiguriert ist, ein Taktsignal (CLK) und ein zurückgewonnenes Datensignal (RDAT) basierend auf einem durch einen Kommunikationskanal (240) empfangenen Eingangsdatensignal (IDAT) zu erzeugen, wobei die Hybrid-Takt-Daten-Rückgewinnungsschaltung (270) umfasst: einen linearen Phasendetektor (110, 110a, 110b), der konfiguriert ist, das zurückgewonnene Datensignal (RDAT) zu erzeugen, indem er das Eingangsdatensignal (IDAT) in Reaktion auf das Taktsignal (CLK) abtastet, und Auf- und Ab-Signale (AUF, AB) mit einer Pulsbreitendifferenz, die linear proportional zu einer Phasendifferenz zwischen dem Eingangsdatensignal (IDAT) und dem Taktsignal (CLK) ist, zu erzeugen; einen Arbiter (120), der die Auf- und Ab-Signale (AUF, AB), die durch den linearen Phasendetektor (110, 110a, 110b) erzeugt wurden, empfängt und in Reaktion darauf konfiguriert ist, basierend auf dem Auf- und Ab-Signal (AUF, AB), ein Zweipunkt-Auf-Signal (!!AUF), das anzeigt, dass eine Phase des Eingangsdatensignals (IDAT) einer Phase des Taktsignals (CLK) voreilt und ein Zweipunkt-Ab-Signal (!!AB), das anzeigt, dass die Phase des Taktsignals (CLK) der Phase des Eingangsdatensignals (IDAT) voreilt, zu erzeugen; einen digitalen Schleifenfilter (130), der mit dem Arbiter (120) verbunden ist und konfiguriert ist, einen digitalen Steuercode (DCC) basierend auf dem Zweipunkt-Auf-Signal (!!AUF) und dem Zweipunkt-Ab-Signal (!!AB) zu erzeugen; und einen digital gesteuerten Oszillator (140), der konfiguriert ist, eine Frequenz des Taktsignales (CLK) in Reaktion auf den digitalen Steuercode einzustellen und die Frequenz des Taktsignals (CLK) in Reaktion auf die Auf- und Ab-Signale (AUF, AB) anzupassen.
  20. Hybrid-Takt-Daten-Rückgewinnungsschaltung (100, 270) umfassend: einen linearen Phasendetektor (110, 110a, 110b), der konfiguriert ist, ein zurückgewonnenes Datensignal (RDAT) zu erzeugen, indem er ein Eingangsdatensignal (IDAT) in Reaktion auf ein Taktsignal (CLK) abtastet, und Auf- und Ab-Signale (AUF, AB) mit einer Pulsbreitendifferenz, die linear proportional zu einer Phasendifferenz zwischen dem Eingangsdatensignal (IDAT) und dem Taktsignal (CLK) ist, zu erzeugen; einen Arbiter (120), der die Auf- und Ab-Signale (AUF, AB) entlang eines Integralpfads (160) der Hybrid-Takt-Daten-Rückgewinnungsschaltung empfängt und konfiguriert ist, ein Zweipunkt-Auf-Signal (!!AUF) und ein Zweipunkt-Ab-Signal (!!AB) zu erzeugen; einen digitalen Schleifenfilter (130), der das Zweipunkt-Auf-Signal (!!AUF) und das Zweipunkt-Ab-Signal (!!AB) von dem Arbiter (120) entlang des Integralpfads empfängt und einen digitalen Steuercode (DCC) erzeugt; einen digital gesteuerten Oszillator (140), der den digitalen Steuercode von dem digitalen Schleifenfilter entlang des Integralpfads empfängt und die Auf- und Ab-Signale (AUF, AB) von dem linearen Phasendetektor entlang eines Proportionalitätspfad (150) empfängt, wobei der digital gesteuerte Oszillator ein angepasstes Taktsignal (CLK) mit einer Frequenz erzeugt, die an die von dem linearen Phasendetektor empfangenen Auf- und Ab-Signalen (AUF, AB) angepasst ist.
  21. Hybrid-Takt-Daten-Rückgewinnungsschaltung (100, 270) nach Anspruch 20, wobei der digital gesteuerte Oszillator (140) das angepasste Taktsignal (CLK) derart erzeugt, dass es eine erhöhte Frequenz aufweist, wenn ein Wert des digitalen Steuercodes (DCC) sich um einen Einheitsbetrag erhöht, und das angepasste Taktsignal (CLK)mit einer verringerten Frequenz erzeugt, wenn der Wert des digitalen Steuercodes sich um den Einheitsbetrag verringert.
  22. Hybrid-Takt-Daten-Rückgewinnungsschaltung (100, 270) nach Anspruch 20, wobei der digital gesteuerte Oszillator (140) eine Frequenz des Taktsignales (CLK) von einer Standardfrequenz f0 um einen Integralpfadfrequenzeinheitsänderungsbetrag α erhöht, in Reaktion auf den um einen Einheitsbetrag erhöhten digitalen Steuercode.
  23. Hybrid-Takt-Daten-Rückgewinnungsschaltung (100, 270) nach Anspruch 22, wobei der digital gesteuerte Oszillator (140) die Frequenz des Taktsignales (CLK) um einen Proportionalitätspfadfrequenzänderungsbetrag fBB erhöht, in Reaktion auf das Auf-Signal (AUF) mit einem hohen Logikpegel und das Ab-Signal (AB) mit einem niedrigen Logikpegel.
  24. Hybrid-Takt-Daten-Rückgewinnungsschaltung (100, 270) nach Anspruch 20, wobei der Integralpfad (160) einen digitalen Signalpfad umfasst.
  25. Hybrid-Takt-Daten-Rückgewinnungsschaltung (100, 270) nach Anspruch 20, wobei der Proportionalitätspfad (150) einen analogen Signalpfad umfasst.
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10523411B2 (en) * 2018-03-29 2019-12-31 Intel Corporation Programmable clock data recovery (CDR) system including multiple phase error control paths
KR20200032807A (ko) * 2018-09-18 2020-03-27 삼성디스플레이 주식회사 수신기 및 이를 포함하는 송수신기
KR102599059B1 (ko) * 2018-10-11 2023-11-08 삼성디스플레이 주식회사 트랜지션 검출기 및 이를 포함하는 클록 데이터 복원기
KR102509984B1 (ko) * 2018-10-12 2023-03-14 삼성전자주식회사 클락 신호의 주파수 및 위상을 감지하는 집적 회로 및 이를 포함하는 클락 및 데이터 복원 회로
US10749662B1 (en) * 2019-03-19 2020-08-18 Inphi Corporation Baud-rate time error detector
CN112332838B (zh) * 2019-07-30 2024-03-15 无锡有容微电子有限公司 一种相位检测器
CN110798151A (zh) * 2019-10-31 2020-02-14 深圳市锦锐科技有限公司 一种宽范围单调线性可调频率时钟电路
KR20220022398A (ko) * 2020-08-18 2022-02-25 삼성전자주식회사 적응적 등화를 수행하는 수신 회로 및 이를 포함하는 시스템
CN114760011B (zh) * 2021-10-15 2023-10-20 苏州纳芯微电子股份有限公司 单通道通信编码方法、解码方法、编码电路及解码电路
CN115800997B (zh) * 2023-01-31 2023-04-28 上海韬润半导体有限公司 一种全新的采样锁相环电路

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110133799A1 (en) * 2009-12-07 2011-06-09 Qualcomm Incorporated Configurable digital-analog phase locked loop
US8570082B1 (en) * 2013-02-27 2013-10-29 Taiwan Semiconductor Manufacturing Co., Ltd. PVT-free calibration circuit for TDC resolution in ADPLL
US20150288370A1 (en) * 2014-04-04 2015-10-08 International Business Machines Corporation Digital phase locked loop for low jitter applications

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100293256B1 (ko) * 1999-02-23 2001-06-15 윤덕용 빠른 클럭 동기 시간과 작은 지터 특성을 갖는 혼합 모드 클럭동기 회로
US7227918B2 (en) * 2000-03-14 2007-06-05 Altera Corporation Clock data recovery circuitry associated with programmable logic device circuitry
US7092474B2 (en) 2001-09-18 2006-08-15 Broadcom Corporation Linear phase detector for high-speed clock and data recovery
TWI300292B (de) * 2002-06-07 2008-08-21 Media Tek Inc
CN1485986A (zh) * 2002-09-24 2004-03-31 联发科技股份有限公司 降低时钟恢复系统中相位抖动的方法及装置
US7149914B1 (en) * 2003-09-26 2006-12-12 Altera Corporation Clock data recovery circuitry and phase locked loop circuitry with dynamically adjustable bandwidths
US7609798B2 (en) 2004-12-29 2009-10-27 Silicon Laboratories Inc. Calibrating a phase detector and analog-to-digital converter offset and gain
US7315217B2 (en) 2005-03-18 2008-01-01 Avago Technologies General Ip (Singapore) Pte Ltd. Linear phase-locked loop with dual tuning elements
US7580497B2 (en) * 2005-06-29 2009-08-25 Altera Corporation Clock data recovery loop with separate proportional path
CN1862273B (zh) * 2006-01-09 2010-04-21 北京大学深圳研究生院 一种测试时钟信号抖动的片上系统
US7764759B2 (en) * 2006-06-13 2010-07-27 Gennum Corporation Linear sample and hold phase detector for clocking circuits
KR101301698B1 (ko) * 2006-08-24 2013-08-30 고려대학교 산학협력단 선형 위상검출기 및 그것을 포함하는 클럭 데이터 복원회로
US8831140B2 (en) * 2007-03-16 2014-09-09 Altera Corporation Protocol-agnostic automatic rate negotiation for high-speed serial interface in a programmable logic device
US20110267122A1 (en) 2009-01-22 2011-11-03 Glonet Systems, Inc. All-digital clock data recovery device and transceiver implemented thereof
KR100989848B1 (ko) * 2009-08-31 2010-10-29 동국대학교 산학협력단 클럭 및 데이터 복원 회로
TW201123737A (en) * 2009-12-31 2011-07-01 Faraday Tech Corp Data and clock recovery circuit with proportional path
US8081013B1 (en) * 2010-07-13 2011-12-20 Amlogic Co., Ltd. Digital phase and frequency detector
CN102547196B (zh) * 2011-12-28 2014-04-16 成都国腾电子技术股份有限公司 数字视频接口数据恢复电路
US8948332B2 (en) 2012-11-16 2015-02-03 Analog Devices, Inc. Method of static phase offset correction for a linear phase detector
US9036764B1 (en) * 2012-12-07 2015-05-19 Rambus Inc. Clock recovery circuit
US9143367B2 (en) 2013-07-12 2015-09-22 Avago Technologies General Ip (Singapore) Pte. Ltd. Clock and data recovery architecture with adaptive digital phase skew
CN103684434A (zh) * 2013-12-19 2014-03-26 复旦大学 基于边沿线性化技术的25Gbps数据时钟恢复电路
KR20160008698A (ko) * 2014-07-14 2016-01-25 삼성전자주식회사 하이브리드 클럭 데이터 복구 회로, 및 이를 포함하는 시스템
CN105703767B (zh) * 2016-01-13 2018-10-12 中国科学技术大学先进技术研究院 一种高能效低抖动的单环路时钟数据恢复电路

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110133799A1 (en) * 2009-12-07 2011-06-09 Qualcomm Incorporated Configurable digital-analog phase locked loop
US8570082B1 (en) * 2013-02-27 2013-10-29 Taiwan Semiconductor Manufacturing Co., Ltd. PVT-free calibration circuit for TDC resolution in ADPLL
US20150288370A1 (en) * 2014-04-04 2015-10-08 International Business Machines Corporation Digital phase locked loop for low jitter applications

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