CN111490778A - 一种基于pd控制的延迟锁相环及其控制方法 - Google Patents
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Abstract
本发明公开了一种基于PD控制的延迟锁相环及其控制方法，本发明的延迟锁相环包括锁相输出时钟上升沿检测模块、参考时钟上升沿检测模块、误差计数模块、PD控制模块、可变模分频模块和初始化模块；本发明利用引入的高速时钟和PD控制模块，来取代器件延时线和相位选择器。本发明能够很好地跟踪输入信号的频率，当输入信号的频率发生突变时，能够很快地进入锁相稳定状态。
Description
技术领域
本发明涉及锁相环技术领域，具体涉及一种基于PD控制的延迟锁相环及其控制方法。
背景技术
随着集成电路的发展，时钟质量越来越成为人们关注的重点。DLL(Delay-LockedLoop),即延迟锁相环，被广泛地用于芯片内部时钟的控制，例如时钟延时消除、倍频分频和时钟校正等方面。
DLL通过调整延迟线上的延迟时间，使得DLL的输出时钟(Dllclk)和参考时钟(Refclk)的上升沿对齐，完成锁相的功能。图2是DLL的功能示意图。在没有DLL锁相的电路中，输出时钟(Actclk)的上升沿滞后参考时钟(Refclk)的上升沿actual_delay时间，此时，输出时钟(Actclk)的相位落后于参考时钟(Refclk)的相位；引入DLL后，输出时钟(Dllclk)的上升沿被延时added_delay时间，使得输出时钟(Dllclk)的上升沿与参考时钟(Refclk)的上升沿对齐，二者的相位差为零，实现锁相的目的。
传统的DLL主要通过器件延时线和相位选择器来实现时钟上升沿对齐的功能。图3为传统DLL的结构框图。理想的延迟线由一系列固定延时时间的延时单元串联组成；相位选择器根据输出时钟(Dllclk)和参考时钟(Refclk)二者的相位误差，自动调节延时单元的个数，使得输出时钟(Dllclk)的上升沿被推迟到合适的时间，实现锁相的功能。
传统DLL的实现方法存在一些缺点。首先，参考时钟(Refclk)的频率被延时线的长度所限制，这意味着参考时钟(Refclk)的频率不能很低，否则延时线的长度会变得很长；过长的延迟线会占用较大的面积，也会造成功耗的增加。并且，在FPGA实现过程中,是无法保证综合后的每个延时单元的延时时间是一致的，这会使得相位选择器要求的延时时间不可控,导致实际延迟时间可能超过要求的延时时间，系统就进入失锁状态。
发明内容
为了解决传统DLL存在的缺陷，本发明提供了一种基于PD控制的延迟锁相环。本发明利用引入的高速时钟和PD控制算法，来取代器件延时线和相位选择器。本发明能够很好地跟踪输入信号的频率，当输入信号的频率发生突变时，能够很快地进入锁相稳定状态。
本发明通过下述技术方案实现：
一种基于PD控制的延迟锁相环，包括锁相输出时钟上升沿检测模块、参考时钟上升沿检测模块、误差计数模块、PD控制模块、可变模分频模块和初始化模块；系统时钟Sysclk连接锁相输出时钟上升沿检测模块、参考时钟上升沿检测模块、误差计数模块、PD控制模块、可变模分频模块和初始模块；参考时钟Refclk连接参考时钟上升沿检测模块和初始化模块；锁相输出时钟上升沿检测模块的输出端和参考时钟上升沿检测模块的输出端均与误差计数模块的输入端连接；误差计数模块的输出端与PD控制模块的输入端连接；PD控制模块的输出端和初始化模块的输出端均与可变模分频模块的输入端连接；可变模分频模块的输出端连接锁相输出时钟上升沿检测模块，且可变模分频模块的输出信号即为锁相输出时钟Dllclk。
优选的，本发明的PD控制模块用于确定可变模分频模块中分频系数更新值Nnew，其中，该分频系数更新值Nnew表示如下：
Nnew＝Ncur+Kp(ERRcur)+Kd(ERRcur–ERRpre),
其中，Kp为比例系数，Kd为微分系数，ERRcur为参考时钟Refclk和锁相输出时钟Dllclk当前周期的相位误差信息，ERRpre为存储的参考时钟Refclk和锁相输出时钟Dllclk前一个周期的相位误差信息，Ncur为可变模分频模块中分频系数的当前值。
优选的，本发明的参考时钟上升沿检测模块用于确定参考时钟Refclk上升沿到来的时刻；所述锁相输出时钟上升沿检测模块用于确定锁相输出时钟Dllclk上升沿到来的时刻。
优选的，本发明的误差计数模块根据参考时钟Refclk上升沿到来的时刻和锁相输出时钟Dllclk上升沿到来的时刻来确定参考时钟Refclk和锁相输出时钟Dllclk的相位误差信息。
优选的，本发明的初始化模块用于确定可变模分频模块中分频系数的初始值Ninit。
优选的，本发明的可变模分频模块根据分频系数对系统时钟Sysclk进行分频输出锁相输出时钟Dllclk。
另一方面，本发明还提出了上述延迟锁相环的控制方法，该方法包括：
步骤S1，延迟锁相环进行复位，进入工作状态；
步骤S2，初始化模块计数了一个参考时钟Refclk周期时间后，输出计数值Ninit给可变模分频模块作为可变模分频模块的分频系数初始值，然后停止工作；
步骤S3，可变模分频模块根据分频系数初始值Ninit输出锁相输出时钟Dllclk；
步骤S4，参考时钟上述沿检测模块对参考时钟Refclk的上升沿进行检测，同时锁相输出时钟上升沿检测模块对锁相输出时钟Dllclk的上升沿进行检测；
步骤S5，误差计数模块对参考时钟上升沿检测模块的输出和锁相输出时钟上升沿检测模块的输出进行处理，得到参考时钟和锁相输出时钟的相位误差信息并将其输出至PD控制模块；
步骤S6，PD控制模块利用相位误差信息计算得到分频系数更新值并将其输出至可变模分频模块；
步骤S7，可变模分频模块根据分频系数更新值生成对应的时钟波形即为锁相输出时钟Dllclk并将其反馈到锁相输出时钟上升沿检测模块的输入端，形成控制环路。
本发明具有如下的优点和有益效果：
1、本发明利用引入的高速时钟和PD控制算法，来取代器件延时线和相位选择器。高速时钟对参考时钟和输出时钟的相位差进行计数，然后通过PD控制算法来减小二者的相位差，使其处于可以接受的范围。
2、本发明的参考时钟既可以工作在高频段，也可以工作在低频段；有效地解决了传统DLL在低频段出现的问题。
3、本发明不需要延迟线，利用系统时钟作为延时依据，既能减小面积，也可以降低功耗。本发明的延时时间是根据稳定的系统时钟来计算和实现，这就避免了使用延时单元来实现延时，完全避开了延时单元延时时间不一致的问题。
4、本发明的设计复杂度低，实现简单，易于在FPGA和ASIC上实现该设计。
附图说明
此处所说明的附图用来提供对本发明实施例的进一步理解，构成本申请的一部分，并不构成对本发明实施例的限定。在附图中：
图1为本发明的DLL结构框图。
图2为DLL功能示意图。
图3为传统DLL结构框图。
图4为本发明的DLL仿真结构示意图。
具体实施方式
在下文中，可在本发明的各种实施例中使用的术语“包括”或“可包括”指示所发明的功能、操作或元件的存在，并且不限制一个或更多个功能、操作或元件的增加。此外，如在本发明的各种实施例中所使用，术语“包括”、“具有”及其同源词仅意在表示特定特征、数字、步骤、操作、元件、组件或前述项的组合，并且不应被理解为首先排除一个或更多个其它特征、数字、步骤、操作、元件、组件或前述项的组合的存在或增加一个或更多个特征、数字、步骤、操作、元件、组件或前述项的组合的可能性。
在本发明的各种实施例中，表述“或”或“A或/和B中的至少一个”包括同时列出的文字的任何组合或所有组合。例如，表述“A或B”或“A或/和B中的至少一个”可包括A、可包括B或可包括A和B二者。
在本发明的各种实施例中使用的表述(诸如“第一”、“第二”等)可修饰在各种实施例中的各种组成元件，不过可不限制相应组成元件。例如，以上表述并不限制所述元件的顺序和/或重要性。以上表述仅用于将一个元件与其它元件区别开的目的。例如，第一用户装置和第二用户装置指示不同用户装置，尽管二者都是用户装置。例如，在不脱离本发明的各种实施例的范围的情况下，第一元件可被称为第二元件，同样地，第二元件也可被称为第一元件。
应注意到：如果描述将一个组成元件“连接”到另一组成元件，则可将第一组成元件直接连接到第二组成元件，并且可在第一组成元件和第二组成元件之间“连接”第三组成元件。相反地，当将一个组成元件“直接连接”到另一组成元件时，可理解为在第一组成元件和第二组成元件之间不存在第三组成元件。
在本发明的各种实施例中使用的术语仅用于描述特定实施例的目的并且并非意在限制本发明的各种实施例。如在此所使用，单数形式意在也包括复数形式，除非上下文清楚地另有指示。除非另有限定，否则在这里使用的所有术语(包括技术术语和科学术语)具有与本发明的各种实施例所属领域普通技术人员通常理解的含义相同的含义。所述术语(诸如在一般使用的词典中限定的术语)将被解释为具有与在相关技术领域中的语境含义相同的含义并且将不被解释为具有理想化的含义或过于正式的含义，除非在本发明的各种实施例中被清楚地限定。
为使本发明的目的、技术方案和优点更加清楚明白，下面结合实施例和附图，对本发明作进一步的详细说明，本发明的示意性实施方式及其说明仅用于解释本发明，并不作为对本发明的限定。
实施例1
本实施例提出了一种基于PD控制的延迟锁相环(DLL)。具体如图1所示，本实施例的延迟锁相环(DLL)主要由锁相输出时钟上升沿检测模块、参考时钟上升沿检测模块、误差计数模块、PD控制模块、可变模分频模块和初始化模块组成。系统时钟(Sysclk)是整个系统的主时钟，参考时钟(Refclk)是需要被锁定的时钟信号，锁相输出时钟(Dllclk)是锁定后的时钟信号。
如图1所示，系统时钟(Sysclk)连接锁相输出时钟上升沿检测模块、参考时钟上升沿检测模块、误差计数模块、PD控制模块、可变模分频模块和初始化模块；参考时钟(Refclk)连接参考时钟上升沿检测模块和初始化模块；锁相输出时钟(Dllclk)连接锁相输出时钟上升沿检测模块。锁相输出时钟上升沿检测模块的输出端和参考时钟上升沿检测模块的输出端连接到误差计数模块的输入端；误差计数模块的输出端连接到PD控制模块的输入端；PD控制模块的输出端连接到可变模分频模块的输入端；可变模分频模块的输出信号(Dllclk)即为整个系统的输出信号；初始化模块的输出端连接到可变模分频模块的输入端。
本实施例中各模块功能具体如下：
初始化模块用来确定可变模分频模块中分频系数的初始值Ninit。复位后系统进入工作状态，内部计数器开始统计当前参考时钟(Refclk)一个周期内的系统时钟(Sysclk)脉冲数。结束计数后，该计数器数值(Ninit)被用作可变模分频模块中分频系数的初始值。
参考时钟上升沿检测模块用来确定参考时钟(Refclk)上升沿到来的时刻。当输入信号(Refclk)的上升沿到来时，该模块的输出信号Refclk_posedge为有效，其余时间输出信号Refclk_posedge为无效。
锁相输出时钟上升沿检测模块用来确定锁相输出时钟(Dllclk)上升沿到来的时刻。当反馈回来的锁相输出时钟(Dllclk)的上升沿到来时，该模块的输出信号Dllclk_posedge为有效，其余时间输出信号Dllclk_posedge为无效。
误差计数模块用来确定参考时钟(Refclk)和锁相输出时钟(Dllclk)的相位误差信息。
当参考时钟(Refclk)的相位超前于锁相输出时钟(Dllclk)的相位，即先检测到Refclk_posedge有效时，在系统时钟控制下，该模块内部的计数器从零开始加一计数，直至检测到Dllclk_posedge有效。此时，计数器存储的数值ERR表示参考时钟(Refclk)超前锁相输出时钟(Dllclk)的相位信息。
当锁相输出时钟(Dllclk)的相位超前于参考时钟(Refclk)的相位，即先检测到Dllclk_posedge有效时，在系统时钟控制下，该模块内部的计数器从零开始减一计数，直至检测到Refclk_posedge有效。此时，计数器存储的数值ERR表示锁相输出时钟(Dllclk)超前参考时钟(Refclk)的相位信息。
PD控制模块用来确定可变模分频模块中分频系数的更新值Nnew。该模块采用PD(比例微分)控制方法，该控制方法在保证系统稳定性的同时，能够使系统尽快地进入锁相状态。该模块根据误差计数模块所输出的相位误差信息ERR，通过计算公式获得可变模分频模块中所需要的分频系数更新值Nnew。具体计算公式：Nnew＝Ncur+Kp(ERRcur)+Kd(ERRcur–ERRpre),其中Kp为比例系数，Kd为微分系数，ERRcur为参考时钟和锁相输出时钟当前周期的相位误差信息，ERRpre为存储的参考时钟和锁相输出时钟前一个周期的相位误差信息，Ncur为可变模分频模块中分频系数的当前值，Nnew为可变模分频模块中分频系数的更新值。
可变模分频模块用来输出时钟波形。该模块根据分频系数，对系统时钟(Sysclk)进行分频，输出时钟波形(Dllclk)。
本实施例进行锁相的具体控制过程如下：
1、复位后锁相环系统进入工作状态。
2、初始化模块计数了一个参考时钟(Refclk)周期时间后，输出计数值Ninit到可变分频模块，然后停止工作。可变分频模块根据Ninit输出相应的时钟波形。
3、参考时钟上升沿检测模块对参考时钟(Refclk)的上升沿进行检测，锁相输出时钟上升沿检测模块对锁相输出时钟(Dllclk)的上升沿进行检测。二者并行工作。
4、误差计数模块对锁相输出时钟上升沿检测模块的输出Dllclk_posedge和参考时钟上升沿检测模块的输出Refclk_posedge进行处理。内部计数器计数过程结束后，将数值ERR输出至PD控制模块。
5、PD控制模块利用当前相位误差ERR计算得到分频系数的更新值Nnew。之后将数值Nnew输出至可变模分频模块。
6、可变模分频模块根据Nnew生成对应的时钟波形为锁相输出时钟(Dllclk)，然后把锁相输出时钟(Dllclk)反馈到锁相输出时钟上升沿检测模块的输入端，形成控制环路。
7、控制环路不断循环调节锁相输出时钟(Dllclk)，经过数个循环后，最终输出与参考时钟(Refclk)固定相位差的时钟信号(Dllclk)。
实施例2
本实施例在FPGA上对上述实施例1提出的延迟锁相环进行仿真测试，具体如下：
根据上述实施例1描述的各模块功能、连接关系和处理流程，在FPGA上实现整个DLL设计。在该实现中，系统时钟(Sysclk)的频率为50MHz；参数Kp取为31/32，参数Kd取为15/16。
图4为DLL仿真结果图。
在该仿真中，信号locked_vaild为高电平表明系统进入锁相稳定状态；而锁相稳定状态意味着|ERRpre|<4,|ERRcur|<4。
如图4所示，在TA时刻，参考时钟(Refclk)的频率由5.2kHz突变到4.8kHz。系统对变大的相位误差进行调整；调整过程仅用五个参考时钟(Refclk)周期(约1ms)。从TB时刻起，系统就进入锁相稳定状态。
仿真结果表明，本发明可以很好地跟踪输入信号的频率；当输入信号的频率发生突变时，该系统也能很快地进入锁相稳定状态。
以上所述的具体实施方式，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施方式而已，并不用于限定本发明的保护范围，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (7)
1.一种基于PD控制的延迟锁相环，其特征在于，包括锁相输出时钟上升沿检测模块、参考时钟上升沿检测模块、误差计数模块、PD控制模块、可变模分频模块和初始化模块；系统时钟Sysclk连接锁相输出时钟上升沿检测模块、参考时钟上升沿检测模块、误差计数模块、PD控制模块、可变模分频模块和初始模块；参考时钟Refclk连接参考时钟上升沿检测模块和初始化模块；锁相输出时钟上升沿检测模块的输出端和参考时钟上升沿检测模块的输出端均与误差计数模块的输入端连接；误差计数模块的输出端与PD控制模块的输入端连接；PD控制模块的输出端和初始化模块的输出端均与可变模分频模块的输入端连接；可变模分频模块的输出端连接锁相输出时钟上升沿检测模块，且可变模分频模块的输出信号即为锁相输出时钟Dllclk。
2.根据权利要求1所述的一种基于PD控制的延迟锁相环，其特征在于，所述PD控制模块用于确定可变模分频模块中分频系数更新值Nnew，其中，该分频系数更新值Nnew表示如下：
Nnew＝Ncur+Kp(ERRcur)+Kd(ERRcur–ERRpre),
其中，Kp为比例系数，Kd为微分系数，ERRcur为参考时钟Refclk和锁相输出时钟Dllclk当前周期的相位误差信息，ERRpre为存储的参考时钟Refclk和锁相输出时钟Dllclk前一个周期的相位误差信息，Ncur为可变模分频模块中分频系数的当前值。
3.根据权利要求2所述的一种基于PD控制的延迟锁相环，其特征在于，所述参考时钟上升沿检测模块用于确定参考时钟Refclk上升沿到来的时刻；所述锁相输出时钟上升沿检测模块用于确定锁相输出时钟Dllclk上升沿到来的时刻。
4.根据权利要求3所述的一种基于PD控制的延迟锁相环，其特征在于，所述误差计数模块根据参考时钟Refclk上升沿到来的时刻和锁相输出时钟Dllclk上升沿到来的时刻来确定参考时钟Refclk和锁相输出时钟Dllclk的相位误差信息。
5.根据权利要求1-4任一项所述的一种基于PD控制的延迟锁相环，其特征在于，所述初始化模块用于确定可变模分频模块中分频系数的初始值Ninit。
6.根据权利要求1-4所述的一种基于PD控制的延迟锁相环，其特征在于，所述可变模分频模块根据分频系数对系统时钟Sysclk进行分频输出锁相输出时钟Dllclk。
7.权利要求1-6任一项所述的延迟锁相环的控制方法，其特征在于，该方法包括：
步骤S1，延迟锁相环进行复位，进入工作状态；
步骤S2，初始化模块计数了一个参考时钟Refclk周期时间后，输出计数值Ninit给可变模分频模块作为可变模分频模块的分频系数初始值，然后停止工作；
步骤S3，可变模分频模块根据分频系数初始值Ninit输出锁相输出时钟Dllclk；
步骤S4，参考时钟上述沿检测模块对参考时钟Refclk的上升沿进行检测，同时锁相输出时钟上升沿检测模块对锁相输出时钟Dllclk的上升沿进行检测；
步骤S5，误差计数模块对参考时钟上升沿检测模块的输出和锁相输出时钟上升沿检测模块的输出进行处理，得到参考时钟和锁相输出时钟的相位误差信息并将其输出至PD控制模块；
步骤S6，PD控制模块利用相位误差信息计算得到分频系数更新值并将其输出至可变模分频模块；
步骤S7，可变模分频模块根据分频系数更新值生成对应的时钟波形即为锁相输出时钟Dllclk并将其反馈到锁相输出时钟上升沿检测模块的输入端，形成控制环路。
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