JPH05300140A - 位相ロックループおよび位相検出器および入力波形の可変遅延を与えるための方法 - Google Patents
位相ロックループおよび位相検出器および入力波形の可変遅延を与えるための方法Info
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- JPH05300140A JPH05300140A JP2901793A JP2901793A JPH05300140A JP H05300140 A JPH05300140 A JP H05300140A JP 2901793 A JP2901793 A JP 2901793A JP 2901793 A JP2901793 A JP 2901793A JP H05300140 A JPH05300140 A JP H05300140A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0331—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop with a digital phase-locked loop [PLL] processing binary samples, e.g. add/subtract logic for correction of receiver clock
-
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- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
-
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- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
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- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
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- Signal Processing (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【目的】 ビットクロック検索のための位相ロックルー
プ（ＰＬＬ）のための新規な位相検出器を提供する。 【構成】 位相検出器（１）は複数個の可変装置遅延
（２０、２１）を用い、かつＶＣＯの拡張された周波数
範囲にわたるクロック期間のパーセントである一定の利
得領域を有し、１つの（ＰＬＬ）チップが広く異なる周
波数でいくつかの応用について動作することを可能にす
る。
プ（ＰＬＬ）のための新規な位相検出器を提供する。 【構成】 位相検出器（１）は複数個の可変装置遅延
（２０、２１）を用い、かつＶＣＯの拡張された周波数
範囲にわたるクロック期間のパーセントである一定の利
得領域を有し、１つの（ＰＬＬ）チップが広く異なる周
波数でいくつかの応用について動作することを可能にす
る。
Description
【０００１】
【発明の分野】この発明は位相検出器に関し、より特定
的には位相ロックループ中の可変周波数電圧制御発振器
を用いるデータ回復システムのための位相検出器に関す
る。
的には位相ロックループ中の可変周波数電圧制御発振器
を用いるデータ回復システムのための位相検出器に関す
る。
【０００２】
【発明の背景】直列デジタルデータ通信受信装置はデー
タを適切に回復するために、入来する直列データ速度に
同期されなければならないことが公知である。位相ロッ
クループと呼ばれる回路はこの目的のために使用されて
きた。位相ロックループは入来する直列データのデータ
速度に応答し、かつ前記入来するデータのタイミング
を、受信装置の電圧制御発振器（ＶＣＯ）によって発生
するクロックパルスと比較する。これらの２つの信号の
間で何等かの周波数または位相の差が検知されるときは
いつでも、位相エラー信号が発生し、それはＶＣＯを再
同期するために使用される。ファイバおよびマイクロ波
リンクにより通信データ速度が速くなるにつれて極度の
安定性、正確さおよびＶＣＯを訂正するための応答速度
がより重要となってきている。これらの異なる型の通信
リンクのいくつかは２００ＭＨｚでのＥＳＣＯＮおよび
２６６．７ＭＨｚでのＦｉｂｒｅ Ｃｈａｎｎｅｌ Ｓ
ｐｅｃｉｆｉｃａｔｉｏｎ（ＡＮＳＩ Ｘ３Ｔ９．３）
等の異なるデータ速度を用いる。入来する直列データを
ＶＣＯと比較する位相ロックループの部分は位相検出器
と呼ばれる。先行技術の位相検出器はこれらの応用の広
範囲の周波数にわたって最適に動作されることができ
ず、したがって応用ごとに異なる設計を必要とした。先
行技術の位相検出器の範囲は周波数およびパルス幅に感
応し、その結果それらは興味のある周波数範囲での高周
波数および低周波数の両方で信頼性をもって動作するこ
とができなかった。また獲得周波数、つまりもし動作の
間に失われればロックが再獲得される周波数が限定され
ていた。
タを適切に回復するために、入来する直列データ速度に
同期されなければならないことが公知である。位相ロッ
クループと呼ばれる回路はこの目的のために使用されて
きた。位相ロックループは入来する直列データのデータ
速度に応答し、かつ前記入来するデータのタイミング
を、受信装置の電圧制御発振器（ＶＣＯ）によって発生
するクロックパルスと比較する。これらの２つの信号の
間で何等かの周波数または位相の差が検知されるときは
いつでも、位相エラー信号が発生し、それはＶＣＯを再
同期するために使用される。ファイバおよびマイクロ波
リンクにより通信データ速度が速くなるにつれて極度の
安定性、正確さおよびＶＣＯを訂正するための応答速度
がより重要となってきている。これらの異なる型の通信
リンクのいくつかは２００ＭＨｚでのＥＳＣＯＮおよび
２６６．７ＭＨｚでのＦｉｂｒｅ Ｃｈａｎｎｅｌ Ｓ
ｐｅｃｉｆｉｃａｔｉｏｎ（ＡＮＳＩ Ｘ３Ｔ９．３）
等の異なるデータ速度を用いる。入来する直列データを
ＶＣＯと比較する位相ロックループの部分は位相検出器
と呼ばれる。先行技術の位相検出器はこれらの応用の広
範囲の周波数にわたって最適に動作されることができ
ず、したがって応用ごとに異なる設計を必要とした。先
行技術の位相検出器の範囲は周波数およびパルス幅に感
応し、その結果それらは興味のある周波数範囲での高周
波数および低周波数の両方で信頼性をもって動作するこ
とができなかった。また獲得周波数、つまりもし動作の
間に失われればロックが再獲得される周波数が限定され
ていた。
【０００３】この発明の目的は新規の位相シフタと、位
相検出方法と、作動可能な周波数範囲に対する期間の固
定パーセントである一定の利得領域を有する、位相検出
器とを提供することである。
相検出方法と、作動可能な周波数範囲に対する期間の固
定パーセントである一定の利得領域を有する、位相検出
器とを提供することである。
【０００４】
【発明の概要】上述の目的は、集積回路の形で実現する
ことが容易である、より広い一定の利得領域を有する一
定の利得位相検出回路を用いて達成される。
ことが容易である、より広い一定の利得領域を有する一
定の利得位相検出回路を用いて達成される。
【０００５】この発明の特徴はアナログ電圧によって制
御可能な複数個の同一の単位遅延セルを用いることであ
る。
御可能な複数個の同一の単位遅延セルを用いることであ
る。
【０００６】この発明のさらに他の特徴はそれに対して
動作可能な広範囲の周波数である。
動作可能な広範囲の周波数である。
【０００７】
【詳細な説明】図１を参照して、先行技術の位相ロック
ループの単純化されたブロック図が開示され、これは位
相検出器１′が入来する直列データビットストリーム５
をフィードバック接続４での電圧制御発振器３からのビ
ットクロックと比較していることを示す。位相検出器は
一対の制御信号ＰＵＰおよびＰＤＮを発生し、それらを
ライン６および６′を介してローパスフィルタ２へ送
る。ＰＵＰおよびＰＤＮはポンプアップおよびポンプダ
ウンを意味し、それらの用語はＶＣＯを制御するために
電圧をストアするキャパシタを充電することに関する。
ライン７のフィルタ２の出力はそれを制御するためにＶ
ＣＯ３に送られる。多くのスキームが先行技術において
用いられ、一般には位相検出器の一定の利得領域の幅は
位相または振幅のいずれにおいても周波数の関数のよう
に一定ではなかった。
ループの単純化されたブロック図が開示され、これは位
相検出器１′が入来する直列データビットストリーム５
をフィードバック接続４での電圧制御発振器３からのビ
ットクロックと比較していることを示す。位相検出器は
一対の制御信号ＰＵＰおよびＰＤＮを発生し、それらを
ライン６および６′を介してローパスフィルタ２へ送
る。ＰＵＰおよびＰＤＮはポンプアップおよびポンプダ
ウンを意味し、それらの用語はＶＣＯを制御するために
電圧をストアするキャパシタを充電することに関する。
ライン７のフィルタ２の出力はそれを制御するためにＶ
ＣＯ３に送られる。多くのスキームが先行技術において
用いられ、一般には位相検出器の一定の利得領域の幅は
位相または振幅のいずれにおいても周波数の関数のよう
に一定ではなかった。
【０００８】図２を参照してこの新規の位相検出器１の
ブロック図が一対の直列接続された単位遅延２０および
２１を含んで示される。単位遅延２１の出力２６は位相
検出器論理回路２２に接続される。単位遅延２０の出力
２６′は単位遅延２１の入力に接続される。ＶＣＯ３か
らのビットクロックはまたライン４で位相検出器論理回
路に接続される。フィルタ２のアナログ出力ＶＣＯＮ
は、先行技術のＶＣＯへの接続７に加えてコンダクタ
７′を介してライン２５で単位遅延２０および２１に送
られ、これから説明されるようにその動作を制御する。
論理２２の出力は先行技術のようにフィルタ２に接続さ
れた、ポンプアップ（ＰＵＰ）２３およびポンプダウン
（ＰＤＮ）２４出力である。
ブロック図が一対の直列接続された単位遅延２０および
２１を含んで示される。単位遅延２１の出力２６は位相
検出器論理回路２２に接続される。単位遅延２０の出力
２６′は単位遅延２１の入力に接続される。ＶＣＯ３か
らのビットクロックはまたライン４で位相検出器論理回
路に接続される。フィルタ２のアナログ出力ＶＣＯＮ
は、先行技術のＶＣＯへの接続７に加えてコンダクタ
７′を介してライン２５で単位遅延２０および２１に送
られ、これから説明されるようにその動作を制御する。
論理２２の出力は先行技術のようにフィルタ２に接続さ
れた、ポンプアップ（ＰＵＰ）２３およびポンプダウン
（ＰＤＮ）２４出力である。
【０００９】図３および図４を参照して、単位遅延回路
２０および２１の２分の１の回路ブロック図およびそれ
を説明する波形図が開示される。ボックス３０はマルチ
プレクサの記号を用いて示される、なぜならボックス３
０中の回路は入力ポート２および入力ポート１上の入力
を、重み付け加算するからであり、その重みは差動入力
３４に与えられたフィルタ２からのアナログフィードバ
ック電圧ＶＣＯＮによって定められる。図４は重み付け
が単位遅延回路２０の全体の遅延にどのように影響する
かを示す。図４は一例であり、かつグラフ４４および４
５は重み付け器／加算器３０の入力ポート２および１で
のデータの波形図であるという仮定のもとに描かれる。
時間軸に沿ったｔd は重み付け器／加算器ポートの入力
間の遅延の差であり、かつｔr はポート１でのデータの
０％−１００％の立上がり時間である。これからより詳
しく説明される重み付け器／加算器３０は、アナログフ
ィードバックＶＣＯＮに応答してポート１および２から
の電圧を組合わせる。重み付け器／加算器は異なるファ
クタによってその２つのポートでの電圧を乗算しかつそ
の結果を加算する機能を備える。各ポートの入力はグラ
フ４６に示される加算曲線に貢献するが、重み付けはポ
ート１での電圧をＡαによってかつポート２での電圧を
Ａ（１−α）によって乗算し、それからそれらを加算し
てライン４６で示される加算曲線を形成する。図４を参
照して、Ａが定数であり、かつ重み付けファクタまたは
変調定数であるαが０≦α≦１を満たすと仮定すると、
次のように示される。：
２０および２１の２分の１の回路ブロック図およびそれ
を説明する波形図が開示される。ボックス３０はマルチ
プレクサの記号を用いて示される、なぜならボックス３
０中の回路は入力ポート２および入力ポート１上の入力
を、重み付け加算するからであり、その重みは差動入力
３４に与えられたフィルタ２からのアナログフィードバ
ック電圧ＶＣＯＮによって定められる。図４は重み付け
が単位遅延回路２０の全体の遅延にどのように影響する
かを示す。図４は一例であり、かつグラフ４４および４
５は重み付け器／加算器３０の入力ポート２および１で
のデータの波形図であるという仮定のもとに描かれる。
時間軸に沿ったｔd は重み付け器／加算器ポートの入力
間の遅延の差であり、かつｔr はポート１でのデータの
０％−１００％の立上がり時間である。これからより詳
しく説明される重み付け器／加算器３０は、アナログフ
ィードバックＶＣＯＮに応答してポート１および２から
の電圧を組合わせる。重み付け器／加算器は異なるファ
クタによってその２つのポートでの電圧を乗算しかつそ
の結果を加算する機能を備える。各ポートの入力はグラ
フ４６に示される加算曲線に貢献するが、重み付けはポ
ート１での電圧をＡαによってかつポート２での電圧を
Ａ（１−α）によって乗算し、それからそれらを加算し
てライン４６で示される加算曲線を形成する。図４を参
照して、Ａが定数であり、かつ重み付けファクタまたは
変調定数であるαが０≦α≦１を満たすと仮定すると、
次のように示される。：
【００１０】
【数１】
【００１１】式（４）はｔx は重み付け器／加算器の変
調定数αの１次関数であり、かつ組合わされた曲線の立
上がり端縁の傾斜はポート１および２での電圧立上がり
時間の組合わせであることを示す。これは重み付け係数
の値に依存して可変遅延を与える。
調定数αの１次関数であり、かつ組合わされた曲線の立
上がり端縁の傾斜はポート１および２での電圧立上がり
時間の組合わせであることを示す。これは重み付け係数
の値に依存して可変遅延を与える。
【００１２】回路２２の組合わせ論理はビットクロック
と、直列ビットストリーム５′および５″と、最終遅延
装置のＵ出力５６およびＶ出力５７とを組合わせて、図
５に開示されるように位相検出器出力ＰＵＰおよびＰＤ
Ｎを導出する。
と、直列ビットストリーム５′および５″と、最終遅延
装置のＵ出力５６およびＶ出力５７とを組合わせて、図
５に開示されるように位相検出器出力ＰＵＰおよびＰＤ
Ｎを導出する。
【００１３】図５は２つの単位遅延段２０および２１
と、ＰＵＰ２３およびＰＤＮ２４を導出する組合わせ論
理２２とを含むこの発明の完全な位相検出器１の論理図
である。組合わせ論理２２についての真理表が表Ｉに示
される。
と、ＰＵＰ２３およびＰＤＮ２４を導出する組合わせ論
理２２とを含むこの発明の完全な位相検出器１の論理図
である。組合わせ論理２２についての真理表が表Ｉに示
される。
【００１４】
【表１】
【００１５】図６のタイミング図を参照するとこの発明
の利点が明らかとなる。曲線６２および６３は単位時間
遅延２１のライン５７上のＶ出力の時間変化を表わし、
かつライン６４および６５上の出力はライン５６出力か
ら導出されたＵ出力パルスを表わす。ライン６６および
６７のＰＵＰおよびＰＤＮパルスは図２のフィルタ２へ
伝達された信号であり、それらはＶＣＯへの平均電圧入
力および位相検出器へのフィードバックを訂正するため
に使用される。この発明の本質的かつ重要な特徴は、Ｐ
ＵＰパルスおよびＰＤＮパルス幅の時間の和の平均がＶ
ＣＯクロック期間の２分の１である、つまりＰＵＰ＋Ｐ
ＤＮはクロック期間の１／２にいつも等しいということ
である。この関係はＶＣＯの動作の広範囲の周波数全体
にわたる全周波数について真である。この発明の位相検
出器の範囲は、ＰＵＰプラスＰＤＮのパルス継続期間の
和のパルス間の時間に対する比率に比例する。この比率
は一定であるので、範囲は周波数に対して一定である。
の利点が明らかとなる。曲線６２および６３は単位時間
遅延２１のライン５７上のＶ出力の時間変化を表わし、
かつライン６４および６５上の出力はライン５６出力か
ら導出されたＵ出力パルスを表わす。ライン６６および
６７のＰＵＰおよびＰＤＮパルスは図２のフィルタ２へ
伝達された信号であり、それらはＶＣＯへの平均電圧入
力および位相検出器へのフィードバックを訂正するため
に使用される。この発明の本質的かつ重要な特徴は、Ｐ
ＵＰパルスおよびＰＤＮパルス幅の時間の和の平均がＶ
ＣＯクロック期間の２分の１である、つまりＰＵＰ＋Ｐ
ＤＮはクロック期間の１／２にいつも等しいということ
である。この関係はＶＣＯの動作の広範囲の周波数全体
にわたる全周波数について真である。この発明の位相検
出器の範囲は、ＰＵＰプラスＰＤＮのパルス継続期間の
和のパルス間の時間に対する比率に比例する。この比率
は一定であるので、範囲は周波数に対して一定である。
【００１６】図７に単位時間遅延の２分の１の構成的概
略の詳細がバイポーラトランジスタの実現において開示
される。トランジスタＱ１０１、Ｑ１０２およびＱ１０
３は図５のバッファ論理エレメント３１である。トラン
ジスタＱ１、Ｑ２およびＱ１１はバッファ３２であり、
かつトランジスタＱ３、Ｑ４およびＱ１２はバッファ３
３である。各バッファは１ナノ秒（またはそれより少な
い）のオーダでの遅延に貢献する。トランジスタＱ５、
Ｑ６、Ｑ７、Ｑ８、Ｑ９、Ｑ１０およびＱ１３は重み付
け器／加算器回路３０である。Ｑ９およびＱ１０にかか
る電圧ＶＣ−ＶＣＮは、これら２つのトランジスタにそ
れらが共有している全電流の量を変化させ、それに従っ
て図３および図４とともに説明されたように重み付け器
／加算器の出力波形ＵおよびＶの時間遅延を制御させ
る。
略の詳細がバイポーラトランジスタの実現において開示
される。トランジスタＱ１０１、Ｑ１０２およびＱ１０
３は図５のバッファ論理エレメント３１である。トラン
ジスタＱ１、Ｑ２およびＱ１１はバッファ３２であり、
かつトランジスタＱ３、Ｑ４およびＱ１２はバッファ３
３である。各バッファは１ナノ秒（またはそれより少な
い）のオーダでの遅延に貢献する。トランジスタＱ５、
Ｑ６、Ｑ７、Ｑ８、Ｑ９、Ｑ１０およびＱ１３は重み付
け器／加算器回路３０である。Ｑ９およびＱ１０にかか
る電圧ＶＣ−ＶＣＮは、これら２つのトランジスタにそ
れらが共有している全電流の量を変化させ、それに従っ
て図３および図４とともに説明されたように重み付け器
／加算器の出力波形ＵおよびＶの時間遅延を制御させ
る。
【００１７】この発明は開示された位相検出器の実施例
に限定されず、前掲の特許請求の範囲によって規定され
る範囲であると意図されるということか理解される。ま
たこの発明の位相検出器は何らかの特定の型のＶＣＯと
ともに使用するとは限定されないが、可変電流ソース遅
延装置を有する多重差動対回路を用いるリング発振器型
ＶＣＯが最も望ましい。リング発振器は、遅延装置がこ
の発明とともに開示された型と同一の単位時間遅延セル
設計で作られる場合は特に、この発明の位相検出器と都
合よく組合わせることが可能である。
に限定されず、前掲の特許請求の範囲によって規定され
る範囲であると意図されるということか理解される。ま
たこの発明の位相検出器は何らかの特定の型のＶＣＯと
ともに使用するとは限定されないが、可変電流ソース遅
延装置を有する多重差動対回路を用いるリング発振器型
ＶＣＯが最も望ましい。リング発振器は、遅延装置がこ
の発明とともに開示された型と同一の単位時間遅延セル
設計で作られる場合は特に、この発明の位相検出器と都
合よく組合わせることが可能である。
【図１】先行技術の位相ロックループのブロック図であ
る。
る。
【図２】この発明の位相ロックループのブロック図であ
る。
る。
【図３】この発明の単位遅延の概略図である。
【図４】図３の単位遅延の機能を説明する曲線の図であ
る。
る。
【図５】この位相検出器の発明の実施例の概略図であ
る。
る。
【図６】図５の実施例のタイミング図である。
【図７】この位相検出器の単位遅延の回路図である。
１ 位相検出器 ２ ローパスフィルタ ３ 電圧制御発振器
───────────────────────────────────────────────────── フロントページの続き (72)発明者 トーマス・コーン アメリカ合衆国、95125 カリフォルニア 州、サン・ホーゼイ、キーナン・ウェイ、 1380
Claims (10)
- 【請求項１】 直列データビットストリームのためのか
つそれと同期する位相ロックループにおいて、位相ロッ
クループはビットクロックを有するＶＣＯと、前記直列
データビットストリームを前記ビットクロックと比較
し、かつエラー信号をローパスフィルタへ通過させるた
めの位相検出器とを含み、前記ローパスフィルタは前記
位相検出器に結合され、かつ前記ローパスフィルタは前
記ＶＣＯに接続されて前記フィルタ出力に応答して前記
ＶＣＯの周波数を訂正し、改良点は、 前記ローパスフィルタの出力を前記位相検出器へ戻って
また結合する手段を含み、前記位相検出器は前記ローパ
スフィルタの出力に応答して時間遅延を含む、位相ロッ
クループ。 - 【請求項２】 位相ロックループのための位相検出器に
おいて、位相ロックループは直列に接続された位相検出
器と、ローパスフィルタと、ＶＣＯとを含み、前記位相
検出器は、 直列データビットストリームを受取るための第１の端子
手段と、 前記ＶＣＯからビットクロックを受取るための第２の端
子手段と、 前記ローパスフィルタからアナログ電圧を受取るための
第３の端子手段と、 前記第１の端子に接続され、かつ前記ローパスフィルタ
からの前記アナログ電圧に応答する可変時間遅延手段と
を含み、 前記位相検出器は周波数の固定パーセントとして一定の
利得領域を有し、前記位相検出器は組合わせ論理によっ
てポンプアップパルスおよびポンプダウンパルスを発生
する手段を含み、前記ポンプアップおよびポンプダウン
パルスの継続時間の和は、前記ＶＣＯの周波数範囲の全
体にわたって前記ビットクロックの期間の一定のパーセ
ントである、位相検出器。 - 【請求項３】 ポンプアップおよびポンプダウンパルス
を発生するための前記手段は可変時間遅延手段を含む、
請求項２に記載の位相検出器。 - 【請求項４】 前記可変時間遅延手段は、第１のポート
に与えられた第１の信号と第２のポートに与えられた第
２の信号とを重み付け加算する実行手段を含み、前記重
み付けは前記ローパスフィルタからの前記アナログ電圧
に応答し、かつ前記時間遅延手段は、前記重み付け加算
の可変幅パルスの関数である前記可変幅パルスの開始の
遅延時間を出力する手段をさらに含む、請求項３に記載
の位相検出器。 - 【請求項５】 前記組合わせ論理の入力は前記直列ビッ
トストリームと、前記ビットクロックと、前記可変時間
遅延手段の前記可変幅パルス出力とを含む、請求項４に
記載の位相検出器。 - 【請求項６】 前記可変時間遅延は複数個の直列の単位
遅延回路を含む、請求項５に記載の位相検出器。 - 【請求項７】 前記単位遅延回路の各々は第１および第
２の遅延経路を含みは、前記第１の遅延経路は複数個の
活性回路を介して前記重み付け平均を行なう手段の前記
第１のポートに結合され、かつ前記第２の遅延経路は前
記重み付け平均を行なう手段の前記第２のポートに結合
される、請求項６に記載の位相検出器。 - 【請求項８】 前記第１の遅延経路は少なくとも３つの
活性装置を含み、前記活性装置の各々は１ナノ秒のオー
ダで遅延に貢献する、請求項７に記載の位相検出器。 - 【請求項９】 入力波形の可変遅延を与えるための方法
であって、 前記入力波形を第１および第２の遅延ラインに並列に入
力するステップと、 前記第１の遅延ラインの出力ＶＤ１を加算器／重み付け
器回路の第１のポートに与えるステップと、 前記第２の遅延時間の出力ＶＤ２を前記加算器／重み付
け器の第２のポートに与えるステップとを含み、前記第
１の出力ＶＤ１は前記第２の出力ＶＤ２に関して時間ｔ
d によって遅延され、さらに前記加算器／重み付け器回
路中で出力ＶＤ１をαで重み付けしてＶ1 を形成するス
テップと、 前記加算器／重み付け器回路中で出力ＶＤ２を（１−
α）で重み付けしてＶ2を形成するステップと、 前記加算器／重み付け器中でＶ1 ＋Ｖ2 を加算してＶ3
を形成するステップと、 Ｖ3 を出力するステップとを含み、ここでＶ3 は前記第
２の出力ＶＤ２に関して、αが可変重み付け係数である
ｔd （１−α）によって遅延される、方法。 - 【請求項１０】 前記可変重み付け係数αは位相ロック
ループ中のローパスフィルタの出力から与えられたフィ
ードバック可変電圧であり、その可変フィードバック電
圧は入力データストリームのクロック速度と前記位相ロ
ックループのＶＣＯの周波数または位相との間のエラー
の程度である、請求項９に記載の方法。
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