JPH11341306A

JPH11341306A - デジタルｐｌｌ回路

Info

Publication number: JPH11341306A
Application number: JP10143405A
Authority: JP
Inventors: Ichiro Okamoto; 一郎岡本; Takaya Yamamura; 高也山村; Yasutaka Kotani; 保孝小谷; Shingo Yoshioka; 新吾吉岡
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1998-05-25
Filing date: 1998-05-25
Publication date: 1999-12-10
Anticipated expiration: 2018-05-25
Also published as: JP3900679B2

Abstract

(57)【要約】【課題】ＰＬＬをロックするまでの応答時間を少なく
するとともに、回路規模を小さくする。【解決手段】基準入力信号の周波数ｆrefをｎ倍して
周波数ｎｆrefの出力信号を生成するデジタルＰＬＬ回
路において、外部から供給された周波数ｆ／ｍの基準パ
イロット信号と、上記出力信号を可変分周手段でｍ分周
した周波数の帰還パイロット信号とを位相比較して、出
力信号の周波数を制御するアナログ位相比較手段を備え
た第１のループと、基準入力信号の各周期で出力信号を
カウントして、ｎとの差分を段数として生成するデジタ
ル周波数比較手段と、上記段数を積分して上記帰還パイ
ロット信号の周期毎に演算するノイズシェーパとを備
え、上記第１のループの上記可変分周手段の分周比を上
記ノイズシェーパにより変化させることにより出力信号
の周波数を制御する第２のループとを有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、２重ループのデジ
タルＰＬＬ回路に関する。

【０００２】

【従来の技術】従来より、入力信号のｎ倍の周波数で且
つ該入力信号に位相ロックした出力信号を得る手段とし
て、出力信号を分周手段でｎ分周して得られるｎ分周信
号と入力信号とを位相比較手段で位相比較し、上記出力
信号を生成する発信手段の発信位相を上記位相比較手段
の比較出力として得られる位相差信号で帰還制御するよ
うにしたＰＬＬ回路が知られている。そして、アナログ
位相比較器による比較出力で電圧制御型発振器（ＶＣ
Ｏ）の発信周波数を制御するようにしたアナログＰＬＬ
回路や原理的にアナログＰＬＬ回路の一部あるいは全部
をデジタル回路で構成したデジタルＰＬＬ回路が実用化
されている。

【０００３】例えば、ＨＤＴＶ方式のビデオ信号を処理
するデジタルビデオ信号処理回路では、入力ビデオ信号
の水平同期パルスから、入力水平同期パルスのｎ倍の周
波数のクロックを形成するのに、ＰＬＬ回路が用いられ
ている。

【０００４】図３３に、基準入力信号の周波数ｆrefを
ｎ倍にして周波数ｆck（ｆck＝ｎ×ｆref）の出力クロ
ックＣＫを生成するアナログＰＬＬ回路１００の一例を
示す。このアナログＰＬＬ回路１００は、アナログ位相
比較器１０１に基準入力信号が入力され、帰還カウンタ
１０２でｎ分周された出力クロックＣＫとの位相を比較
する。そして、このアナログＰＬＬ回路１００は、位相
比較した結果をアナログループフィルタ１０３に出力
し、アナログループフィルタ１０３からの直流成分をア
ナログＶＣＯ１０４に供給することにより、基準入力信
号の周波数ｆrefをｎ倍した周波数ｆckを有する出力ク
ロックＣＫを生成する。

【０００５】つぎに、従来において提案されていたデジ
タル位相比較型のＰＬＬ回路１１０を図３４に示す。こ
の図３４に示したデジタル位相比較型のＰＬＬ回路１１
０は、基準信号端子に供給される基準入力信号Ｓ（ｆre
f）の周波数ｆrefのｎ倍の周波数ｆck＝ｎ・ｆrefの出
力クロックＣＫ（ｆck）をアナログＶＣＯ１１１により
形成して出力端子から出力するものであって、上記基準
信号入力端子から基準入力信号Ｓ（ｆref）が供給され
るとともに上記アナログＶＣＯ１１１により形成された
出力クロックＣＫ（ｆref）が帰還カウンタを介して供
給されるデジタル位相比較器１１２と、アナログ位相比
較器１１３の比較出力がアナログループフィルタ１１４
を介して制御信号として上記アナログＶＣＯ１１１に供
給されることにより、該アナログＶＣＯ１１１の発振周
波数を帰還制御するようにした内ループ（アナログＶＣ
Ｏ１１１→デジタルＶＣＯ１１５→アナログ位相比較器
１１３→アナログループフィルタ１１４→アナログＶＣ
Ｏ１１１）を構成するとともに、上記デジタル位相比較
器１１２の比較出力が、デジタルループフィルタ１１６
を通過した比較結果が上記アナログＶＣＯ１１１の発振
周波数を帰還制御するようにした外ループ（アナログＶ
ＣＯ１１１→帰還カウンタ１１７→デジタル位相比較器
１１２→デジタルＶＣＯ１１１→アナログ位相比較器１
１３→アナログループフィルタ１１４→アナログＶＣＯ
１１１）を構成してなる。また、このデジタルＰＬＬ回
路１１０における帰還カウンタ１１７，デジタル位相比
較器１１２，デジタルループフィルタ１１６，デジタル
ＶＣＯ１１５は、単一クロックで動作するデジタル処理
ブロック１２０を構成している。

【０００６】このような図３４に示したＰＬＬ回路１１
０は、内ループと外ループを構成することで、出力クロ
ックＣＫ自身だけで動作する、単一クロックのロジック
回路で構成できる。また、このＰＬＬ回路１１０におい
て、外ループが安定して動作するためには、内ループの
帯域fp-Loopが外ループの帯域よりも広くなければなら
ないので、アナログ位相比較器１１３の比較周波数は、
基準入力信号の周波数に依存しない高い周波数となる。
従って、上述のアナログＰＬＬ回路１００と比較してア
ナログＰＬＬのループ帯域fp-Loopを高くすることがで
きる。従って、アナログＰＬＬに加わる多くのノイズを
抑制することができる。

【０００７】さらに、上述の図３４に示したＰＬＬ回路
１１０におけるデジタルＶＣＯ１１５の量子化精度の高
い理想的な特性で構成するには、図３５に示すように、
図３４のＰＬＬ回路１１０にサイン波テーブル１３１
と、多ビットＤ／Ａ１３２と、アナログポストフィルタ
１３３とを用いて、帰還パイロット信号のジッタを抑制
し、ノイズの少ないサイン波を発生させる手法がある。

【０００８】また、図３５に示したＰＬＬ回路１３０で
は、多ビットＤ／Ａ１３２を用いた一例を挙げたが、図
３６に示すように、１ビットＤ／Ａ１４１に置き換え、
デジタルＶＣＯ１５５を累加器１３４としたＰＬＬ回路
１４０がオーディオの分野で用いられている。この１ビ
ットＤ／Ａ１４１は、ノイズシェーパ１４２と、アナロ
グポストフィルタ１４３とから構成されている。このＰ
ＬＬ回路１４０では、１ビットＤ／Ａ１４１である程度
の量子化精度を確保するために、動作クロックの周波数
ｆckに対してＤ／Ａの信号帯域を低めに、すなわち帰還
パイロット信号の周波数ｆp_var＝ｆp_refを低めに設定
しなければならないので、内ループの帯域ｆp_Loopも図
３５に示したＰＬＬ回路１３０と比較して低くなってし
まう。

【０００９】一方、デジタル位相比較型のＰＬＬ回路１
５０としては、特開平9-23155号公報で開示されている
ように、図３７に示すようなものがある。このＰＬＬ回
路１５０は、アナログ回路で構成された内ループ（アナ
ログＶＣＯ１１１→可変分周器１５１→アナログ位相比
較器１１３→アナログループフィルタ１１４→アナログ
ＶＣＯ１１１）と、外側にこれを制御するデジタル回路
からなる外ループ（アナログＶＣＯ１１１→帰還カウン
タ１１７→デジタル位相比較器１１２→デジタルループ
フィルタ１１６→ノイズシェーパ１５２→可変分周器１
５１→アナログ位相比較器１１３→アナログループフィ
ルタ１１４→アナログＶＣＯ１１１）とを有する。アナ
ログ回路で構成された内ループには、周波数ｆp_refの
基準パイロット信号を外部から供給する。外ループを構
成するデジタル回路（デジタル位相比較器１１２、デジ
タルループフィルタ１１６、ノイズシェーパ１５２、可
変分周器１５１、帰還カウンタ１１７）は、出力クロッ
クＣＫ自身だけで動作する、単一クロックのロジック回
路で構成できる。

【００１０】なお、上述のＰＬＬ回路１５０は、出力ク
ロックＣＫを帰還カウンタ１１７及び可変分周器１５１
に出力される一例について説明したが、実際は同期回路
を構成して各タイミングの伝搬を確実にするために、出
力クロックをデジタル位相比較器１１２、デジタルルー
プフィルタ１１６、１次ノイズシェーパ１５２にも供給
する場合もある。

【００１１】上述したＰＬＬ回路１５０のデジタル位相
比較器１１は、図３８に示すように、基準入力信号Ｓ
（ｆref ）の立ち上がりエッジを検出するエッジ検出器
１６１と、上記帰還カウンタ１１７による上記出力クロ
ックＣＫのｎ分周データからランプ波形状の位相エラー
データを発生する位相エラー発生器１６２と、この位相
エラー発生器１６２により発生された位相エラーデータ
を上記エッジ検出器１６１によるエッジ検出のタイミン
グでラッチする位相エラーラッチ回路１６３により構成
される。この図３８に示した構成のデジタル位相比較器
１１２において、上記エッジ検出器１６１は、基準入力
信号Ｓ（ｆref ）の立ち上がりエッジを検出したら、１
クロック幅の検出パルスを上記位相エラーラッチ回路１
６３に供給する。また、上記位相エラー発生器１６２
は、上記帰還カウンタ１１７においてｎ＝６４として上
記出力クロックＣＫを６４分周した６ビット幅の６４分
周データについて、上記６４分周データが０のときに１
６（エラーとしては±０）を中心に０〜３１（エラーと
しては＋１５〜−１６）の間で−１の勾配を持つ５ビッ
トの位相エラーデータに変換する。そして、上記位相エ
ラーラッチ回路１６３は、上記エッジ検出器１６１から
供給される立ち上がりエッジの検出パルスのタイミング
で、上記５ビットの位相エラーデータをラッチして、そ
のまま５ビット幅で出力する。この図３８に示した構成
のデジタル位相比較器１１２では、上記位相エラーラッ
チ回路１６３によるラッチ出力として、出力クロックＣ
Ｋ単位の分解能の位相エラーデータを得ることができ
る。

【００１２】ここで、上記デジタル位相比較器１１２
は、例えば図３９に示すように、ランプ波形状の基準入
力信号Ｓ（ｆref ）をデジタル化するＡ／Ｄ変換器１７
１と、上記帰還カウンタ１１７によるｎ分周データをデ
コードするデコード回路１７２と、上記Ａ／Ｄ変換器１
７１によるデジタル出力として得られる位相エラーデー
タを上記デコード回路１７２によるデコード出力のタイ
ミングでラッチする位相エラーラッチ回路１７３により
構成しても良い。この図３９に示した構成のデジタル位
相比較器１２１では、上記位相エラーラッチ回路１７３
によるラッチ出力として、出力クロックＣＫ以下の分解
能の位相エラーデータを得ることができる。

【００１３】

【発明が解決しようとする課題】しかし、上述の図３５
に示したＰＬＬ回路１３０では、デジタル回路１２０が
デジタル位相比較器１１２、デジタルループフィルタ１
１６、累加器１３４、サイン波テーブル１３１及び帰還
カウンタ１１７からなり、アナログ回路が多ビットＤ／
Ａ１３２、アナログポストフィルタ１３３、アナログ位
相比較器１１３、アナログループフィルタ１１４及びア
ナログＶＣＯ１１１からなることから、回路量が多いと
いう欠点がある。

【００１４】また、図３６に示したＰＬＬ回路１４０で
は、図３５に示したＰＬＬ回路１３０と比較してノイズ
が大きくなるが、ノイズシェーパ１４２というロジック
が増える代わりにプロセスの複雑な多ビットＤ／Ａ１３
２がなくなり、ロジック部（デジタル位相比較器１１
２、デジタルループフィルタ１１６、ノイズシェーパ１
４２）をＬＳＩ化する前提なら全体の回路量は減る。し
かし、アナログポストフィルタ１４３、アナログループ
フィルタ１１４という２つのアナログのフィルタがなお
存在しており、回路量がまだ多い。

【００１５】また、図３７に示したＰＬＬ回路１５０で
は、図３４に示したＰＬＬ回路１１０と比較すると、Ｄ
／Ａコンバータがない分回路量は減っている。しかし、
このＰＬＬ回路１５０においては、ＰＬＬがロックする
と、出力クロックＣＫは基準入力信号の周波数ｆrefに
対して位相が固定するが、周波数ｆrefで位相比較して
いるため、ロックまでの応答時間が長いという問題点を
有する。

【００１６】そこで、本発明は、上述したような実情に
鑑みて提案されたものであり、ＰＬＬをロックするまで
の応答時間を少なくするとともに、回路規模が小さいデ
ジタルＰＬＬ回路を提供することを目的とする。

【００１７】

【課題を解決するための手段】上述の課題を解決する本
発明に係るデジタルＰＬＬ回路は、外部から供給された
周波数ｆ／ｍの基準パイロット信号と、上記出力信号を
可変分周手段でｍ分周した周波数の帰還パイロット信号
とを位相比較して、出力信号の周波数を制御するアナロ
グ位相比較手段を備えた第１のループと、基準入力信号
の各周期で出力信号をカウントして、ｎとの差分を評価
値として生成するデジタル周波数比較手段と、上記評価
値を積分して上記帰還パイロット信号の周期毎に演算す
るノイズシェーパとを備え、上記第１のループの上記可
変分周手段の分周比を上記ノイズシェーパにより変化さ
せることにより出力信号の周波数を制御する第２のルー
プとを有することを特徴とするものである。

【００１８】このようなデジタルＰＬＬ回路は、第１の
ループにおいてアナログ位相比較して出力信号の周波数
を制御し、第２のループにおいて第１のループで周波数
が制御された出力信号の周波数と基準入力信号とをデジ
タル周波数比較して第１のループを構成する可変分周器
の分周比を制御する。

【００１９】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しながら詳細に説明する。

【００２０】本実施の形態に係るデジタルＰＬＬ回路１
は、例えば図１に示すように構成される。この図１に示
したデジタルＰＬＬ回路１は、基準信号入力端子１０に
供給される基準入力信号Ｓ（ｆref ）の周波数ｆref の
ｎ倍の周波数ｆck＝ｎ・ｆref の出力クロックＣＫ（ｆ
ck）をアナログＶＣＯ８により形成して出力端子１２か
ら出力するものであって、上記基準信号入力端子１０か
ら基準入力信号Ｓ（ｆref ）が供給されるとともに上記
アナログＶＣＯ８により形成された出力クロックＣＫ
（ｆck）が供給されるデジタル周波数比較器２と、上記
基準入力信号Ｓ（ｆref ）の周波数ｆref よりも十分に
高い周波数ｆp_ref ｆref の基準パイロット信号Ｓ
（ｆp_ref ）が基準パイロット信号入力端子１１から供
給されるとともに上記アナログＶＣＯ８により形成され
た出力クロックＣＫ（ｆck）が可変分周器５を介して供
給されるアナログ位相比較器６を備える。そして、上記
アナログ位相比較器６の比較出力がアナログループフィ
ルタ７を介して制御信号として上記アナログＶＣＯ８に
供給されることにより、該アナログＶＣＯ８の発振周波
数を帰還制御するようにした内ループ（アナログＶＣＯ
８→可変分周器５→アナログ位相比較器６→アナログル
ープフィルタ７→アナログＶＣＯ８）を構成するととも
に、上記デジタル周波数比較器２の比較出力が、積分器
３を介してノイズシェーパ４に供給され、このノイズシ
ェーパ４から分周比制御データＫとして上記可変分周器
５に供給されることにより、上記アナログＶＣＯ８の発
振周波数を帰還制御するようにした外ループ（アナログ
ＶＣＯ８→デジタル周波数比較器２→積分器３→ノイズ
シェーパ４→可変分周器５→アナログ位相比較器６→ア
ナログループフィルタ７→アナログＶＣＯ８）を構成し
てなる。また、このデジタルＰＬＬ回路１におけるデジ
タル周波数比較器２，積分器３，ノイズシェーパ４及び
可変分周器５は、単一クロックで動作するデジタル処理
ブロック２０を構成している。

【００２１】デジタル周波数比較器２及び積分器３は、
図２に示すように、１５０Ｈｚの基準入力信号Ｓを生成
するパルス生成器２１と、アナログＶＣＯ８から供給さ
れる出力クロックＣＫの波数をカウントするメインカウ
ンタ２２と、０〜１７のカウントを繰り返すクロックカ
ウンタ２３と、出力クロックＣＫの波数に基づく段数ｍ
を検出するステップカウンタ２４と、レジスタ２５とを
有し、基準入力信号ＳとアナログＶＣＯ８からの出力ク
ロックＣＫとのデジタル周波数比較を行っている。この
デジタル周波数比較器２は、メインカウンタ２２を用い
て、基準入力信号Ｓ（ｆref）の１周期の間に出力クロ
ックＣＫをカウントし、波数を得る。この波数は、例え
ば「２７９０００」波であればＰＬＬはロックした状態
である。そして、「２７９０００」波に対して波数がず
れていれば出力クロックＣＫは基準入力信号に対してず
れていることとなる。デジタル周波数比較器２は、下記
表１に示すように、波数のずれに応じて±７段階（計１
５段階）の段数ｍを示す段数信号をステップカウンタ２
４により生成して、積分器３に出力する。

【００２２】

【表１】

【００２３】このデジタル周波数比較器２は、周波数比
較を行うときには、先ずパルス生成器２１から１５０Ｈ
ｚの立ち上がりエッジパルスを生成することにより、リ
セットパルスを生成する。また、このエッジパルスのタ
イミングに基づいて各カウンタ２２，２３及びレジスタ
２５の初期化を行うとともに、信号生成器２６を介して
ステップカウンタ２４及びレジスタ２７を初期化する。
なお、ステップカウンタ２４の初期値は「７」であり、
クロックカウンタ２３の初期値は「１７」である。

【００２４】次に、パルス生成器２１により生成された
エッジパルスにより、メインカウンタ２２がリセットさ
れ、計数の動作を行う。このメインカウンタ２２は、波
数が所定の値に達したと判断したらクロックカウンタ２
３に「enb18」という信号をたて、次にパルス生成器２
１から１５０Ｈｚのパルスがくるまで保持しておく。な
お、上記所定の値は、例えばＮＴＳＣ（National Telev
ision System Committee）信号（149.85Hz）に同期した
信号を生成するときには279156とされ、ＰＡＬ（Phase
Alternation by Line ）信号（150Hz）に同期した信号
を生成するときには278877とされる。次に、メインカウ
ンタ２２からの「enb18」という信号により、クロック
カウンタ２３は、０〜１７までのカウントを開始する。
次に、クロックカウンタ２３が０〜１７までの計１８を
カウントする度に、ステップカウンタ２４は、初期値の
「７」から「１」だけ減算され、この段数信号をレジス
タ２５に書き込む。

【００２５】次に、レジスタ２５に書き込まれた段数信
号は、積分器３に入力される。この積分器３は、前の周
期の分周比に周波数比較の段数信号を加算して、次の分
周比とするものである。この積分器３は、レジスタ２５
からの段数信号が入力される加算器２８と、リミッタ２
９とからなる。

【００２６】加算器２８には、レジスタ２５から段数信
号が入力されるとともに、レジスタ２７から段数ｍ’を
示す段数信号が入力される。そして、この加算器２８
は、入力された段数ｍ’を加算して新たな段数信号を生
成し、リミッタ２９に出力する。リミッタ２９は、加算
器２８で加算した結果得た段数を±２５６以内に制限す
るもので、これにより周波数可変範囲を41.175〜42.525
ＭＨｚとする。例えば、加算器２８からの段数が「−
３」とすると、下記表１より、デジタル周波数比較器２
での周波数比較した結果の周波数の誤差は、「-0.0228
〜-0.0163%」である。そして、次の分周比は「−３」と
されるので、周波数はおよそ 2.64ｋＨｚ×３／41.85ＭＨｚ＝０．０１８９％増加することとなり、基準入力信号Ｓの周期が変化して
いなければ、周波数の誤差は-0.0039〜+0.0026%となり
段数ｍ’は「０」に近づいていく。

【００２７】次に、図３に、デジタル周波数比較器２が
段数ｍ’を算出するときのタイミングチャートを示す。
この図３によれば、メインカウンタ２２には、（ａ）及
び（ｂ）に示すように、１５０Ｈｚの信号及びエッジパ
ルスがパルス生成器２１から入力される。そして、メイ
ンカウンタ２２は、（ｃ）に示すように、波数を０から
カウントして、例えば278882波で定常状態に達する。そ
して、波数が所定の値となると、メインカウンタ２２
は、時刻ｔ₁においてクロックカウンタ２３に「enb18」
という信号を出力する。クロックカウンタ２３は、「en
b18」という信号を入力したら、０〜１７までのカウン
トを行い、時刻ｔ₂に至るまで繰り返す。ここで、時刻
ｔ₁から時刻ｔ₂まででは、０〜１７を７回カウントする
ことにより、段数ｍを初期値の「７」から「０」とし、
（ｄ）及び（ｅ）に示すように、ステップカウンタ２４
の段数ｍを「０」とする。そして、このデジタル周波数
比較器２では、段数ｍを「０」として積分器３に出力す
る。時刻ｔ₃では、再び段数ｍを初期値の「７」とし、
一方、時刻ｔ₄から時刻ｔ₅まででは、０〜１７をカウン
トすることにより、段数ｍを初期値の「７」から「−
７」とし、（ｄ）及び（ｅ）に示すように、ステップカ
ウンタ２４の段数ｍを「−７」とする。

【００２８】つぎに、クロックカウンタ２３が動作を開
始してから段数信号を生成する一例について図４を参照
してさらに詳しく説明する。先ず、（ａ）及び（ｂ）に
示すように、「enb18」を示す信号がたってから、エッ
ジパルスが生成されるまで、クロックカウンタ２３で０
〜１７までを繰り返しカウントする。そして、クロック
カウンタが０〜１７までをカウントして、（ｃ）に示す
ように時刻ｔ₆に達すると、クロックカウンタ２３は、
（ｄ）に示すような信号をステップカウンタ２４に出力
する。そして、ステップカウンタ２４は、段数ｍを初期
値の「７」から１だけ減算して、「６」とする。このよ
うにクロックカウンタ２３が０〜１７までをカウントす
る度に、ステップカウンタ２４は、段数ｍを減算してい
くこととなる。そして、（ａ）に示すように、時刻ｔ７
でエッジパルスが生成されると、時刻ｔ７での段数ｍが
「−３」を示す段数信号をステップパルス２４で生成し
てレジスタ２５に出力する。そして、レジスタ２５から
の段数ｍは、加算器２８に出力され、レジスタ２７の段
数ｍ’とレジスタ２５からの段数とを加算することで
（ｆ）に示すように、新たな段数ｍ’を生成する。一
方、エッジパルスが生成されると、ステップカウンタ２
４は、初期化され、再び「７」とされる。

【００２９】次に、デジタル周波数比較器２で段数ｍを
生成するときにおいて、新たな段数ｍ’を生成してリセ
ットを行うときのタイムチャートを図５に示す。デジタ
ル周波数比較器２は、上述のように、（ａ）に示すクロ
ックの周波数、（ｂ）に示す１５０Ｈｚに基準入力信号
Ｓに応じて動作する。ここで、パルス生成器２１により
（ｃ）に示すエッジパルスが時刻ｔ₈において生成され
たときには、（ｄ）に示す「enb18」もたたなくなり、
（ｅ）に示すクロックカウンタ２３でのカウントも中止
初期化する。エッジパルスが生成される前には、（ｆ）
に示すように、ステップカウンタ２３で０〜１７までの
カウントがなされ、（ｉ）示すように段数が生成されて
いる。エッジパルスが生成された後は、（ｇ）に示すよ
うにクロックパルスで所定時間をカウントするととも
に、（ｊ）に示すように、時刻ｔ₈から時刻ｔ₉に至るま
で加算器２８による加算処理、リミッタ２９による計算
がなされることとなる。そして、（ｋ）に示すように、
リミッタ２９からの段数ｍ’が時刻ｔ₉においてレジス
タ２７に入力され、当該レジスタ２７から段数ｍ’を出
力する。そして、（ｈ）に示すように、ｔ₁₀において再
びエッジパルスが生成されることにより、（ｉ）に示す
段数も「７」とされる。

【００３０】ノイズシェーパ４は、図６に示すように、
例えば１次ノイズシェーパの一般形のものが使用可能で
ある。この１次ノイズシェーパは、上記積分器３からの
段数信号が供給される第１の加算器３１と、この第１の
加算器３１の加算出力が供給される量子化器３３及び第
２の加算器３２と、上記量子化器３３の出力が供給され
る（−１）乗算器３５と、上記第２の加算器３２の加算
出力が供給されるレジスタ３６とを備え、上記量子化器
３３の出力が上記（−１）乗算器３５を介して上記第２
の加算器３２に供給され、この第２の加算器３２の加算
出力が上記可変分周器５からのイネーブル信号のタイミ
ングで上記レジスタ３６によりラッチされて上記第１の
加算器３１に供給されるようになっている。

【００３１】このような構成の１次ノイズシェーパを用
いたノイズシェーパ４は、上記量子化器３３から＋６ｄ
Ｂ／ｏｃｔの周波数特性のノイズスペクトラムを持つ出
力を分周比制御データＫとして上記可変分周器５に供給
することになる。

【００３２】なお、上記第１の加算器３１の加算出力を
ｚ＋１ビットとし、このｚ＋１ビットの加算出力につい
て、上記量子化器３３もによりＬＳＢ側の下位ｚビット
を捨ててＭＳＢ側の１ビットを出力するものとすれば、
１次ノイズシェーパを用いたノイズシェーパ４は、上記
量子化器３３、（−１）乗算器３４及び第２の加算器３
２を省略して、図７に示すように、加算器３１と、この
加算器３１の加算出力を上記可変分周器５から供給され
るイネーブル信号によってラッチして該加算器３１に供
給するレジスタ３６により構成することができる。

【００３３】さらに、２次ノイズシェーパを用いたノイ
ズシェーパ４は、その一般形を図８に示すように、上記
積分器３からの段数信号が供給される第１の加算器３１
と、この第１の加算器３１の加算出力が供給される第２
の加算器３２と、この第２の加算器３２の加算出力が供
給される量子化器３３および第３の加算器３８と、上記
量子化器３３の出力が供給される第１の（−１）乗算器
３５と、上記第３の加算器３８の加算出力が供給される
第１のレジスタ３６と、この第１のレジスタ３６の出力
が供給される第２の（２）乗算器３７及び第２のレジス
タ３９と、この第２のレジスタ３９の出力が供給される
第３の（−１）乗算器４０とを備え、上記量子化器３３
の出力が上記第１の（−１）乗算器３５を介して上記第
３の加算器３８に供給され、この第３の加算器３８の加
算出力が上記可変分周器５からのイネーブル信号のタイ
ミングで上記第１のレジスタ３６によりラッチされて上
記第２の（２）乗算器３７を介して上記第２の加算器３
２に供給されるとともに、上記第１のレジスタ３６のラ
ッチ出力すなわち上記第３の加算器３８の加算出力が上
記可変分周器５からのイネーブル信号のタイミングで上
記第２のレジスタ３９によりラッチされて上記第３の
（−１）乗算器４０を介して上記第１の加算器３１に供
給されるようになっている。

【００３４】このような構成の２次ノイズシェーパを用
いたノイズシェーパ４は、上記量子化器３３から＋１２
ｄＢ／ｏｃｔの周波数特性のノイズスペクトラムを持つ
出力を分周比制御データＫとして上記可変分周器５に供
給することになる。

【００３５】なお、上記第２の加算器３２の加算出力を
ｚ＋２ビットとし、このｚ＋２ビットの加算出力につい
て、上記量子化器３３によりＬＳＢ側の下位ｚビットを
捨ててＭＳＢ側の２ビットを出力するものとすれば、２
次ノイズシェーパを用いたノイズシェーパ４は、上記量
子化器３３及び第１の（−１）乗算器３５及び第３の加
算器３８を省略して、図９に示すように、第１及び第２
の加算器３１，３２と、この加算器３２の加算出力を上
記可変分周器５から供給されるイネーブル信号によって
ラッチして第２の（２）乗算器３７を介して上記第２の
加算器３２に供給する第１のレジスタ３６と、この第１
のレジスタ３６のラッチ出力を第３の（−１）乗算器６
９を介して上記第１の加算器３１に供給する第２のレジ
スタ３９により構成することができる。

【００３６】上記可変分周器５は、上記ノイズシェーパ
４から供給される分周比制御データＫに応じた分周比で
上記アナログＶＣＯ８からの出力クロックＣＫ（ｆck）
を分周するものであって、その分周出力を帰還パイロッ
ト信号Ｓ（ｆp_var ）として上記アナログ位相比較器６
に供給する。

【００３７】可変分周器５は、例えば図１０に示すよう
に構成される。この図１０に示した可変分周器５は、上
記ノイズシェーパ４から分周比制御データＫが供給され
るロード値生成回路４１と、上記アナログＶＣＯ８から
の出力クロックＣＫ（ｆck）をカウントするカウンタ４
２と、このカウンタ４２の出力が供給されるデコーダ４
３を備える。

【００３８】この可変分周器５は、上記ロード値生成回
路４１により上記分周比制御データＫに応じて生成され
たロード値が上記デコーダ４３によるデコード出力のタ
イミングでロードされることにより、上記デコーダ４３
によるデコード出力として、上記ノイズシェーパ４から
供給される分周比制御データＫに応じた分周比で上記ア
ナログＶＣＯ８からの出力クロックＣＫ（ｆck）を分周
した帰還パイロット信号Ｓ（ｆp_var ）を上記アナログ
位相比較器６に供給する。

【００３９】ここで、図１１にノイズシェーパ４の詳細
なブロック図を示す。この２次ノイズシェーパとは、上
述の図９に示したノイズシェーパと同様の構成を有し、
レジスタ６１を介して１０ビットの段数ｍ’が入力され
るとともに、（−１）乗算器６３からの１０ビットの信
号及び（２）乗算器６４からの１０ビットの信号が入力
される。そして、１２ビットの加算器６２は、（ｆ）＝
５１２＋ｍ’という加算を行うとともに、（ｉ）＝
（ｆ）＋（ｇ）＋（ｈ）の加算を行い、当該加算結果
（ｉ）の上位３ビットををレジスタ６５に出力するとと
もに、結果（ｉ）の下位９ビットをレジスタ６７に出力
する。レジスタ６６には、レジスタ６７の出力が入力さ
れる。ここで、（−１）乗算器６３にはラッチ回路６６
からの下位の９ビットのデータが入力され、（２）乗算
器６４にはラッチ回路６７からの下位の９ビットのデー
タが入力される。ここで、レジスタ６５には、加算器６
２からの加算結果のうちの上位の３ビットが入力され
て、当該加算結果をカウンタ６８に出力する。このカウ
ンタ６８は、レジスタ６５からの加算結果に応じて分周
比を決定する分周比制御データＫを生成するものであ
り、例えば、レジスタ６５からの出力が「０」のときに
は、２９分周で出力クロックＣＫを分周するような分周
比制御データＫを生成して可変分周器５に出力する。

【００４０】このノイズシェーパ４は、平均分周比をＮ
とすると、Ｎ＝３０＋｛（５１２＋ｍ’）／５１２｝となる。ここで、段数ｍ’は-256≦ｍ’＜256である。
この図１１に示したノイズシェーパ４及び可変分周器５
と内ループとを組み合わせることにより、出力クロック
ＣＫの周波数ｆckは、 1.35MHz*30.5=41.175≦ｆck＜1.35MHz*31.5=42.525MHz となる。そして、この出力クロックＣＫは、基準パイロ
ット信号より、 1.35MHz/512=2.64KHz の分解能で得ることができる。なお、基準入力信号Ｓが
１５０Ｈｚで、デジタルＰＬＬ回路１がロックした状態
であるときには、平均分周比Ｎは「３１」となり、新た
な段数ｍ’は「０」となる。

【００４１】また、この可変分周器５は、図１２に示す
ように、ノイズシェーパ４に制御されることにより３〜
４分周で動作するものであっても良い。この図１２に示
すデジタルＰＬＬ回路１では、出力クロックＣＫがデジ
タル周波数比較器２及び可変分周器５にしか供給されて
いない一例について示しているが、ノイズシェーパ４に
供給しても良い。

【００４２】この３〜４分周の可変分周器５と１次ノイ
ズシェーパとの関係を図１３に示す。このノイズシェー
パ４は、例えば５ビットの信号が（１）乗算器５１及び
レジスタ５２から供給されて、６ビットの分周比制御デ
ータＫを出力する加算器５３と、１クロック幅のイネー
ブル信号のタイミングでラッチする５ビット幅のレジス
タ５４とからなる。このノイズシェーパ４は、結果的に
５ビット幅の信号をレジスタ５４に供給し、段数ｍ’を
可変分周器５に１ビット幅の分周比制御データＫを可変
分周器５に供給して、当該可変分周器５を３〜４分周で
動作させる。

【００４３】すなわち、ノイズシェーパ４から出力され
る分周比制御データＫの時系列は、ノイズシェーパ４に
入力される信号ｆが「０」であるときには、Ｋ＝０００
０００００００００００００００００００００００００
００００を繰り返すことになり、「１」の出現率が「０
／３２」で平均値が「０／３２」となる。また、ノイズ
シェーパ４に入力される段数ｍ’が「１」のときの分周
比制御データＫの時系列は、Ｋ＝００００００００００
０００００００００００００００００００００１を繰り
返すことになり、「１」の出現率が「１／３２」で平均
値が「１／３２」となる。さらに、上記段数ｍ’が
「２」のときの分周比制御データＫの時系列は、Ｋ＝０
００００００００００００００１００００００００００
００００１を繰り返すことになり、「１」の出現率が
「２／３２」で平均値が「２／３２」となる。以下同様
に、上記段数ｍ’が「ｎ」のときの分周比制御データＫ
の時系列は「１」の出現率が「（ｎ−１）／３２」で平
均値が「（ｎ−１）／３２」となる。これにより、上記
可変分周器７の分周比は、「４」の出現率が「（ｎ−
１）／３２」であって平均分周比Ｎが「３＋（ｎ−１）
／３２」となり、上記位相エラーデータが正方向に大き
くなるにしたがって、帰還パイロット信号Ｓ（ｆp_var
）の間隔クロック数の平均値すなわち平均分周比Ｎは
小さくなる。このノイズシェーパ４から可変分周器５に
出力される分周比制御データＫは、「０」であるときに
は可変分周器５を３分周で動作させるように制御し、
「１」であるときには可変分周器５を４分周で動作させ
るように制御する。

【００４４】すなわち、分周比の時系列は、ノイズシェ
ーパ４に入力される段数データｍ’が「０」であるとき
には、Ｋ＝３３３３３３３３３３３３３３３３３３３３
３３３３３３３３３３３３を繰り返すことになり、
「４」の出現率が「０／３２」で平均分周比Ｎが「３＋
０／３２」となる。また、ノイズシェーパ４に入力され
る段数データｍ’が「１」のときの分周比の時系列は、
Ｋ＝３３３３３３３３３３３３３３３３３３３３３３３
３３３３３３３３４を繰り返すことになり、「４」の出
現率が「１／３２」で平均分周比Ｎが「３＋１／３２」
となる。さらに、上記段数データｍ’が「２」のときの
分周比の時系列は、Ｋ＝３３３３３３３３３３３３３３
３４３３３３３３３３３３３３３３４を繰り返すことに
なり、「４」の出現率が「２／３２」で平均分周比Ｎが
「３＋２／３２」となる。以下同様に、上記段数データ
ｍ’が「ｎ」のときの分周比の時系列は「１」の出現率
が「（ｎ−１）／３２」で平均分周比Ｎが「３＋（ｎ−
１）／３２」となる。これにより、上記可変分周器５の
分周比は、「４」の出現率が「（ｎ−１）／３２」であ
って平均分周比が「３＋（ｎ−１）／３２」となり、上
記段数データｍ’が正方向に大きくなるにしたがって、
帰還パイロット信号Ｓ（ｆp_var ）の間隔クロック数の
平均値すなわち平均分周比Ｎは小さくなる。

【００４５】このように可変分周器５の分周比が可変制
御されることによって、上記アナログＶＣＯ８の発振周
波数すなわち出力クロックＣＫ（ｆck）の周波数ｆck
は、上記アナログ位相比較器６の比較出力を制御信号と
してアナログＶＣＯ８の発振周波数を帰還制御する内ル
ープが定常状態に達した後は、位相エラーデータの値ｎ
と基準パイロット信号Ｓ（ｆp_ref ）の周波数ｆp_ref
とで意義的に決まる周波数ｆck＝｛３＋（ｎ−１）／３
２｝×ｆp_ref に落ちつくことになる。

【００４６】すなわち、出力クロックＣＫの発信周波数
の時系列は、ノイズシェーパ４に入力される段数ｍ’が
「０」であるときには、可変分周器５の分周比は、「３
＋０／３２」とされ、その結果出力クロックＣＫの周波
数ｆckは「（３＋０／３２）×ｆp_ref」となる。ま
た、ノイズシェーパ４に入力される段数データｍ’が
「１」であるときには、可変分周器５の分周比は、「３
＋１／３２」とされ、その結果出力クロックＣＫの周波
数ｆckは「（３＋１／３２）×ｆp_ref」となる。さら
に、ノイズシェーパ４に入力される段数ｍ’が「２」で
あるときには、可変分周器５の分周比は、「３＋２／３
２」とされ、その結果出力クロックＣＫの周波数ｆckは
「（３＋２／３２）×ｆp_refとなる。以下同様に、ノ
イズシェーパ４に入力される段数ｍ’が「ｎ」であると
きには、可変分周器５の分周比は、「３＋ｎ／３２」と
され、その結果出力クロックＣＫの周波数ｆckは「（３
＋ｎ／３２）×ｆp_refとなる。

【００４７】このように、ノイズシェーパ４、可変分周
器５、アナログ位相比較器６、アナログループフィルタ
７及びアナログＶＣＯ８の各部が段数ｍ’で周波数が制
御されるＶＣＯとして扱えるので、デジタル周波数比較
器２と積分器３とをあわせることにより、デジタルＰＬ
Ｌ回路１として構成される。

【００４８】また、上記アナログ位相比較器６は、上記
基準パイロット信号入力端子１１から供給される基準パ
イロット信号Ｓ（ｆp_ref ）と上記可変分周器５から供
給される帰還パイロット信号Ｓ（ｆp_var ）とを位相比
較するもので、その比較出力として、上記基準パイロッ
ト信号Ｓ（ｆp_ref ）に対して帰還パイロット信号Ｓ
（ｆp_var ）の位相が遅れている場合には正の位相エラ
ー信号を上記アナログループフィルタ７を介して制御信
号として上記アナログＶＣＯ８に供給し、また、上記基
準パイロット信号Ｓ（ｆp_ref ）に対して帰還パイロッ
ト信号Ｓ（ｆp_var ）の位相が進んでいる場合には負の
位相エラー信号を上記アナログループフィルタ７を介し
て制御信号として上記アナログＶＣＯ８に供給するよう
になっている。

【００４９】また、上記アナログループフィルタ７は、
上記アナログ位相比較器６の比較出力を制御信号として
上記アナログＶＣＯ８の発振位相を帰還制御する内ルー
プで負帰還がかかるように正のゲインを持ち、所望の帯
域ｆp_Loop＜ｆp_ref を得るための周波数特性を有する
フィルタからなる。

【００５０】さらに、上記アナログＶＣＯ８は、上記ア
ナログループフィルタ７を介して制御信号として供給さ
れる上記アナログ位相比較器６の比較出力すなわち位相
エラーが高いほど、出力クロックＣＫ（ｆck）の周波数
ｆckが高くなる特性を有する電圧制御型発振器からな
る。

【００５１】また、このデジタルＰＬＬ回路１におい
て、ノイズシェーパ４と可変分周器５との間には図１４
に示すように、外部から制御可能となされたスイッチ回
路５０を設けても良い。このスイッチ回路５０は、外部
制御信号が入力されることにより、開閉制御がなされ
る。このスイッチ回路５０は、開状態となされることに
より、上述の内ループ及び外ループでデジタルＰＬＬ回
路１を構成し、閉状態となされることにより、内ループ
のみでデジタルＰＬＬ回路１を構成する。

【００５２】このように、スイッチ回路５０を設け、内
ループ及び外ループで構成する場合のみならず、内ルー
プのみで動作させることにより、アナログＶＣＯ８から
可変分周器５に出力される出力クロックＣＫの周波数ｆ
ckが高くなり、可変分周器５からの信号でアナログ位相
比較器６でアナログ位相比較を行うため、出力クロック
の位相ジッタを低減することができる。従って、このデ
ジタルＰＬＬ回路１は、使用目的に応じてスイッチ回路
５０の開閉状態を切り替えることにより、出力クロック
ＣＫの最適化を図ることができる。また、このスイッチ
回路５０を備えたデジタルＰＬＬ回路１によれば、例え
ば基準入力信号に位相ジッタが多いときには、出力ロッ
クＣＫの位相ジッタも大きくなるが、基準入力信号Ｓの
位相ジッタに応じてスイッチ回路５０の開閉状態を制御
することにより、出力クロックＣＫの最適化を図ること
ができる。

【００５３】なお、図１５に示すように、ユーザからの
制御信号等を例えば図１６に示すノイズシェーパ４の量
子化器３３に供給することにより、ノイズシェーパ４か
ら出力する分周比制御データＫを制御しても良い。この
ようにノイズシェーパ４に制御信号を供給することによ
り、可変分周器５の分周比を制御することができる。

【００５４】さらに、図１６に示すように、ノイズシェ
ーパ４と積分器３との間に外部からの制御信号により開
閉制御されるスイッチ５１を配設しても良い。このよう
に、このスイッチ５１が開状態となされたときには、上
述の制御信号はノイズシェーパ４には供給されず、閉状
態なされたときには上述の制御信号がノイズシェーパ４
に供給されて、可変分周器５の分周比を制御する動作モ
ードとなされる。

【００５５】このノイズシェーパ４は、上述したような
構成を有することで、積分器３から供給される段数ｍ’
により可変分周器５の分周比を下記の式を用いて制御す
る。分周比＝基本分周比＋（１度に変化できる量）＊
ｍ’ここで、基本分周比を３１とし、一度に変化できる
量を「１／６４」とすると、分周比＝３１＋（ｍ’／
６４）となる。さらに、段数ｍ’の値が「１５」とき
の途中計算結果を以下に示す。 15+15=30<64 --- 31分周 30+15=45<64 --- 31分周 45+15=60<64 --- 31分周 60+15=75>64 75-64=11 --- 32分周 11+15=26<64 --- 31分周 26+15=41<64 --- 31分周 41+15=56<64 --- 31分周 56+15=71>64 71-64=7 --- 32分周 7+15=22<64 --- 31分周 22+15=37<64 --- 31分周 37+15=52<64 --- 31分周 52+15=67>64 67-64=3 --- 32分周 3+15=18<64 --- 31分周 18+15=33<64 --- 31分周 33+15=48<64 --- 31分周・・・・この途中計算結果より、複数回の計算のうち、３２分周
が行われる。なお、この計算結果は、あくまでノイズシ
ェーパ４が行う計算の一部であり、実際はより多く計算
が実行されるが、３２分周となる割合が全体の０．２３
４％程度となるので、上記の分周比の 31+15/64=31.23
4 となる。

【００５６】つぎに、２次ノイズシェーパで内ループの
可変分周器５を制御する一例について説明する。このデ
ジタルＰＬＬ回路１は、図１７に示すように、２〜５分
周の可変分周器５と２次ノイズシェーパとが接続されて
なり、図１８に示すように接続されている。

【００５７】図１８に示した２次ノイズシェーパ及び可
変分周器５において、２次ノイズシェーパ４から出力さ
れる分周比制御データＫは、ノイズシェーパ４の分周比
制御データＫが「０」であるときには２分周となり、ノ
イズシェーパ４の分周比制御データＫが「１」であると
きには３分周となり、ノイズシェーパ４の分周比制御デ
ータＫが「２」であるときには４分周となり、ノイズシ
ェーパ４の分周比制御データＫが「３」であるときには
５分周となる。すなわち、分周比制御データＫの時系列
は、段数データｍ’が「０」のときには、Ｋ＝１１１１
１１１１１１１１１１１１１１１１１１１１１１１１１
１１１を繰り返すことになり、平均値が「１＋０／３
２」となる。また、ノイズシェーパ４に入力される段数
ｍ’が「１」のときの分周比制御データＫの時系列の平
均値が「１＋１／３２」となる。さらに、上記段数ｍ’
が「２」のときの分周比制御データＫの時系列の平均値
が「１＋２／３２」となる。以下同様に、上記段数ｍ’
が「ｎ」のときの分周比制御データＫの時系列の平均値
が「１＋ｎ／３２」となる。

【００５８】これに伴い、分周比の平均値は、段数ｍ’
が「０」のとき「３＋０／３２」となる。また、段数
ｍ’が「１」のとき「３＋１／３２」となり、さらに段
数ｍ’が「２」のとき「３＋２／３２」となる。以下同
様に、段数ｍ’が「ｎ」であるときには「３＋ｎ／３
２」となる。

【００５９】つぎに、デジタルＰＬＬ回路１において、
外ループの２次ノイズシェーパで出力クロックＣＫの位
相ジッタを低減する一例について説明する。位相ジッタ
をさらに低減させるためには、図１９及び図２０に示す
ように、１次ノイズシェーパ４と可変分周器５とを用
い、ノイズシェーパ４に入力する段数ｍ’を６ビット幅
に増やし、アナログループフィルタ７基準パイロット信
号及び帰還パイロット信号の周波数の１／１６のカット
オフ周波数を有するＬＰＦ特性する。そして、ノイズシ
ェーパ４に入力される段数ｍ’を固定データ「１」とし
たとき、すなわち、出力クロックＣＫの周波数ｆckは基
準パイロット信号の周波数ｆp_refを（３＋１／６４）
倍している場合、図１９及び図２０に示した可変分周器
５の出力のシミュレーション結果を図２１に示し、出力
クロックＣＫの位相ジッタを図２２に示す。

【００６０】また、ノイズシェーパ４を２次ノイズシェ
ーパとしたときの全体ブロック図を図２３に示すととも
に、２次ノイズシェーパと可変分周器５とを図２４に示
す。そして、図２３に示したノイズシェーパ４及び可変
分周器５を有するデジタルＰＬＬ回路１のアナログＶＣ
Ｏ８から出力される出力クロックＣＫの位相ジッタをシ
ミュレーション結果を図２５に示す。

【００６１】さらに、アナログループフィルタ７が基準
パイロット信号の周波数ｆp_refの約１／１６のカット
オフを持つ場合の出力クロックＣＫの位相ジッタのシミ
ュレーション結果を図２６に示す。

【００６２】これら図２２〜図２６から明らかなよう
に、２次ノイズシェーパを有するデジタルＰＬＬ回路１
の出力クロックＣＫが１次ノイズシェーパを有するデジ
タルＰＬＬ回路１の出力クロックよりも位相ジッタが低
減されていることがわかる。

【００６３】したがって、アナログループフィルタ７を
スルーしてアナログＶＣＯ８に出力したときよりも、ア
ナログループフィルタ７がＬＰＦとした方が位相ジッタ
を低減することができる。

【００６４】このように構成されたデジタルＰＬＬ回路
１では、ノイズシェーパ４を１次ノイズシェーパとした
場合において、図２７に示すように、１次ノイズシェー
パ、可変分周器５、アナログ位相比較器６、アナログル
ープフィルタ７及びアナログＶＣＯ８からなるブロック
が積分器３からの入力データで発信周波数が制御される
ＶＣＯ７０として扱える。従って、このデジタルＰＬＬ
回路１によれば、当該ブロック以外のデジタル周波数比
較器２及び積分器３と併せてＰＬＬを構成していること
がわかる。

【００６５】つぎに、上述のデジタルＰＬＬ回路１が異
なるモードが例えばユーザにより選択されることで、異
なる動作を行うものの一例について図２８を参照して説
明する。

【００６６】このデジタルＰＬＬ回路８０は、図１に示
したデジタルＰＬＬ回路１と同様の動作を行う。このデ
ジタルＰＬＬ回路８０は、デジタルＰＬＬブロック８１
とアナログＰＬＬブロック８２とからなる。デジタルＰ
ＬＬブロック８１は、上述のデジタル周波数比較器２及
び積分器３の機能を有する周波数比較・積分回路８３と
上述のノイズシェーパ４及び可変分周器５の機能を有す
るノイズシェーパ・分周回路８４とを含む。アナログＰ
ＬＬブロック８２は、アナログ位相比較器６の機能を有
するアナログ位相比較回路８５とアナログＶＣＯ８の機
能を有するＶＣＯ８７とフレームロックモード時使用さ
れるＯＳＣ（オシレータ）８８から構成される。

【００６７】このデジタルＰＬＬ回路８０は、デジタル
ＰＬＬブロック８１とアナログＰＬＬブロック８２とア
ナログＰＬＬブロック８２の外付け回路としてアナログ
ループフィルタの機能を有するＬＰＦ８６と、フレーム
ロックモード時に使用されるVari capl９３と、アナロ
グＰＬＬブロック８２から出力される出力クロックＣＫ
の周波数成分（４１．８５ＭＨｚ）を増幅するアンプ８
９とを備える。

【００６８】このようなデジタルＰＬＬ回路８０には、
１５０Ｈｚの基準入力信号が周波数比較・積分回路８３
に入力されるとともに、ユーザから動作モードを示す制
御信号がノイズシェーパ・分周回路８４、デジタルＰＬ
Ｌブロック８１内のセレクタ９０及びアナログＰＬＬブ
ロック８２内のセレクタ９１に入力される。また、アナ
ログＰＬＬブロック８２のアナログ位相比較回路８５に
は、１．３５ＭＨｚの基準パイロット信号がデジタルＰ
ＬＬブロック８１の１／１０周波数変換回路９２を介し
て入力される。

【００６９】このデジタルＰＬＬ回路８０で生成された
出力クロックＣＫは、アナログＰＬＬブロック８１から
アンプ８９を介してデジタルＰＬＬブロック８１内の周
波数比較・積分回路８３に入力させることで外ループを
構成し、ノイズシェーパ・分周回路８４に入力させるこ
とで内ループを構成する。

【００７０】このようなデジタルＰＬＬ回路８０におい
て、ノイズシェーパ・分周回路８４は、入力された信号
を２９分周〜３３分周までの範囲で分周することができ
る。そして、デジタルＰＬＬ回路８０は、ユーザからの
制御信号に応じて、分周固定モードと、フレームロック
モードとの２つの動作モードで出力クロックの周波数制
御を行う。例えば分周固定モードで動作するとき、ノイ
ズシェーパ・分周回路８４には「ＯＦＦ」を示す制御信
号が入力されるとともにセレクタ９１には「Ｈ」を示す
制御信号が入力される。これに対してフレームロックモ
ードで動作するときには、ノイズシェーパ・分周回路８
４には「ＯＮ」を示す制御信号が入力されるとともにセ
レクタ９１には「Ｌ」を示す制御信号が入力される。

【００７１】分周固定モードは、発振する４１．８５Ｍ
Ｈｚをノイズシェーパ・分周回路８４で例えば３１分周
し、１３．５ＭＨｚとを比較してロックを行う動作モー
ドである。一方、フレームロックモードは、基準入力信
号の周波数変動に応じて、発振する出力クロックＣＫの
周波数ｆckも追随して変動させる動作モードである。

【００７２】分周固定モードを示す制御信号がノイズシ
ェーパ・分周回路８４及びセレクタ９１に入力されたと
きには、図２９中の太線で示すような信号経路で出力ク
ロックＣＫを生成する。すなわち、分周固定モードで
は、アンプ８９からの出力クロックＣＫがノイズシェー
パ・分周回路８４に入力されるとともに、１／１０周波
数変換回路９２に１３．５ＭＨｚの信号が入力される。
そして、ノイズシェーパ・分周回路８４は３１分周固定
で分周を行い、アナログ位相比較回路８５に出力する。
一方、１／１０周波数変換回路９２からは１．３５ＭＨ
ｚの基準パイロット信号をアナログ位相比較回路８５に
出力する。そして、このアナログ位相比較回路８５は、
位相比較を行いその結果をＬＰＦ８６を介してＶＣＯ８
７に出力し、ＶＣＯ８７からの信号をセレクタ９１を介
してアンプ８９に入力することにより、出力クロックＣ
Ｋを生成する。

【００７３】一方、フレームロックモードを示す制御信
号がノイズシェーパ・分周回路８４及びセレクタ９１に
入力されたときには、図３０中の太線で示すような信号
経路で出力クロックＣＫを生成する。すなわち、フレー
ムロックモードでは、周波数変換・積分回路８３に例え
ば１５０ＭＨｚのＰＡＬ方式の基準入力信号が入力され
る。そして、周波数比較・積分回路８３は、１５０Ｈｚ
の基準入力信号Ｓ及び４１．８５ＭＨｚの出力クロック
ＣＫが入力され、基準入力信号Ｓの１周期の間に４１．
８５ＭＨｚが通過する波数をカウントすることにより、
４１．８５ＭＨｚの出力クロックＣＫの誤差を計測す
る。例えば、ＰＡＬ方式の基準入力信号が入力されたと
きには、１５０Ｈｚ中に４１．８５ＭＨｚの出力クロッ
クの波数をカウントし、２７９０００波との比較を行
う。そして、カウントした波数が２７５６５２波であ
り、３３５８波の誤差が生じていた場合、出力クロック
は、 (279000-275652)/279000=12.0E-3=1.2% の誤差があることとなる。すなわち、出力クロックＣＫ
は、４１．８５ＭＨｚから１．２％だけ少ないという誤
差がある状態でアンプ８９から出力されていることにな
る。なお、この図３０に示すデジタルＰＬＬ回路８０
は、一単位を0.0063%とし、一度に変化できる範囲を0.0
44%とし、最大1.6%（±２５６単位）まで制御できるよ
うになされている。そして、ノイズシェーパ・分周回路
８４は、誤差に対応した単位数に応じて段数ｍ’を生成
し、アナログ位相比較回路８５に出力する。そして、ア
ナログ位相比較回路８５により位相比較された信号は、
ＶＣＯ８７及びＬＰＦ８６を介して「vari capl」９
３、オシレータ８８、セレクタ９１、アンプ８９に供給
されて出力クロックＣＫとなされる。

【００７４】このフレームロックモードでデジタルＰＬ
Ｌ回路８０が動作する場合において、出力クロックＣＫ
の発振周波数ｆckを前のクロックの出力クロックＣＫの
周波数ｆck（比較周波数）と比較して制御するときの一
例を図３１を用いて説明する。

【００７５】デジタルＰＬＬ回路８０は、１５０Ｈｚの
基準入力信号の周波数と、出力クロックＣＫの周波数ｆ
ckを比較周波数として比較した結果、出力クロックＣＫ
の比較周波数１３．５ＭＨｚから−１．２％ずれていた
場合（13.5MHz-1.2%）には、発振周波数も41.85MHz-1.2
%とする。そして、比較周波数が13.5MHz-1.16%となった
場合には、発振周波数も、比較周波数が変化したことに
追従して、周波数比較・積分回路で段数ｍ’が「−７」
と判断され、０．０４％だけ誤差を補正するようにノイ
ズシェーパ・分周回路８４での分周比を変化させること
で、発振周波数は41.85MHz-1.16%とされる。以下同様
に、比較周波数が13.5MHz-1.12%に変化したときには発
振周波数も41.85MHz-1.12%とされ、比較周波数が13.5MH
z-1.08%に変化したときには発振周波数も41.85MHz-1.08
%とされる。

【００７６】つぎに、フレームロックモードでデジタル
ＰＬＬ回路８０が動作している場合において、比較周波
数が一度に大きく変化したときの動作について図３２を
参照しながら説明する。

【００７７】比較周波数が例えば13.5MHz+1.38%から13.
5+1.56%と一度に大きく変化した場合、発振周波数は、
比較周波数が変化したことに追随して、周波数比較・積
分回路８３で段数ｍ’が「−７」と判断され、基準入力
周波数の１周期度に０．０４４％ずつ変化させるように
ノイズシェーパ・分周回路８４の分周比を変化させる。
この結果、発振周波数は、41.85MHz+1.38%から41.85MHz
+1.42%、41.85MHz+1.46%、41.85MHz+1.50%、41.85MHz-
1.54%、41.85MHz+1.56%とされる。さらに、比較周波数
が13.5MHz+1.80%と変化した場合、デジタルＰＬＬ回路
８０は、分周比を変化させることにより、41.85MHz+1.6
0%とされる。ここで、比較周波数の誤差が+1.60%を越え
ているため、発振周波数はそれ以上追随せず、41.85MHz
+1.60%の一定値とされる。

【００７８】このように構成されたデジタルＰＬＬ回路
８０は、上述したように、周波数比較・積分回路８３に
おいて、周波数を比較して出力クロックＣＫの周波数ｆ
ckを制御するので、従来のデジタル位相比較器を備えた
デジタルＰＬＬ回路と比較して応答時間を短縮すること
ができる。また、このデジタルＰＬＬ回路８０によれ
ば、従来のデジタルＰＬＬ回路と比較しても、位相ジッ
タを同程度に抑制することができる。また、このデジタ
ルＰＬＬ回路８０によれば、従来のデジタルＰＬＬ回路
と比較して回路規模を小さくすることができる。

【００７９】また、このデジタルＰＬＬ回路１は、例え
ばマイコンを用いて、可変分周器５で分周するときの分
周比を制御することにより、出力クロックＣＫの周波数
ｆck（ｎ・ｆref）を制御することができる。

【００８０】

【発明の効果】以上詳細に説明したように、本発明に係
るデジタルＰＬＬ回路は、外部から供給された周波数ｆ
／ｍの基準パイロット信号と、上記出力信号を可変分周
手段でｍ分周した周波数の帰還パイロット信号とを位相
比較して、出力信号の周波数を制御するアナログ位相比
較手段を備えた第１のループと、基準入力信号の各周期
で出力信号をカウントして、ｎとの差分を段数として生
成するデジタル周波数比較手段と、上記段数を積分して
上記帰還パイロット信号の周期毎に演算するノイズシェ
ーパとを備え、上記第１のループの上記可変分周手段の
分周比を上記ノイズシェーパにより変化させることによ
り出力信号の周波数を制御する第２のループとを有する
ので、第２のループにおいて出力信号の位相をロックす
ることなく出力信号の周波数を制御することができる。
従って、このデジタルＰＬＬ回路によれば、位相をロッ
クして周波数の制御を行うものと比較して制御に対する
応答時間を短縮することができる。また、このような構
成のデジタルＰＬＬ回路では、デジタル方式で位相比較
を行って出力信号の周波数制御を行うものと比較して、
回路規模を小さくすることができる。

【図面の簡単な説明】

【図１】本実施の形態に係るデジタルＰＬＬ回路の一例
を示すブロック図である。

【図２】本実施の形態に係るデジタルＰＬＬ回路の具体
的な構成の一例を示すブロック図である。

【図３】周波数比較して、段数を算出するときのタイミ
ングチャートを示す図である。

【図４】エッジパルスが生成されるまでに周波数比較し
て、段数を算出するときのタイミングチャートを示す図
である。

【図５】周波数比較し段数を算出して、段数算出をリセ
ットするときのタイミングチャートを示す図である。

【図６】１次ノイズシェーパの一般形を示すブロック図
である。

【図７】１次ノイズシェーパの他の一例を示すブロック
図である。

【図８】２次ノイズシェーパの一般形を示すブロック図
である。

【図９】２次ノイズシェーパの他の一例を示すブロック
図である。

【図１０】可変分周器の一例を示すブロック図である。

【図１１】２次ノイズシェーパの具体的な一例を示すブ
ロック図である。

【図１２】１次ノイズシェーパで３〜４分周を行う可変
分周器を制御するデジタルＰＬＬ回路の一例を示すブロ
ック図である。

【図１３】１次ノイズシェーパと３〜４分周を行う可変
分周器との関係を示すブロック図である。

【図１４】ノイズシェーパと可変分周器との間にスイッ
チ回路を配設したときの一例を示すブロック図である。

【図１５】ノイズシェーパに制御信号を入力して、ノイ
ズシェーパから出力する分周比制御データを制御するこ
とを説明するための図である。

【図１６】積分器とノイズシェーパとの間にスイッチ回
路を配設して、デジタルＰＬＬ回路の動作モードを制御
することを説明するための図である。

【図１７】２次ノイズシェーパで２〜５分周を行う可変
分周器を制御するデジタルＰＬＬ回路の一例を示すブロ
ック図である。

【図１８】２次ノイズシェーパと２〜５分周を行う可変
分周器との関係を示すブロック図である。

【図１９】１次ノイズシェーパ４を外ループに有するデ
ジタルＰＬＬ回路の要部を示すブロック図である。

【図２０】１次ノイズシェーパと３〜４分周を行う可変
分周器との関係を示す他の一例を示す図である。

【図２１】１次ノイズシェーパを外ループに有するデジ
タルＰＬＬ回路において、図２０に示した可変分周器か
ら出力する帰還パイロット信号の位相ジッタのシミュレ
ーション結果の一例を示す図である。

【図２２】図１９に示すように内ループにアナログルー
プフィルタを有し、当該アナログループフィルタが基準
パイロット信号の周波数の約１／１６のカットオフを有
する場合の出力クロックＣＫの位相ジッタをシミュレー
ションした結果を示す図である。

【図２３】２次ノイズシェーパを外ループに有するデジ
タルＰＬＬ回路の要部を示すブロック図である。

【図２４】２次ノイズシェーパと２〜５分周を行う可変
分周器との関係を示す他の一例を示す図である。

【図２５】１次ノイズシェーパを外ループに有するデジ
タルＰＬＬ回路において、図２４に示した可変分周器か
ら出力する帰還パイロット信号の位相ジッタのシミュレ
ーション結果の一例を示す図である。

【図２６】図２３に示すように内ループにアナログルー
プフィルタを有し、当該アナログループフィルタが基準
パイロット信号の周波数の約１／１６のカットオフを有
する場合の出力クロックＣＫの位相ジッタをシミュレー
ションした結果を示す図である。

【図２７】１次ノイズシェーパ、可変分周器、アナログ
位相比較器、アナログループフィルタ及びアナログＶＣ
Ｏからなるブロックが積分器からの入力データで発信周
波数が制御されるＶＣＯとして扱えることを説明するた
めの図である。

【図２８】分周固定モードとフレームロックモードの動
作モードを有するデジタルＰＬＬ回路の構成を示す他の
一例を示すブロック図である。

【図２９】分周固定モードで動作するときの信号経路を
説明するためのブロック図である。

【図３０】フレームロックモードで動作するときの信号
経路を説明するためのブロック図である。

【図３１】フレームロックモードでデジタルＰＬＬ回路
が動作した結果、発信周波数が比較周波数に追随して変
化するときの一例を示すタイミングチャートである。

【図３２】比較周波数が一度に大きく変化した場合、フ
レームロックモードでデジタルＰＬＬ回路が動作した結
果、発信周波数が比較周波数に追随して変化するときの
一例を示すタイミングチャートである。

【図３３】従来のアナログＰＬＬ回路を示すブロック図
である。

【図３４】デジタル位相比較型のＰＬＬ回路を示すブロ
ック図である。

【図３５】多ビットＤ／Ａを用いたときのデジタル位相
比較型のＰＬＬ回路を示すブロック図である。

【図３６】１ビットＤ／Ａを用いたときのデジタル位相
比較型のＰＬＬ回路を示すブロック図である。

【図３７】従来のデジタル位相比較型のＰＬＬ回路の他
の一例を示すブロック図である。

【図３８】デジタル位相比較器を示すブロック図であ
る。

【図３９】デジタル位相比較器の他の一例を示すブロッ
ク図である。

【符号の説明】

１デジタルＰＬＬ回路、２デジタル周波数比較器、
３積分器、４ノイズシェーパ、５可変分周器、６
アナログ位相比較器、８アナログＶＣＯ

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成１０年９月２８日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】００２０

【補正方法】変更

【補正内容】

【００２０】本実施の形態に係るデジタルＰＬＬ回路１
は、例えば図１に示すように構成される。この図１に示
したデジタルＰＬＬ回路１は、基準信号入力端子１０に
供給される基準入力信号Ｓ（ｆref）の周波数ｆrefのｎ
倍の周波数ｆck＝ｎ・ｆrefの出力クロックＣＫ（ｆc
k）をアナログＶＣＯ８により形成して出力端子１２か
ら出力するものであって、上記基準信号入力端子１０か
ら基準入力信号Ｓ（ｆref ）が供給されるとともに上記
アナログＶＣＯ８により形成された出力クロックＣＫ
（ｆck）が供給されるデジタル周波数比較器２と、上記
基準入力信号Ｓ（ｆref）の周波数ｆrefよりも十分に高
い周波数ｆp_refの基準パイロット信号Ｓ（ｆp_ref）が
基準パイロット信号入力端子１１から供給されるととも
に上記アナログＶＣＯ８により形成された出力クロック
ＣＫ（ｆck）が可変分周器５を介して供給されるアナロ
グ位相比較器６を備える。そして、上記アナログ位相比
較器６の比較出力がアナログループフィルタ７を介して
制御信号として上記アナログＶＣＯ８に供給されること
により、該アナログＶＣＯ８の発振周波数を帰還制御す
るようにした内ループ（アナログＶＣＯ８→可変分周器
５→アナログ位相比較器６→アナログループフィルタ７
→アナログＶＣＯ８）を構成するとともに、上記デジタ
ル周波数比較器２の比較出力が、積分器３を介してノイ
ズシェーパ４に供給され、このノイズシェーパ４から分
周比制御データＫとして上記可変分周器５に供給される
ことにより、上記アナログＶＣＯ８の発振周波数を帰還
制御するようにした外ループ（アナログＶＣＯ８→デジ
タル周波数比較器２→積分器３→ノイズシェーパ４→可
変分周器５→アナログ位相比較器６→アナログループフ
ィルタ７→アナログＶＣＯ８）を構成してなる。また、
このデジタルＰＬＬ回路１におけるデジタル周波数比較
器２，積分器３，ノイズシェーパ４及び可変分周器５
は、単一クロックで動作するデジタル処理ブロック２０
を構成している。

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】００２１

【補正方法】変更

【補正内容】

【００２１】デジタル周波数比較器２及び積分器３は、
図２に示すように、１５０Ｈｚの基準入力信号Ｓの立ち
上がりエッジを生成するパルス生成器２１と、アナログ
ＶＣＯ８から供給される出力クロックＣＫの波数をカウ
ントするメインカウンタ２２と、０〜１７のカウントを
繰り返すクロックカウンタ２３と、出力クロックＣＫの
波数に基づく段数ｍを検出するステップカウンタ２４
と、レジスタ２５とを有し、基準入力信号Ｓとアナログ
ＶＣＯ８からの出力クロックＣＫとのデジタル周波数比
較を行っている。このデジタル周波数比較器２は、メイ
ンカウンタ２２を用いて、基準入力信号Ｓ（ｆref）の
１周期の間に出力クロックＣＫをカウントし、波数を得
る。この波数は、例えば「２７９０００」波であればＰ
ＬＬはロックした状態である。そして、「２７９００
０」波に対して波数がずれていれば出力クロックＣＫは
基準入力信号に対してずれていることとなる。デジタル
周波数比較器２は、下記表１に示すように、波数のずれ
に応じて±７段階（計１５段階）の段数ｍを示す段数信
号をステップカウンタ２４により生成して、積分器３に
出力する。

【手続補正３】

【補正対象書類名】明細書

【補正対象項目名】００２４

【補正方法】変更

【補正内容】

【００２４】次に、パルス生成器２１により生成された
エッジパルスにより、メインカウンタ２２がリセットさ
れ、計数の動作を行う。このメインカウンタ２２は、波
数が所定の値に達したと判断したらクロックカウンタ２
３に「enb18」という信号をたて、次にパルス生成器２
１から１５０Ｈｚのパルスがくるまで保持しておく。な
お、上記所定の値は、例えばＮＴＳＣ（National Telev
ision System Committee）信号（149.85Hz）に同期した
信号を生成するときには279161とされ、ＰＡＬ（Phase
Alternation by Line）信号（150Hz）に同期した信号を
生成するときには278882とされる。次に、メインカウン
タ２２からの「enb18」という信号により、クロックカ
ウンタ２３は、０〜１７までのカウントを開始する。次
に、クロックカウンタ２３が０〜１７までの計１８をカ
ウントする度に、ステップカウンタ２４は、初期値の
「７」から「１」だけ減算され、この段数信号をレジス
タ２５に書き込む。

【手続補正４】

【補正対象書類名】明細書

【補正対象項目名】図２

【補正方法】変更

【補正内容】

【図２】デジタル周波数比較器の具体的な構成の一例を
示すブロック図である。

───────────────────────────────────────────────────── フロントページの続き (72)発明者吉岡新吾東京都品川区北品川６丁目７番35号ソニー株式会社内

Claims

【特許請求の範囲】

【請求項１】基準入力信号の周波数ｆrefをｎ倍して
周波数ｎｆrefの出力信号を生成するデジタルＰＬＬ回
路において、外部から供給された周波数ｆ／ｍの基準パイロット信号
と、上記出力信号を可変分周手段でｍ分周した周波数の
帰還パイロット信号とを位相比較して、出力信号の周波
数を制御するアナログ位相比較手段を備えた第１のルー
プと、基準入力信号の各周期で出力信号をカウントして、ｎと
の差分を評価値として生成するデジタル周波数比較手段
と、上記評価値を積分して上記帰還パイロット信号の周
期毎に演算するノイズシェーパとを備え、上記第１のル
ープの上記可変分周手段の分周比を上記ノイズシェーパ
により変化させることにより出力信号の周波数を制御す
る第２のループとを有することを特徴とするデジタルＰ
ＬＬ回路。
【請求項２】上記ノイズシェーパと上記可変分周手段
との間に配されたスイッチ手段を備え、上記スイッチ手段は、第１のループ及び第２のループを
使用するモードと、第１のループのみを使用するモード
とを切り替えることを特徴とする請求項１記載のデジタ
ルＰＬＬ回路。
【請求項３】上記ノイズシェーパを制御する制御手段
を備え、上記制御手段は、上記ノイズシェーパが制御する可変分
周手段の分周比を制御する制御信号を生成することを特
徴とする請求項１記載のデジタルＰＬＬ回路。
【請求項４】上記ノイズシェーパと上記制御手段との
間に配設された第２のスイッチ手段を備え、上記第２のスイッチ手段は、上記制御手段で上記可変分
周手段の分周比を制御する動作モードと、上記第１のル
ープ及び第２のループを用いて出力信号の周波数を制御
する動作モードとを切り替えることを特徴とする請求項
３記載のデジタルＰＬＬ回路。