JP6633536B2 - 位相同期回路および周波数シンセサイザ - Google Patents

位相同期回路および周波数シンセサイザ Download PDF

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Description

本開示は、デジタル信号を用いて動作する位相同期回路、および周波数シンセサイザに関する。
近年、様々な電子機器に無線通信機能が搭載される。無線通信システムでは、所望の周波数の信号を生成するために、周波数シンセサイザ（位相同期回路）が搭載される。このような周波数シンセサイザは、アナログＰＬＬや、デジタルＰＬＬ（ＡＤＰＬＬ；All-digital Phase Locked Loop）（例えば特許文献１〜３）を含んで構成される。周波数シンセサイザをデジタルＰＬＬにより構成した場合には、アナログＰＬＬにより構成した場合に比べて、例えば、集積回路のレイアウト面積を小さくし、消費電力を低減することができる。
このようなデジタルＰＬＬでは、生成する信号の位相雑音を低減するための様々な技術が開示されている。例えば、非特許文献１には、発振回路から出力される信号に基づいて４相信号を生成し、その４相信号のうちの１つをフィードバックさせる回路が開示されている。
特開２０１１−１５５６０１号公報 特開２０１１−２０５３３８号公報 特開２０１３−１７６１２５号公報
Staszewski, R.B.; Vemulapalli, S.; Waheed, K., "An all-digital offset PLL architecture," Radio Frequency Integrated Circuits Symposium (RFIC), 2010 IEEE, p.17-20
このように、周波数シンセサイザでは、位相雑音が低いことが望まれており、さらなる位相雑音の低減が期待されている。
したがって、位相雑音を低減することができる位相同期回路および周波数シンセサイザを提供することが望ましい。
本開示の位相同期回路は、基準位相生成回路と、発振回路と、信号生成回路と、位相検出回路とを備えている。基準位相生成回路は、基準位相値を順次生成する。発振回路は、基準位相値と帰還位相値との差に基づいて第１のクロックを生成するものである。信号生成回路は、第１のクロックに基づいて、互いに異なる位相を有する複数の第２のクロックを生成し、基準クロックの１周期に対応する周期期間のそれぞれにおいて複数の第２のクロックを複数回切り替えることにより第３のクロックを生成するものである。位相検出回路は、第３のクロックの位相値を求めて帰還位相値として出力するものである。上記信号生成回路は、第３のクロックにおける各パルスのパルス幅が、複数の第２のクロックにおける各パルスのパルス幅以上になるように、複数の第２のクロックを複数回切り替えることにより、第３のクロックを生成する。
本開示の周波数シンセサイザは、基準位相生成回路と、発振回路と、信号生成回路と、位相検出回路とを備えている。基準位相生成回路は、基準位相値を順次生成する。発振回路は、基準位相値と帰還位相値との差に基づいて第１のクロックを生成するものである。信号生成回路は、第１のクロックに基づいて、互いに異なる位相を有する複数の第２のクロックを生成し、基準クロックの１周期に対応する周期期間のそれぞれにおいて複数の第２のクロックを複数回切り替えることにより第３のクロックを生成するものである。位相検出回路は、第３のクロックの位相値を求めて帰還位相値として出力するものである。上記信号生成回路は、第３のクロックにおける各パルスのパルス幅が、複数の第２のクロックにおける各パルスのパルス幅以上になるように、複数の第２のクロックを複数回切り替えることにより、第３のクロックを生成する。
本開示の一実施の形態における位相同期回路および周波数シンセサイザでは、基準位相値が順次生成され、基準位相値と帰還位相値（第３のクロックの位相値）との差に基づいて、第１のクロックが生成され、第１のクロックに基づいて第３のクロックが生成される。その際、第１のクロックに基づいて、互いに異なる位相を有する複数の第２のクロックが生成され、各周期期間において複数の第２のクロックを複数回切り替えることにより第３のクロックが生成される。
本開示の一実施の形態における位相同期回路および周波数シンセサイザによれば、第１のクロックに基づいて複数の第２のクロックを生成し、各周期期間において複数の第２のクロックを複数回切り替えることにより第３のクロックを生成したので、位相雑音を低減することができる。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれの効果があってもよい。
本開示の一実施の形態に係る位相同期回路の一構成例を表すブロック図である。 図１に示した信号生成回路の一動作例を表すタイミング波形図である。 図１に示したＴＤＣの一動作例を表すタイミング波形図である。 図１に示したＴＤＣにおける変換特性の一例を表す説明図である。 図１に示した位相同期回路の一動作例を表すタイミング波形図である。 図１に示した位相同期回路の他の動作例を表すタイミング波形図である。 比較例に係る位相同期回路の一動作例を表すタイミング波形図である。 比較例に係る位相同期回路の他の動作例を表す説明図である。 図１に示した位相同期回路の他の動作例を表す説明図である。 他の比較例に係る位相同期回路の一動作例を表すタイミング波形図である。 変形例に係る位相同期回路の一動作例を表すタイミング波形図である。 変形例に係る位相同期回路の他の動作例を表すタイミング波形図である。 他の変形例に係る位相同期回路の一動作例を表すタイミング波形図である。 他の変形例に係る位相同期回路の他の動作例を表すタイミング波形図である。 他の変形例に係る位相同期回路の一動作例を表すタイミング波形図である。 他の変形例に係る位相同期回路の他の動作例を表すタイミング波形図である。 他の変形例に係る位相同期回路の一動作例を表すタイミング波形図である。 他の変形例に係る位相同期回路の他の動作例を表すタイミング波形図である。
以下、本開示の実施の形態について、図面を参照して詳細に説明する。
［構成例］
図１は、一実施の形態に係る位相同期回路（位相同期回路１）の一構成例を表すものである。図１では、太線で示した配線は、複数のビットからなるワードを伝えるいわゆるバス配線を示し、細線で示した配線は、１つの信号または差動信号を伝える配線を示す。
位相同期回路１は、デジタル回路で構成されたデジタルＰＬＬであり、基準クロック信号ＲＥＦＣＬＫに基づいて、クロック信号ＤＣＯＣＬＫを生成するものである。このクロック信号ＤＣＯＣＬＫの周波数ｆclkは、基準クロック信号ＲＥＦＣＬＫの周波数ｆrefよりも高いものである。位相同期回路１は、制御回路１１と、基準位相生成回路１２と、位相比較回路１３と、ループフィルタ１４と、発振回路１５と、信号生成回路１６と、位相検出回路２０とを備えている。
制御回路１１は、周波数制御ワードＦＣＷを生成して基準位相生成回路１２に供給するとともに、位相ローテーションワードＰＲＷを生成して信号生成回路１６に供給するものである。制御回路１１は、この周波数制御ワードＦＣＷおよび位相ローテーションワードＰＲＷにより、発振回路１５が生成するクロック信号ＤＣＯＣＬＫの周波数ｆclkを制御するようになっている。
基準位相生成回路１２は、周波数制御ワードＦＣＷに基づいて、基準位相ワードＰＷ１を生成するものである。具体的には、基準位相生成回路１２は、周波数制御ワードＦＣＷが示す値を累積加算して、基準位相値を生成し、その基準位相値を基準位相ワードＰＷ１として出力するようになっている。
位相比較回路１３は、基準位相ワードＰＷ１および位相ワードＰＷ２に基づいて、位相誤差ワードＰＥＷを生成するものである。具体的には、位相比較回路１３は、基準位相ワードＰＷ１が示す基準位相値から、位相ワードＰＷ２が示す位相値を減算することにより、位相誤差値を求め、その位相誤差値を位相誤差ワードＰＥＷとして出力するようになっている。
ループフィルタ１４は、位相誤差ワードＰＥＷに基づいて、制御ワードＣＷを生成するものである。具体的には、ループフィルタ１４は、位相誤差ワードＰＥＷが示す位相誤差値を平滑化し、その平滑化された位相誤差値を制御ワードＣＷとして出力するようになっている。
発振回路１５は、制御ワードＣＷに基づいて、クロック信号ＤＣＯＣＬＫを生成するものである。そして、発振回路１５は、生成したクロック信号ＤＣＯＣＬＫを、信号生成回路１６に供給するとともに、位相同期回路１の出力端子ＴＯＵＴから出力するようになっている。
信号生成回路１６は、クロック信号ＤＣＯＣＬＫ、基準クロック信号ＲＥＦＣＬＫ、および位相ローテーションワードＰＲＷに基づいて、クロック信号ＣＬＫを生成するものである。具体的には、信号生成回路１６は、まず、クロック信号ＤＣＯＣＬＫに基づいて、互いに位相が異なる４つのクロック信号ＩＰ，ＱＰ，ＩＮ，ＱＮを生成する。そして、信号生成回路１６は、これらの４つのクロック信号ＩＰ，ＱＰ，ＩＮ，ＱＮを切り替えることによりクロック信号ＣＬＫを生成するようになっている。
図２は、信号生成回路１６の一動作例を表すものであり、（Ａ）はクロック信号ＤＣＯＣＬＫの波形を示し、（Ｂ）〜（Ｅ）はクロック信号ＩＰ，ＱＰ，ＩＮ，ＱＮの波形をそれぞれ示す。この例では、クロック信号ＩＰは、クロック信号ＤＣＯＣＬＫと同じ位相を有するものである。そして、クロック信号ＱＰは、クロック信号ＩＰよりも位相が９０度（１／４周期）遅れたものであり、クロック信号ＩＮは、クロック信号ＱＰよりも位相が９０度遅れたものであり、クロック信号ＱＮは、クロック信号ＩＮよりも位相が９０度遅れたものであり、クロック信号ＩＰよりも位相が９０度進んだものである。
信号生成回路１６は、基準クロック信号ＲＥＦＣＬＫ、および位相ローテーションワードＰＲＷに基づいて、４つのクロック信号ＩＰ，ＱＰ，ＩＮ，ＱＮのうちの１つを順次選択してクロック信号ＣＬＫを生成する。
具体的には、例えば、位相ローテーションワードＰＲＷの値が“＋１／４”である場合には、信号生成回路１６は、基準クロック信号ＲＥＦＣＬＫの１周期に対応する期間ＰＲのそれぞれにおいて、４つのクロック信号ＩＰ，ＱＰ，ＩＮ，ＱＮのうちの選択されているクロック信号よりも１／４周期だけ位相が遅れたクロック信号を新たに選択する。すなわち、例えば、信号生成回路１６は、クロック信号ＩＰが選択されている場合にはクロック信号ＱＰを新たに選択し、クロック信号ＱＰが選択されている場合にはクロック信号ＩＮを新たに選択し、クロック信号ＩＮが選択されている場合にはクロック信号ＱＮを新たに選択し、クロック信号ＱＮが選択されている場合にはクロック信号ＩＰを新たに選択することにより、クロック信号の切り替えを行う。
また、例えば、位相ローテーション値Ｐが“−１／４”である場合には、信号生成回路１６は、各期間ＰＲにおいて、４つのクロック信号ＩＰ，ＱＰ，ＩＮ，ＱＮのうちの選択されているクロック信号よりも１／４周期だけ位相が進んだクロック信号を新たに選択する。すなわち、例えば、信号生成回路１６は、クロック信号ＩＰが選択されている場合にはクロック信号ＱＮを新たに選択し、クロック信号ＱＰが選択されている場合にはクロック信号ＩＰを新たに選択し、クロック信号ＩＮが選択されている場合にはクロック信号ＱＰを新たに選択し、クロック信号ＱＮが選択されている場合にはクロック信号ＩＮを新たに選択することにより、クロック信号の切り替えを行う。また、信号生成回路１６は、このように位相ローテーション値Ｐが“−１／４”である場合には、後述するように、各期間ＰＲにおいて、クロック信号を複数回切り替えることにより、１／４周期だけ位相が進んだクロック信号を新たに選択するようになっている。
位相検出回路２０は、クロック信号ＣＬＫおよび基準クロック信号ＲＥＦＣＬＫに基づいて、クロック信号ＣＬＫの位相を検出し、その検出結果を位相ワードＰＷ２として出力するものである。位相検出回路２０は、アキュムレータ２１と、ＴＤＣ（Time to Digital Converter）２２と、加算回路２３とを有している。
アキュムレータ２１は、クロック信号ＣＬＫのパルス数を数えることにより、クロック信号ＣＬＫの位相値の整数部分を取得し、位相ワードＤ１として出力するものである。
ＴＤＣ２２は、クロック信号ＣＬＫの遷移タイミングと、基準クロック信号ＲＥＦＣＬＫの遷移タイミングとを比較することにより、クロック信号ＣＬＫの位相値の小数部分を取得し、位相ワードＤ２として出力するものである。
図３は、ＴＤＣ２２の入力信号を表すものであり、（Ａ）は基準クロック信号ＲＥＦＣＬＫの波形を示し、（Ｂ）はクロック信号ＣＬＫの波形を示す。図４は、ＴＤＣ２２における変換特性例を表すものである。ＴＤＣ２２は、クロック信号ＣＬＫの１周期に対応する期間ＰＣ（時間ＴＣ）における、基準クロック信号ＲＥＦＣＬＫの立ち上がりタイミングの位置を求める。具体的には、ＴＤＣ２２は、クロック信号ＣＬＫの立ち上がりタイミングｔ１から、基準クロック信号ＲＥＦＣＬＫの立ち上がりタイミングｔ２までの時間ｔｄに応じた値を、位相ワードＤ２として出力する。位相ワードＤ２の値は、図４に示したように、０以上１未満であり、時間ｔｄに応じて増加するものである。ＴＤＣ２２の変換特性は、特性Ｗ１で示したように、線形な特性であることが望ましいが、特性Ｗ２で示したように、非線形性を有してしまう場合がある。位相同期回路１では、信号生成回路１６を設けるようにしたので、後述するように、ＴＤＣ２２が非線形な変換特性を有する場合でも、クロック信号ＤＣＯＣＬＫの位相雑音が増加するおそれを低減することができるようになっている。
加算回路２３は、位相ワードＤ１，Ｄ２に基づいて、位相ワードＰＷ２を生成するものである。すなわち、位相ワードＤ１は、クロック信号ＣＬＫの位相値の整数部分を示し、位相ワードＤ２は、クロック信号ＣＬＫの位相値の小数部分を示すため、加算回路２３は、位相ワードＤ１が示す値と位相ワードＤ２が示す値とを加算することにより、クロック信号ＣＬＫの位相値を求める。そして、加算回路２３は、その加算結果を位相ワードＰＷ２として出力するようになっている。
ここで、クロック信号ＤＣＯＣＬＫは、本開示における「第１のクロック」の一具体例に対応し、クロック信号ＩＰ，ＱＰ，ＩＮ，ＱＰは、本開示における「複数の第２のクロック」の一具体例に対応し、クロック信号ＣＬＫは、本開示における「第３のクロック」の一具体例に対応する。基準クロック信号ＲＥＦＣＬＫは、本開示における「基準クロック」の一具体例に対応する。基準位相ワードＰＷ１の値は、本開示における「基準位相値」の一具体例に対応し、位相ワードＰＷ２の値は、本開示における「帰還位相値」の一具体例に対応する。期間ＰＲは、本開示における「周期期間」の一具体例に対応する。
［動作および作用］
続いて、本実施の形態の位相同期回路１の動作および作用について説明する。
（全体動作概要）
まず、図１を参照して、位相同期回路１の全体動作概要を説明する。制御回路１１は、周波数制御ワードＦＣＷおよび位相ローテーションワードＰＲＷを生成する。基準位相生成回路１２は、周波数制御ワードＦＣＷに基づいて、基準位相ワードＰＷ１を生成する。位相比較回路１３は、基準位相ワードＰＷ１および位相ワードＰＷ２に基づいて、位相誤差ワードＰＥＷを生成する。ループフィルタ１４は、位相誤差ワードＰＥＷに基づいて、制御ワードＣＷを生成する。発振回路１５は、制御ワードＣＷに基づいて、クロック信号ＤＣＯＣＬＫを生成する。
信号生成回路１６は、クロック信号ＤＣＯＣＬＫ、基準クロック信号ＲＥＦＣＬＫ、および位相ローテーションワードＰＲＷに基づいて、クロック信号ＣＬＫを生成する。具体的には、信号生成回路１６は、まず、クロック信号ＤＣＯＣＬＫに基づいて、互いに位相が異なる４つのクロック信号ＩＰ，ＱＰ，ＩＮ，ＱＮを生成する。そして、信号生成回路１６は、これらの４つのクロック信号ＩＰ，ＱＰ，ＩＮ，ＱＮを切り替えることによりクロック信号ＣＬＫを生成する。
位相検出回路２０は、クロック信号ＣＬＫおよび基準クロック信号ＲＥＦＣＬＫに基づいて、クロック信号ＣＬＫの位相を検出し、その検出結果を位相ワードＰＷ２として出力する。具体的には、アキュムレータ２１は、クロック信号ＣＬＫのパルス数を数えることにより、クロック信号ＣＬＫの位相値の整数部分を取得し、位相ワードＤ１として出力する。ＴＤＣ２２は、クロック信号ＣＬＫの遷移タイミングと、基準クロック信号ＲＥＦＣＬＫの遷移タイミングとを比較することにより、クロック信号ＣＬＫの位相値の小数部分を取得し、位相ワードＤ２として出力する。加算回路２３は、位相ワードＤ１が示す値と位相ワードＤ２が示す値とを加算することにより、位相ワードＰＷ２を生成する。
（詳細動作）
次に、位相同期回路１の動作について、いくつかの例をあげて詳細に説明する。ここでは、クロック信号ＤＣＯＣＬＫの周波数ｆclkを基準クロック信号ＲＥＦＣＬＫの周波数ｆrefで割った値（周波数比ｆratio）が“４．１”である場合を例に説明する。
（動作例１）
図５は、位相同期回路１の一動作例を表すものであり、（Ａ）〜（Ｄ）は４つのクロック信号ＩＰ，ＱＰ，ＩＮ，ＱＮの波形をそれぞれ示し、（Ｅ）は基準クロック信号ＲＥＦＣＬＫの波形を示し、（Ｆ）はクロック信号ＣＬＫの波形を示す。この図５（Ａ）〜（Ｄ）において、太線で示した波形は、信号生成回路１６が選択した波形部分を示している。この例では、制御回路１１は、周波数制御ワードＦＣＷの値を“３．８５”に設定するとともに、位相ローテーションワードＰＲＷの値を“＋１／４”に設定している。
信号生成回路１６は、クロック信号ＤＣＯＣＬＫに基づいて、４つのクロック信号ＩＰ，ＱＰ，ＩＮ，ＱＮを生成し、これらのクロック信号ＩＰ，ＱＰ，ＩＮ，ＱＮを切り替えてクロック信号ＣＬＫを生成する。そして、位相検出回路２０が、クロック信号ＣＬＫおよび基準クロック信号ＲＥＦＣＬＫに基づいて、クロック信号ＣＬＫの位相を検出する。以下に、この動作について詳細に説明する。
まず、タイミングｔ１１において、基準クロック信号ＲＥＦＣＬＫの１周期に対応する期間ＰＲが開始する。信号生成回路１６は、タイミングｔ１１〜ｔ１３の期間において、クロック信号を１回切り替える。具体的には、信号生成回路１６は、タイミングｔ１１〜ｔ１２の期間において、クロック信号ＩＰを選択してクロック信号ＣＬＫとして出力し、タイミングｔ１２において、クロック信号を、クロック信号ＩＰからクロック信号ＱＰに切り替える（図５（Ａ），（Ｂ），（Ｆ））。
そして、タイミングｔ１３において、期間ＰＲが終了し、位相検出回路２０は、クロック信号の位相を検出し、位相ワードＰＷ２として出力する。このとき、タイミングｔ１１〜ｔ１３の期間におけるクロック信号ＣＬＫのパルス数は“３”であるため、アキュムレータ２１は、値“３”を示す位相ワードＤ１を出力する。また、ＴＤＣ２２は、クロック信号ＣＬＫの１周期に対応する期間ＰＣにおける、基準クロック信号ＲＥＦＣＬＫの立ち上がりタイミング（タイミングｔ１３）の位置を求める。この例では、ＴＤＣ２２は、値“０．８５”を示す位相ワードＤ２を出力する。その結果、位相検出回路２０は、値“３．８５”（＝３＋０．８５）を示す位相ワードＰＷ２を生成する。
基準位相生成回路１２は、周波数制御ワードＦＣＷに基づいて、基準位相ワードＰＷ１を生成する。この例では、周波数制御ワードＦＣＷは“３．８５”であるため、タイミングｔ１３では、基準位相ワードＰＷ１が示す値は“３．８５”（＝３．８５×１）である。よって、位相比較回路１３は、基準位相ワードＰＷ１の値“３．８５”と位相ワードＰＷ２の値“３．８５”との差を求めることにより、値“０”の位相誤差ワードＰＥＷを生成する。その結果、位相同期回路１では位相同期が維持される。
また、このタイミングｔ１３において、新たな期間ＰＲが開始し、信号生成回路１６は、タイミングｔ１４において、クロック信号を、クロック信号ＱＰからクロック信号ＩＮに切り替える（図５（Ｂ），（Ｃ），（Ｆ））。
そして、タイミングｔ１５において、期間ＰＲが終了する。このとき、タイミングｔ１１〜ｔ１５の期間におけるクロック信号ＣＬＫのパルス数は“７”であるため、アキュムレータ２１は、値“７”を示す位相ワードＤ１を出力する。また、この例では、ＴＤＣ２２は、値“０．７”を示す位相ワードＤ２を出力する。その結果、位相検出回路２０は、値“７．７”（＝７＋０．７）を示す位相ワードＰＷ２を生成する。このタイミングｔ１５では、基準位相ワードＰＷ１が示す値は“７．７”（＝３．８５×２）である。よって、位相比較回路１３は、基準位相ワードＰＷ１の値“７．７”と位相ワードＰＷ２の値“７．７”との差を求めることにより、値“０”の位相誤差ワードＰＥＷを生成する。その結果、位相同期回路１では位相同期が維持される。
また、このタイミングｔ１５において、新たな期間ＰＲが開始し、信号生成回路１６は、タイミングｔ１６において、クロック信号を、クロック信号ＩＮからクロック信号ＱＮに切り替える（図５（Ｃ），（Ｄ），（Ｆ））。
そして、タイミングｔ１７において、期間ＰＲが終了し、位相検出回路２０は、値“１１．５５”（＝１１＋０．５５）を示す位相ワードＰＷ２を生成する。このタイミングｔ１７では、基準位相ワードＰＷ１が示す値は“１１．５５”（＝３．８５×３）である。よって、位相比較回路１３は、基準位相ワードＰＷ１の値“１１．５５”と位相ワードＰＷ２の値“１１．５５”との差を求めることにより、値“０”の位相誤差ワードＰＥＷを生成する。その結果、位相同期回路１では位相同期が維持される。
また、このタイミングｔ１７において、新たな期間ＰＲが開始し、信号生成回路１６は、タイミングｔ１８において、クロック信号を、クロック信号ＱＮからクロック信号ＩＰに切り替える（図５（Ａ），（Ｄ），（Ｆ））。
そして、タイミングｔ１９において、期間ＰＲが終了し、位相検出回路２０は、値“１５．４”（＝１５＋０．４）を示す位相ワードＰＷ２を生成する。このタイミングｔ１９では、基準位相ワードＰＷ１が示す値は“１５．４”（＝３．８５×４）である。よって、位相比較回路１３は、基準位相ワードＰＷ１の値“１５．４”と位相ワードＰＷ２の値“１５．４”との差を求めることにより、値“０”の位相誤差ワードＰＥＷを生成する。その結果、位相同期回路１では位相同期が維持される。
また、このタイミングｔ１９において、新たな期間ＰＲが開始し、信号生成回路１６は、タイミングｔ２０において、クロック信号を、クロック信号ＩＰからクロック信号ＱＰに切り替える（図５（Ａ），（Ｂ），（Ｆ））。
そして、タイミングｔ２１において、期間ＰＲが終了し、位相検出回路２０は、値“１９．２５”（＝１９＋０．２５）を示す位相ワードＰＷ２を生成する。このタイミングｔ２１では、基準位相ワードＰＷ１が示す値は“１９．２５”（＝３．８５×５）である。よって、位相比較回路１３は、基準位相ワードＰＷ１の値“１９．２５”と位相ワードＰＷ２の値“１９．２５”との差を求めることにより、値“０”の位相誤差ワードＰＥＷを生成する。その結果、位相同期回路１では位相同期が維持される。
このように、位相同期回路１では、信号生成回路１６が、４つのクロック信号ＩＰ，ＱＰ，ＩＮ，ＱＮを順次切り替えてクロック信号ＣＬＫを生成し、位相検出回路２０が、このクロック信号ＣＬＫの位相を検出するようにした。これにより、後ほど比較例１と対比して説明するように、ＴＤＣ２２が非線形な変換特性を有する場合であっても、位相雑音を低減することができる。
（動作例２）
図６は、位相同期回路１の他の動作例を表すものである。この例では、制御回路１１は、周波数制御ワードＦＣＷの値を“３．３５”に設定するとともに、位相ローテーションワードＰＲＷの値を“−１／４”に設定している。
まず、タイミングｔ２１において、基準クロック信号ＲＥＦＣＬＫの１周期に対応する期間ＰＲが開始する。信号生成回路１６は、タイミングｔ２１〜ｔ２５の期間において、クロック信号を３回切り替える。具体的には、信号生成回路１６は、タイミングｔ２１〜ｔ２２の期間において、クロック信号ＩＰを選択してクロック信号ＣＬＫとして出力し、タイミングｔ２２において、クロック信号をクロック信号ＩＰからクロック信号ＱＰに切り替え、タイミングｔ２３において、クロック信号をクロック信号ＱＰからクロック信号ＩＮに切り替え、タイミングｔ２４において、クロック信号をクロック信号ＩＮからクロック信号ＱＮに切り替える（図６（Ａ）〜（Ｄ），（Ｆ））。
そして、タイミングｔ２５において、期間ＰＲが終了し、位相検出回路２０は、値“３．３５”（＝３＋０．３５）を示す位相ワードＰＷ２を生成する。このタイミングｔ２５では、基準位相ワードＰＷ１が示す値は“３．３５”（＝３．３５×１）である。よって、位相比較回路１３は、基準位相ワードＰＷ１の値“３．３５”と位相ワードＰＷ２の値“３．３５”との差を求めることにより、値“０”の位相誤差ワードＰＥＷを生成する。その結果、位相同期回路１では位相同期が維持される。
また、このタイミングｔ２５において、新たな期間ＰＲが開始し、信号生成回路１６は、タイミングｔ２６，ｔ２７，ｔ２８において、クロック信号を、クロック信号ＱＮからクロック信号ＩＰ，ＱＰ，ＩＮの順に順次切り替える（図６（Ａ）〜（Ｄ），（Ｆ））。
そして、タイミングｔ２９において、期間ＰＲが終了し、位相検出回路２０は、値“６．７”（＝６＋０．７）を示す位相ワードＰＷ２を生成する。このタイミングｔ２９では、基準位相ワードＰＷ１が示す値は“６．７”（＝３．３５×２）である。よって、位相比較回路１３は、基準位相ワードＰＷ１の値“６．７”と位相ワードＰＷ２の値“６．７”との差を求めることにより、値“０”の位相誤差ワードＰＥＷを生成する。その結果、位相同期回路１では位相同期が維持される。
また、このタイミングｔ２９において、新たな期間ＰＲが開始し、信号生成回路１６は、タイミングｔ３０，ｔ３１，ｔ３２において、クロック信号を、クロック信号ＩＮからクロック信号ＱＮ，ＩＰ，ＱＰの順に順次切り替える（図６（Ａ）〜（Ｄ），（Ｆ））。
そして、タイミングｔ３３において、期間ＰＲが終了し、位相検出回路２０は、値“１０．０５”（＝１０＋０．０５）を示す位相ワードＰＷ２を生成する。このタイミングｔ３３では、基準位相ワードＰＷ１が示す値は“１０．０５”（＝３．３５×３）である。よって、位相比較回路１３は、基準位相ワードＰＷ１の値“１０．０５”と位相ワードＰＷ２の値“１０．０５”との差を求めることにより、値“０”の位相誤差ワードＰＥＷを生成する。その結果、位相同期回路１では位相同期が維持される。
また、このタイミングｔ３３において、新たな期間ＰＲが開始し、信号生成回路１６は、タイミングｔ３４，ｔ３５，ｔ３６において、クロック信号を、クロック信号ＱＰからクロック信号ＩＮ，ＱＮ，ＩＰの順に順次切り替える（図６（Ａ）〜（Ｄ），（Ｆ））。
そして、タイミングｔ３７において、期間ＰＲが終了し、位相検出回路２０は、値“１３．４”（＝１３＋０．４）を示す位相ワードＰＷ２を生成する。このタイミングｔ３７では、基準位相ワードＰＷ１が示す値は“１３．４”（＝３．３５×４）である。よって、位相比較回路１３は、基準位相ワードＰＷ１の値“１３．４”と位相ワードＰＷ２の値“１３．４”との差を求めることにより、値“０”の位相誤差ワードＰＥＷを生成する。その結果、位相同期回路１では位相同期が維持される。
また、このタイミングｔ３７において、新たな期間ＰＲが開始し、信号生成回路１６は、タイミングｔ３８，ｔ３９，ｔ４０において、クロック信号を、クロック信号ＩＰからクロック信号ＱＰ，ＩＮ，ＱＮの順に順次切り替える（図６（Ａ）〜（Ｄ），（Ｆ））。
そして、タイミングｔ４１において、期間ＰＲが終了し、位相検出回路２０は、値“１６．７５”（＝１６＋０．７５）を示す位相ワードＰＷ２を生成する。このタイミングｔ４１では、基準位相ワードＰＷ１が示す値は“１６．７５”（＝３．３５×５）である。よって、位相比較回路１３は、基準位相ワードＰＷ１の値“１６．７５”と位相ワードＰＷ２の値“１６．７５”との差を求めることにより、値“０”の位相誤差ワードＰＥＷを生成する。その結果、位相同期回路１では位相同期が維持される。
このように、位相同期回路１では、位相ローテーションワードＰＲＷの値が“−１／４である場合に、信号生成回路１６は、各期間ＰＲにおいて、ＩＰ，ＱＰ，ＩＮ，ＱＮ，…の順にクロック信号を複数回（この例では３回）切り替えるようにした。これにより、以下に比較例２と対比して説明するように、クロック信号ＣＬＫにおいてパルス幅が狭まるおそれを低減することができるため、位相検出回路２０が誤動作を行うおそれを低減することができ、位相雑音を低減することができる。
次に、いくつかの比較例と対比して、本実施の形態の作用を説明する。
（比較例１）
本比較例１に係る位相同期回路１Ｒは、本実施の形態に係る位相同期回路１から、信号生成回路１６を省いたものである。すなわち、本比較例１では、位相検出回路２０は、クロック信号ＤＣＯＣＬＫおよび基準クロック信号ＲＥＦＣＬＫに基づいて、クロック信号ＣＬＫの位相を検出し、その検出結果を位相ワードＰＷ２として出力する。その他の構成は、本実施の形態（図１）と同様である。
図７は、位相同期回路１Ｒの動作を表すものであり、（Ａ）は基準クロック信号ＲＥＦＣＬＫの波形を示し、（Ｂ）はクロック信号ＤＣＯＣＬＫの波形を示す。この例では、制御回路１１は、周波数制御ワードＦＣＷを“４．１”に設定している。
まず、タイミングｔ５１において、基準クロック信号ＲＥＦＣＬＫの１周期に対応する期間ＰＲが開始し、タイミングｔ５２において、この期間ＰＲが終了する。位相検出回路２０は、値“４．１”（＝４＋０．１）を示す位相ワードＰＷ２を生成する。このタイミングｔ５２では、基準位相ワードＰＷ１が示す値は“４．１”（＝４．１×１）である。よって、位相比較回路１３は、基準位相ワードＰＷ１の値“４．１”と位相ワードＰＷ２の値“４．１”との差を求めることにより、値“０”の位相誤差ワードＰＥＷを生成する。その結果、位相同期回路１Ｒでは位相同期が維持される。
タイミングｔ５２以降の動作についても同様であり、基準位相ワードＰＷ１の値は、４．１，８．２，１２．３，１６．４，２０．５，…のように増加していき、位相ワードＰＷ２の値もまた同様に、４．１，８．２，１２．３，１６．４，２０．５，…のように増加していく。よって、タイミングｔ５２〜ｔ５６のそれぞれにおいて、位相誤差ワードＰＥＷの値は“０”になり、その結果、位相同期回路１Ｒでは位相同期が維持される。
次に、ＴＤＣ２２が非線形な変換特性を有する場合について説明する。図７の例では、ＴＤＣ２２が線形な変換特性を有するため、各タイミングにおいて、基準位相ワードＰＷ１の値と位相ワードＰＷ２の値とは一致する。しかしながら、例えば図４に示したように、ＴＤＣ２２が非線形な変換特性を有する場合には、基準位相ワードＰＷ１の値と位相ワードＰＷ２の値とが過渡的にずれてしまうおそれがある。
図８は、ＴＤＣ２２が非線形な変換特性を有する場合における位相同期回路１Ｒの動作を表すものであり、（Ａ）はＴＤＣ２２から出力される位相ワードＤ２の値を示し、（Ｂ）は位相誤差ワードＰＥＷの値を示す。図８において、横軸は時間であり、１目盛りは、基準クロック信号ＲＥＦＣＬＫの１周期分の時間に対応している。
図８（Ａ）に示したように、位相ワードＤ２の値は、“０”から“１”に向かって増加する振る舞いを繰り返す。すなわち、図７に示した位相ワードＰＷ２の小数部分の変化（０．１，０．２，０．３，０．４，０．５，…）と同様に、位相ワードＤ２の値は順に増加する。その際、この位相ワードＤ２の値は、ＴＤＣ２２の非線形な変換特性に対応して、非線形に変化する。一方、基準位相ワードＰＷ１の値は線形に増加する。よって、位相誤差ワードＰＥＷの値は、図８（Ｂ）に示したように、所定の周期で揺れてしまう。この揺れの周波数ｆｎ１は、次式を用いて表すことができる。
ｆｎ１ ＝ ｆref × ｎ ・・・（１）
ここで、ｎは、周波数比ｆratioの小数部分である。例えば、ｆrefが８［ＭＨｚ］であり、周波数比ｆratioが４．１（すなわちｎが０．１）である場合には、周波数ｆｎ１は０．８［ＭＨｚ］になる。この周波数ｆｎ１が、位相同期回路１における閉ループ伝達関数が示すループ帯域内に入る程度に低い場合には、発振回路１５により、クロック信号ＤＣＯＣＬＫがこの周波数ｆｎ１で変調される。その場合には、クロック信号ＤＣＯＣＬＫの周波数スペクトラムにおいて、クロック信号ＤＣＯＣＬＫの周波数ｆclkの近傍（例えばｆclk±ｆｎ１など）にスプリアスが生じてしまい、クロック信号ＤＣＯＣＬＫの位相雑音が悪化するおそれがある。
一方、本実施の形態に係る位相同期回路１では、信号生成回路１６が、４つのクロック信号ＩＰ，ＱＰ，ＩＮ，ＱＮを順次切り替えてクロック信号ＣＬＫを生成し、位相検出回路２０が、このクロック信号ＣＬＫの位相を検出するようにした。これにより、以下に説明するように、ＴＤＣ２２が非線形な変換特性を有する場合であっても、位相雑音が悪化するおそれを低減することができる。
図９は、ＴＤＣ２２が非線形な変換特性を有する場合における位相同期回路１の動作を表すものであり、（Ａ）はＴＤＣ２２から出力される位相ワードＤ２の値を示し、（Ｂ）は位相誤差ワードＰＥＷの値を示す。この図９は、動作例１（図５）に対応するものである。図９（Ａ）において、“ＩＰ”のラベルが付いた変換特性は、信号生成回路１６がクロック信号ＩＰを選択したときの変換特性を示す。同様に、“ＱＰ”，“ＩＮ”，“ＱＮ”のラベルが付いた変換特性は、信号生成回路１６がクロック信号ＱＰ，ＩＮ，ＱＮを選択したときの変換特性をそれぞれ示す。
図９（Ａ）に示したように、位相ワードＤ２の値は、“１”から“０”に向かって減少する振る舞いを繰り返す。すなわち、図５に示した位相ワードＰＷ２の小数部分の変化（０．８５，０．７，０．５５，０．４，０．２５，…）と同様に、位相ワードＤ２の値は順に減少する。その際、この位相ワードＤ２の値は、ＴＤＣ２２の非線形な変換特性に対応して、非線形に変化する。よって、位相誤差ワードＰＥＷの値は、図９（Ｂ）に示したように、所定の周期で揺れることとなる。
しかしながら、本実施の形態に係る位相同期回路１では、このように４つのクロック信号ＩＰ，ＱＰ，ＩＮ，ＱＮを順次切り替えてクロック信号ＣＬＫを生成したので、位相誤差ワードＰＥＷの値の揺れの周期を、比較例１に係る位相同期回路１Ｒの場合（図９（Ｂ）の破線）に比べて短くすることができる。よって、例えば、この揺れの周波数ｆｎ２を、位相同期回路１のループ帯域外になるように高い値に設定することにより、クロック信号ＤＣＯＣＬＫが変調されるおそれを低減することができ、クロック信号ＤＣＯＣＬＫの位相雑音が悪化するおそれを低減することができる。
周波数ｆｎ２は、以下の式で表すことができる。
ｆｎ２ ＝ ｆref × Ｆ［ＶＰＲ−ｎ］ ・・・（２）
ここで、ＶＰＲは位相ローテーションワードＰＲＷの値（位相ローテーション値）であり、関数Ｆは、引数の小数部分のみを抽出するものである。例えば、ｆrefが８［ＭＨｚ］であり、周波数比ｆratioが４．１（すなわちｎが０．１）であり、位相ローテーション値ＶＰＲが“＋１／４”である場合には、周波数ｆｎ２は１．２［ＭＨｚ］になる。
このように、本実施の形態に係る位相同期回路１では、４つのクロック信号ＩＰ，ＱＰ，ＩＮ，ＱＮを順次切り替えてクロック信号ＣＬＫを生成したので、ＴＤＣ２２が非線形な変換特性を有する場合でも、クロック信号ＤＣＯＣＬＫの位相雑音が悪化するおそれを低減することができる。
（比較例２）
本比較例２に係る位相同期回路１Ｓは、位相ローテーションワードＰＲＷの値が“−１／４”である場合において、本実施の形態に係る信号生成回路１６とは異なる動作を行う信号生成回路１６Ｓを有するものである。その他の構成は、本実施の形態（図１）と同様である。
図１０は、位相同期回路１Ｓの動作を表すものである。この例では、周波数制御ワードＦＣＷの値を“４．３５”に設定しており、位相ローテーションワードＰＲＷの値を“−１／４”に設定している。
まず、タイミングｔ６１において、期間ＰＲが開始する。信号生成回路１６Ｓは、タイミングｔ６１〜ｔ６５の期間において、クロック信号を１回切り替える。具体的には、信号生成回路１６Ｓは、タイミングｔ６１〜ｔ６２の期間において、クロック信号ＩＰを選択してクロック信号ＣＬＫとして出力し、タイミングｔ６２において、クロック信号をクロック信号ＩＰからクロック信号ＱＮに切り替える（図１０（Ａ），（Ｄ），（Ｆ））。
そして、タイミングｔ６３において、期間ＰＲが終了し、位相検出回路２０は、値“４．３５”を示す位相ワードＰＷ２を生成する。このタイミングｔ６３では、基準位相ワードＰＷ１が示す値は“４．３５”（＝４．３５×１）である。よって、位相比較回路１３は、基準位相ワードＰＷ１の値“４．３５”と位相ワードＰＷ２の値“４．３５”との差を求めることにより、値“０”の位相誤差ワードＰＥＷを生成する。その結果、位相同期回路１Ｓでは位相同期が維持される。タイミングｔ６３以降の動作についても同様である。
その際、位相同期回路１Ｓでは、タイミングｔ６２などにおいて、クロック信号を切り替える際、クロック信号ＣＬＫに幅の狭いパルス（部分Ｗ３）が現れる。このようなクロック信号ＣＬＫが入力された場合には、位相検出回路２０は、誤動作し、クロック信号ＣＬＫの位相を正常に検出できないおそれがある。このような場合には、位相誤差ワードＰＥＷの値が過渡的に揺れ、クロック信号ＤＣＯＣＬＫの位相雑音が悪化するおそれがある。
一方、本実施の形態に係る位相同期回路１では、位相ローテーションワードＰＲＷの値が“−１／４”である場合に、信号生成回路１６は、各期間ＰＲにおいて、ＩＰ，ＱＰ，ＩＮ，ＱＮ，…の順に複数回（この例では３回）切り替えるようにした。すなわち、例えば、図６のタイミングｔ２１〜ｔ２５の期間ＰＲにおいて、信号生成回路１６は、クロック信号をクロック信号ＩＰからクロック信号ＱＮに直接切り替えるのではなく、まず、クロック信号ＩＰからクロック信号ＱＰに切り替え、次にクロック信号ＱＰからクロック信号ＩＮに切り替え、次にクロック信号ＩＮからクロック信号ＱＮに切り替えるようにした。これにより、クロック信号ＣＬＫにおいてパルス幅が狭まるおそれを低減することができるため、位相検出回路２０が誤動作を行うおそれを低減することができ、クロック信号ＤＣＯＣＬＫの位相雑音が悪化するおそれを低減することができる。
［効果］
以上のように本実施の形態では、４相のクロック信号を順次切り替えるようにしたので、ＴＤＣ２２が非線形な変換特性を有する場合でも、クロック信号ＤＣＯＣＬＫの位相雑音が悪化するおそれを低減することができる。
本実施の形態では、位相ローテーションワードＰＲＷの値が“−１／４”である場合に、各期間ＰＲにおいて、ＩＰ，ＱＰ，ＩＮ，ＱＮ，…の順に複数回切り替えるようにしたので、クロック信号ＣＬＫにおいてパルス幅が狭まるおそれを低減することができるため、クロック信号ＤＣＯＣＬＫの位相雑音が悪化するおそれを低減することができる。
［変形例１］
上記実施の形態では、位相ローテーションワードＰＲＷの値を“−１／４”に設定した場合（図６）において、信号生成回路１６が、各期間ＰＲにおいて、ＩＰ，ＱＰ，ＩＮ，ＱＮ，…の順にクロック信号を３回切り替えるようにしたが、これに限定されるものではない。例えば、図１１に示すように、信号生成回路１６は、各期間ＰＲにおいて、クロック信号を２回切り替えるようにしてもよい。この例では、信号生成回路１６は、タイミングｔ７１〜ｔ７２の期間において、クロック信号ＩＰをクロック信号ＣＬＫとして出力し、タイミングｔ７２において、クロック信号をクロック信号ＩＰからクロック信号ＩＮに切り替え、タイミングｔ７３において、クロック信号をクロック信号ＩＮからクロック信号ＱＮに切り替える。このようにしても、上記実施の形態の場合と同様の効果を得ることができる。
［変形例２］
位相ローテーションワードＰＲＷの値を“−１／４”に設定した場合（図６）において、信号生成回路１６が、各期間ＰＲにおいて、クロック信号を複数回切り替える際の切替タイミングは、図６の例に限定されるものではない。例えば、図１２に示すように、タイミングｔ８２において、信号生成回路１６がクロック信号をクロック信号ＩＰからクロック信号ＱＰに切り替え、その後にクロック信号ＣＬＫが反転し、その後のタイミングｔ８３において、信号生成回路１６がクロック信号をクロック信号ＱＰからクロック信号ＩＮに切り替え、その後にクロック信号ＣＬＫが反転し、その後のタイミングｔ８４において、信号生成回路１６がクロック信号をクロック信号ＩＮからクロック信号ＱＮに切り替えるようにしてもよい。このようにしても、上記実施の形態の場合と同様の効果を得ることができる。
［変形例３］
上記実施の形態では、信号生成回路１６は４相のクロック信号ＩＰ，ＱＰ，ＩＮ，ＱＮを生成したが、これに限定されるものではなく、３相以下のクロック信号を生成してもよいし、５相以上のクロック信号を生成してもよい。以下に、６相のクロック信号ＣＬＫ１〜ＣＬＫ６を生成する場合を例に説明する。
図１３は、本変形例に係る位相同期回路１Ｃの一動作例を表すものであり、（Ａ）〜（Ｆ）は６つのクロック信号ＣＬＫ１〜ＣＬＫ６の波形をそれぞれ示し、（Ｇ）は基準クロック信号ＲＥＦＣＬＫの波形を示し、（Ｈ）はクロック信号ＣＬＫの波形を示す。この例では、制御回路１１は、周波数制御ワードＦＣＷの値を“３．９３３”に設定するとともに、位相ローテーションワードＰＲＷの値を“＋１／６”に設定している。なお、この例では、周波数制御ワードＦＣＷの値および位相ワードＰＷ２の値を小数点以下第３位までの範囲で記している。
まず、タイミングｔ９１において、基準クロック信号ＲＥＦＣＬＫの１周期に対応する期間ＰＲが開始する。位相同期回路１Ｃの信号生成回路１６Ｃは、タイミングｔ９１〜ｔ９３の期間において、クロック信号を１回切り替える。具体的には、信号生成回路１６Ｃは、タイミングｔ９２において、クロック信号を、クロック信号ＣＬＫ１からクロック信号ＣＬＫ２に切り替える。
そして、タイミングｔ９３において、期間ＰＲが終了し、位相検出回路２０は、値“３．９３３”（＝３＋０．９３３）を示す位相ワードＰＷ２を生成する。このタイミングｔ９３では、基準位相ワードＰＷ１が示す値は“３．９３３”（＝３．９３３×１）である。よって、位相比較回路１３は、基準位相ワードＰＷ１の値“３．９３３”と位相ワードＰＷ２の値“３．９３３”との差を求めることにより、値“０”の位相誤差ワードＰＥＷを生成する。その結果、位相同期回路１Ｃでは位相同期が維持される。タイミングｔ９３以降の動作についても同様である。
図１４は、位相同期回路１Ｃの他の動作例を表すものである。この例では、制御回路１１は、周波数制御ワードＦＣＷの値を“３．２６７”に設定するとともに、位相ローテーションワードＰＲＷの値を“−１／６”に設定している。
まず、タイミングｔ１０１において、基準クロック信号ＲＥＦＣＬＫの１周期に対応する期間ＰＲが開始する。信号生成回路１６Ｃは、タイミングｔ１０１〜ｔ１０５の期間において、クロック信号を３回切り替える。具体的には、信号生成回路１６Ｃは、タイミングｔ１０２，ｔ１０３，ｔ１０４において、クロック信号を、クロック信号ＣＬＫ１からクロック信号ＣＬＫ３，ＣＬＫ５，ＣＬＫ６の順に順次切り替える。
そして、タイミングｔ１０５において、期間ＰＲが終了し、位相検出回路２０は、値“３．２６７”（＝３＋０．２６７）を示す位相ワードＰＷ２を生成する。このタイミングｔ１０５では、基準位相ワードＰＷ１が示す値は“３．２６７”（＝３．２６７×１）である。よって、位相比較回路１３は、基準位相ワードＰＷ１の値“３．２６７”と位相ワードＰＷ２の値“３．２６７”との差を求めることにより、値“０”の位相誤差ワードＰＥＷを生成する。その結果、位相同期回路１Ｃでは位相同期が維持される。タイミングｔ１０５以降の動作についても同様である。
図１３，１４の例では、位相ローテーションワードＰＲＷの値を“±１／６”にしたが、これに限定されるものではなく、例えば、“±２／６”、“±３／６”などにしてもよい。以下に、位相ローテーションワードＰＲＷの値を“＋２／６”にする例と、“−２／６”にする例について説明する。
図１５は、本変形例に係る位相同期回路１Ｃの他の動作例を表すものである。この例では、制御回路１１は、周波数制御ワードＦＣＷの値を“３．７６７”に設定するとともに、位相ローテーションワードＰＲＷの値を“＋２／６”に設定している。
まず、タイミングｔ１１１において、基準クロック信号ＲＥＦＣＬＫの１周期に対応する期間ＰＲが開始する。位相同期回路１Ｃの信号生成回路１６Ｃは、タイミングｔ１１１〜ｔ１１３の期間において、クロック信号を１回切り替える。具体的には、信号生成回路１６Ｃは、タイミングｔ１１２において、クロック信号を、クロック信号ＣＬＫ１からクロック信号ＣＬＫ３に切り替える。
そして、タイミングｔ１１３において、期間ＰＲが終了し、位相検出回路２０は、値“３．７６７”（＝３＋０．７６７）を示す位相ワードＰＷ２を生成する。このタイミングｔ１１３では、基準位相ワードＰＷ１が示す値は“３．７６７”（＝３．７６７×１）である。よって、位相比較回路１３は、基準位相ワードＰＷ１の値“３．７６７”と位相ワードＰＷ２の値“３．７６７”との差を求めることにより、値“０”の位相誤差ワードＰＥＷを生成する。その結果、位相同期回路１Ｃでは位相同期が維持される。タイミングｔ１１３以降の動作についても同様である。
図１６は、位相同期回路１Ｃの他の動作例を表すものである。この例では、制御回路１１は、周波数制御ワードＦＣＷの値を“３．４３３”に設定するとともに、位相ローテーションワードＰＲＷの値を“−２／６”に設定している。
まず、タイミングｔ１２１において、基準クロック信号ＲＥＦＣＬＫの１周期に対応する期間ＰＲが開始する。信号生成回路１６Ｃは、タイミングｔ１２１〜ｔ１２４の期間において、クロック信号を２回切り替える。具体的には、信号生成回路１６Ｃは、タイミングｔ１２２，ｔ１２３において、クロック信号を、クロック信号ＣＬＫ１からクロック信号ＣＬＫ３，ＣＬＫ５の順に順次切り替える。
そして、タイミングｔ１２４において、期間ＰＲが終了し、位相検出回路２０は、値“３．４３３”（＝３＋０．４３３）を示す位相ワードＰＷ２を生成する。このタイミングｔ１２４では、基準位相ワードＰＷ１が示す値は“３．４３３”（＝３．４３３×１）である。よって、位相比較回路１３は、基準位相ワードＰＷ１の値“３．４３３”と位相ワードＰＷ２の値“３．４３３”との差を求めることにより、値“０”の位相誤差ワードＰＥＷを生成する。その結果、位相同期回路１Ｃでは位相同期が維持される。タイミングｔ１２４以降の動作についても同様である。
このように、位相同期回路１Ｃでは、信号生成回路１６Ｃが、６相のクロック信号ＣＬＫ１〜ＣＬＫ６を生成することにより、位相ローテーションワードＰＲＷの設定の自由度を高めることができる。これにより、位相同期回路１Ｃでは、ＴＤＣ２２が非線形な変換特性を有する場合でも、式（２）を用いて、位相誤差ワードＰＥＷの揺れの周波数ｆｎ２をより自由に設定することができ、クロック信号ＤＣＯＣＬＫの位相雑音が低減できるようにより自由に調整することができる。
［変形例４］
上記実施の形態では、クロック信号ＤＣＯＣＬＫの周波数ｆclkを基準クロック信号ＲＥＦＣＬＫの周波数ｆrefで割った値（周波数比ｆratio）を“４．１”にしたが、これに限定されるものではない。以下に、この周波数比ｆratioを“４．２５”にした場合の例を説明する。
図１７は、本変形例に係る位相同期回路１Ｄの一動作例を表すものである。この例では、制御回路１１は、周波数制御ワードＦＣＷの値を“４”に設定するとともに、位相ローテーションワードＰＲＷの値を“＋１／４”に設定している。
まず、タイミングｔ１３１において、基準クロック信号ＲＥＦＣＬＫの１周期に対応する期間ＰＲが開始する。信号生成回路１６は、タイミングｔ１３１〜ｔ１３３の期間において、クロック信号を１回切り替える。具体的には、信号生成回路１６は、タイミングｔ１３２において、クロック信号を、クロック信号ＩＰからクロック信号ＱＰに切り替える。
そして、タイミングｔ１３３において、期間ＰＲが終了し、位相検出回路２０は、値“４”（＝４＋０）を示す位相ワードＰＷ２を生成する。このタイミングｔ１３３では、基準位相ワードＰＷ１が示す値は“４”（＝４×１）である。よって、位相比較回路１３は、基準位相ワードＰＷ１の値“４”と位相ワードＰＷ２の値“４”との差を求めることにより、値“０”の位相誤差ワードＰＥＷを生成する。その結果、位相同期回路１Ｄでは位相同期が維持される。タイミングｔ１３３以降の動作についても同様である。
図１８は、位相同期回路１Ｄの他の動作例を表すものである。この例では、制御回路１１は、周波数制御ワードＦＣＷの値を“３．５”に設定するとともに、位相ローテーションワードＰＲＷの値を“−１／４”に設定している。
まず、タイミングｔ１４１において、基準クロック信号ＲＥＦＣＬＫの１周期に対応する期間ＰＲが開始する。信号生成回路１６は、タイミングｔ１４１〜ｔ１４５の期間において、クロック信号を３回切り替える。具体的には、信号生成回路１６は、タイミングｔ１４２，ｔ１４３，ｔ１４４において、クロック信号を、クロック信号ＩＰからクロック信号ＱＰ，ＩＮ，ＱＮの順に順次切り替える。
そして、タイミングｔ１４５において、期間ＰＲが終了し、位相検出回路２０は、値“３．５”（＝３＋０．５）を示す位相ワードＰＷ２を生成する。このタイミングｔ１４５では、基準位相ワードＰＷ１が示す値は“３．５”（＝３．５×１）である。よって、位相比較回路１３は、基準位相ワードＰＷ１の値“３．５”と位相ワードＰＷ２の値“３．５”との差を求めることにより、値“０”の位相誤差ワードＰＥＷを生成する。その結果、位相同期回路１Ｄでは位相同期が維持される。タイミングｔ１４５以降の動作についても同様である。

以上、実施の形態およびいくつかの変形例を挙げて本技術を説明したが、本技術はこれらの実施の形態等には限定されず、種々の変形が可能である。
例えば、上記の実施の形態等では、周波数制御ワードＦＣＷ、位相ローテーションワードＰＲＷ、周波数比ｆratioなどの様々なパラメータの値を例示したが、これに限定されるものではなく、適宜設定することができる。
また、例えば、本技術を、例えば無線通信システムなどに用いられる周波数シンセサイザに適用してもよい。このとき、例えば、クロック信号ＤＣＯＣＬＫの周波数（チャンネル）に応じて、周波数制御ワードＦＣＷおよび位相ローテーションワードＰＲＷを切り替えてもよい。このように、本技術は、位相同期回路を含む様々な用途に適用することができる。
なお、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
なお、本技術は以下のような構成とすることができる。
（１）基準位相値を順次生成する基準位相生成回路と、
前記基準位相値と帰還位相値との差に基づいて第１のクロックを生成する発振回路と、
前記第１のクロックに基づいて、互いに異なる位相を有する複数の第２のクロックを生成し、基準クロックの１周期に対応する周期期間のそれぞれにおいて前記複数の第２のクロックを複数回切り替えることにより第３のクロックを生成する信号生成回路と、
前記第３のクロックの位相値を求めて前記帰還位相値として出力する位相検出回路と
を備えた位相同期回路。
（２）前記第３のクロックにおける各パルスのパルス幅は、前記第１のクロックのパルス幅以上である
前記（１）に記載の位相同期回路。
（３）前記信号生成回路は、前記複数の第２のクロックを切り替える際、現在選択しているクロックよりも位相が遅れたクロックに切り替える
前記（１）または（２）に記載の位相同期回路。
（４）第１の設定値および第２の設定値を生成する制御回路をさらに備え、
前記基準位相生成回路は、前記第１の設定値に基づいて前記基準位相値を順次生成し、
前記信号生成回路は、各周期期間において、前記複数の第２のクロックを、前記第２の設定値に応じた順番パターンで複数回切り替える
前記（１）から（３）のいずれかに記載の位相同期回路。
（５）前記制御回路は、前記第１の設定値および前記第２の設定値を含む設定値セットを複数セット生成可能に構成されたものである
前記（４）に記載の位相同期回路。
（６）前記位相検出回路は、
前記位相値の整数部分を求める第１の検出回路と、
前記位相値の小数部分を求める第２の検出回路と
を有する
前記（１）から（５）のいずれかに記載の位相同期回路。
（７）前記第２の検出回路は、前記基準クロックの遷移タイミングと、前記第３のクロックの遷移タイミングとの時間差に基づいて、前記位相値の小数部分を求める
前記（６）に記載の位相同期回路。
（８）前記第１の検出回路は、前記第３のクロックのパルス数をカウントすることにより、前記位相値の整数部分を求める
前記（６）または（７）に記載の位相同期回路。
（９）第１の動作モードおよび第２の動作モードを有し、
前記第１の動作モードにおいて、前記信号生成回路は、各周期期間において、前記複数の第２のクロックを複数回切り替え、
前記第２の動作モードにおいて、前記信号生成回路は、各周期期間において、前記複数の第２のクロックを１回切り替える
前記（１）から（８）のいずれかに記載の位相同期回路。
（１０）基準位相値を順次生成する基準位相生成回路と、
前記基準位相値と帰還位相値との差に基づいて第１のクロックを生成する発振回路と、
前記第１のクロックに基づいて、互いに異なる位相を有する複数の第２のクロックを生成し、基準クロックの１周期に対応する周期期間のそれぞれにおいて前記複数の第２のクロックを複数回切り替えることにより第３のクロックを生成する信号生成回路と、
前記第３のクロックの位相値を求めて前記帰還位相値として出力する位相検出回路と
を備えた周波数シンセサイザ。
本出願は、日本国特許庁において２０１４年１０月２２日に出願された日本特許出願番号２０１４−２１５２７１号を基礎として優先権を主張するものであり、この出願のすべての内容を参照によって本出願に援用する。
当業者であれば、設計上の要件や他の要因に応じて、種々の修正、コンビネーション、サブコンビネーション、および変更を想到し得るが、それらは添付の請求の範囲やその均等物の範囲に含まれるものであることが理解される。

Claims (10)

  1. 基準位相値を順次生成する基準位相生成回路と、
    前記基準位相値と帰還位相値との差に基づいて第１のクロックを生成する発振回路と、
    前記第１のクロックに基づいて、互いに異なる位相を有する複数の第２のクロックを生成し、基準クロックの１周期に対応する周期期間のそれぞれにおいて前記複数の第２のクロックを複数回切り替えることにより第３のクロックを生成する信号生成回路と、
    前記第３のクロックの位相値を求めて前記帰還位相値として出力する位相検出回路と
    を備え、
    信号生成回路は、前記第３のクロックにおける各パルスのパルス幅が、前記複数の第２のクロックにおける各パルスのパルス幅以上になるように、前記複数の第２のクロックを複数回切り替えることにより、前記第３のクロックを生成する
    位相同期回路。
  2. 前記第３のクロックにおける各パルスのパルス幅は、前記第１のクロックにおける各パルスのパルス幅以上である
    請求項１に記載の位相同期回路。
  3. 前記信号生成回路は、前記複数の第２のクロックを切り替える際、現在選択しているクロックよりも位相が遅れたクロックに切り替える
    請求項１または請求項２に記載の位相同期回路。
  4. 第１の設定値および第２の設定値を生成する制御回路をさらに備え、
    前記基準位相生成回路は、前記第１の設定値に基づいて前記基準位相値を順次生成し、
    前記信号生成回路は、各周期期間において、前記複数の第２のクロックを、前記第２の設定値に応じた順番パターンで複数回切り替える
    請求項１から請求項３のいずれか一項に記載の位相同期回路。
  5. 前記制御回路は、前記第１の設定値および前記第２の設定値を含む設定値セットを複数セット生成可能に構成されたものである
    請求項４に記載の位相同期回路。
  6. 前記位相検出回路は、
    前記位相値の整数部分を求める第１の検出回路と、
    前記位相値の小数部分を求める第２の検出回路と
    を有する
    請求項１から請求項５のいずれか一項に記載の位相同期回路。
  7. 前記第２の検出回路は、前記基準クロックの遷移タイミングと、前記第３のクロックの遷移タイミングとの時間差に基づいて、前記位相値の小数部分を求める
    請求項６に記載の位相同期回路。
  8. 前記第１の検出回路は、前記第３のクロックのパルス数をカウントすることにより、前記位相値の整数部分を求める
    請求項６または請求項７に記載の位相同期回路。
  9. 第１の動作モードおよび第２の動作モードを有し、
    前記第１の動作モードにおいて、前記信号生成回路は、各周期期間において、前記複数の第２のクロックを複数回切り替え、
    前記第２の動作モードにおいて、前記信号生成回路は、各周期期間において、前記複数の第２のクロックを１回切り替える
    請求項１から請求項８のいずれか一項に記載の位相同期回路。
  10. 基準位相値を順次生成する基準位相生成回路と、
    前記基準位相値と帰還位相値との差に基づいて第１のクロックを生成する発振回路と、
    前記第１のクロックに基づいて、互いに異なる位相を有する複数の第２のクロックを生成し、基準クロックの１周期に対応する周期期間のそれぞれにおいて前記複数の第２のクロックを複数回切り替えることにより第３のクロックを生成する信号生成回路と、
    前記第３のクロックの位相値を求めて前記帰還位相値として出力する位相検出回路と
    を備え、
    信号生成回路は、前記第３のクロックにおける各パルスのパルス幅が、前記複数の第２のクロックにおける各パルスのパルス幅以上になるように、前記複数の第２のクロックを複数回切り替えることにより、前記第３のクロックを生成する
    周波数シンセサイザ。
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