KR100292067B1

KR100292067B1 - 이산시간셀룰러신경회로망용셀

Info

Publication number: KR100292067B1
Application number: KR1019970074303A
Authority: KR
Inventors: 박성준
Original assignee: 전주범; 대우전자주식회사
Priority date: 1997-12-26
Filing date: 1997-12-26
Publication date: 2001-07-12
Also published as: KR19990054482A

Abstract

본 발명은 분산 연산 방식을 이용하여 승산을 실행할 수 있도록 한 이산 시간 셀룰러 신경 회로망용 셀에 관한 것으로, 이를 위하여 본 발명은, 이산 시간 셀룰러 신경 회로망에 채용되는 각 셀이 메모리, 덧셈기 및 누적기를 이용하는 분산 처리 구조를 이용하여 승산을 수행하도록 함으로써, 이산 시간 셀룰러 신경 회로망의 복잡도를 현저하게 줄일 수 있을 뿐만 아니라 VLSI를 위한 고집적화를 실현할 수 있는 것이다.

Description

이산 시간 셀룰러 신경 회로망용 셀{CELL FOR DISCRETE TIME CELLULAR NEURAL NETWORKS}

본 발명은 신경 회로망용 셀에 관한 것으로, 더욱 상세하게는 이산 시간 신경 회로망(Discrete Time Cellular Neural Networks : 이하 DTCNN 이라 함)의 간단한 구현을 실현하는 데 적합한 개선된 셀에 관한 것이다.

잘 알려진 바와 같이, 신경 회로망은, 일예로서 도 1에 도시된 바와 같이, 내부 버스를 통해 서로 유기적으로 연결되는 동일의 규칙적인 구조를 갖는 다수의 셀들(C1 - C9)을 갖는 데, 이러한 각 셀들은 데이터의 처리(예를 들면, 노이즈 제거 등)에 필요한 각종 연산 처리(예를 들면, 덧셈 연산, 곱셈 연산 등)를 수행한다.

이때, 신경 회로망의 각 셀, 즉 곱셈기는 다수의 가산기를 이용하여 구현, 즉 승수에 곱해지는 입력 피승수의 비트 수의 자승에 대응하는 수만큼의 가산기를 이용하여 곱셈기를 구성하게 된다. 즉, 곱셈기에서는 왼쪽으로 하나씩 이동하면서 곱해지는 승수의 비트 값이“1”이면 피승수 비트 값을,“0”이면 제로 값을 각각 복사하는 방식으로 하여 얻어지는 값들을 최종적으로 더함으로써 곱셈의 결과 값을 얻게 된다.

즉, 이러한 곱셈기(셀)를 구성하는 데 있어서는, 일예로서 입력 데이터가 8비트라고 가정할 때 8²개, 즉 64개의 가산기를 필요로 한다.

따라서, 통상적인 하나의 가산기를 구현하는 데 있어서는 대략 10개의 게이트를 필요로 하는 데, 하나의 게이트가 예를 들어 4개의 트랜지스터로 구성된다는 점을 고려할 때, 종래 방식에 따라 곱셈기를 구현하는 경우 전체 회로가 대단히 복잡하게 된다는 문제가 있으며, 이러한 문제는 결국 고집적화의 큰 장애 요인으로 작용하게 된다는 문제가 있다.

본 발명은 상기한 종래 기술의 문제점을 해결하기 위한 것으로, 분산 연산 방식을 이용하여 승산을 실행할 수 있는 이산 시간 셀룰러 신경 회로망용 셀을 제공하는 데 그 목적이 있다.

상기 목적을 달성하기 위하여 본 발명은, 규칙적인 배열을 갖는 인접하는 셀들 간에 교신하는 데이터를 승산 처리하는 이산 시간 셀룰러 신경 회로망용 셀에 있어서, 인접하는 N-1 개의 셀들로부터 각각 제공되는 각 N-1 비트의 다수의 입력 데이터 및 자기 피드백 데이터로 이루어지는 N비트의 피드백 데이터와 할당된 계수 값에 의거하여 순차적인 부분 적을 각각 생성하는 부분적 생성기; 기설정된 상수 바이어스 값을 저장하는 초기 값 레지스터; 상기 생성된 2^N개의 각 부분 적과 상기 상수 바이어스 값 또는 이전 가산 결과 값을 가산하고, 시프트 연산하여 상기 다수의 입력 데이터에 대한 M비트의 승산 결과 값을 산출하는 누적기; 상기 산출된 M비트의 승산 결과 값을 상기 입력 데이터의 비트 수에 대응하도록 제한하는 리미터; 및 제한된 승산 결과 값을 저장하며, 다음 승산 연산시에 저장된 제한 승산 결과 값을 자기 피드백하거나 인접하는 다른 셀에 입력 데이터로서 제공하는 출력 레지스터로 이루어진 것을 특징으로 하는 이산 시간 셀룰러 신경 회로망용 셀을 제공한다.

도 1은 이산 시간 셀룰러 신경 회로망의 셀 연결 구조의 일예를 도시한 도면,

도 2는 본 발명의 바람직한 실시예에 따른 이산 시간 셀룰러 신경 회로망용 셀의 블록구성도.

＜도면의 주요부분에 대한 부호의 설명＞

102 : 부분적 생성기 104 : 초기 값 레지스터

106 : 누적기 108 : 리미터

110 : 출력 레지스터 1061 : 가산기

1063 : 시프터 1065 : 스위치

본 발명의 상기 및 기타 목적과 여러 가지 장점은 이 기술분야에 숙련된 사람들에 의해 첨부된 도면을 참조하여 하기에 기술되는 본 발명의 바람직한 실시예로부터 더욱 명확하게 될 것이다.

이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대하여 상세하게 설명한다.

도 2는 본 발명의 바람직한 실시예에 따른 이산 시간 셀룰러 신경 회로망용 셀의 블록구성도를 나타낸다.

동도면에 도시된 바와 같이, 본 발명의 셀은 부분적 생성기(102), 초기값 레지스터(104), 누적기(106), 리미터(108) 및 출력 레지스터(110)를 포함한다. 또한, 누적기(106)는 가산기(1061), 시프터(1063) 및 스위치(1065)를 포함한다.

먼저, 설명의 편의와 이해의 증진을 위해, 본 발명의 셀은, 일예로서 도 1에 도시된 바와 같이, 5개의 입력, 즉 현재 곱셈을 실행하는 셀이 C5라 할 때 입접하는 셀 C2, C4, C6, C8 및 자기 피드백 신호를 입력으로 하며, 또한 각 셀로부터의 입력 데이터가 8비트 데이터인 것으로 가정한다. 여기에서, 각 셀들은 내부 버스를 통해 유기적으로 연결된다.

도 2를 참조하면, 부분적 생성기(102)에는 내부 버스(S)를 통해 인접 셀들(C2, C4, C6, C8)로부터 제공되는 B비트(예를 들면, 8비트)의 출력 데이터(a₁, a₂, a₃, a₄) 및 B비트의 자기 피드백 데이터(a_s)가 동시에 비트별로 입력된다. 즉, 부분적 생성기(102)에는 5개의 각 입력이 최하위 비트(LSB)에서부터 최상위 비트(MSB)로 순차적으로 입력된다.

이때, 부분적 생성기(102)에는 할당된 계수 값으로 만들어진 부분적이 기저장되어 있는 데, 입력 데이터가 들어올 때마다 입력 데이터와 계수 값에 의거하여 부분 적을 생성, 즉 5입력의 각 LSB, LSB+1, LSB+1, - - - MSB가 입력될 때마다 입력 값(5입력일 때 5비트 값)에 의거하여 부분 적을 생성하며, 여기에서 생성되는 부분 적들은 다음단의 누적기(106)로 제공된다.

또한, 초기 값 레지스터(104)는 기설정된 상수 바이어스 값을 저장하는 것으로, 특정 데이터에 대한 승산 처리의 초기에 기저장된 상수 바이어스 값을 누적기(106)로 제공한다.

다음에, 누적기(106)는, 상기한 부분적 생성기(102)로부터 제공되는 부분 적들과 초기 값 레지스터(104)로부터 제공되는 상수 바이어스 값에 의거하여, 생성된 부분 적들에 대한 가산과 시프트 연산(왼쪽으로의 시프트 연산)을 수행하여 최종 승산 값을 생성하는 것으로, 이러한 누적기(106)는 예를 들면 가산기(1061), 시프터(1063) 및 스위치(1065)로 구성될 수 있다.

즉, 가산기(1061)는 최초, 즉 5입력의 각 LSB 입력 비트에 따라 생성된 부분적이 제공될 때 부분적 생성기(102)로부터의 부분 적과 스위치(1065)의 접점 a-b를 통해 제공되는 상수 바이어스 값을 가산하고, 5입력의 각 LSB 입력 내지 MSB 입력 비트에 따라 각각 생성된 부분 적들이 제공될 때 부분적 생성기(102)로부터의 각 부분 적과 스위치(1065)의 접점 a-c를 통해 제공되는 시프터(1063)에 저장된 이전의 결과 값(즉, 가산 결과 값)을 가산한다. 이때, 스위치(1065)는 최초 가산시에는 접접 a-b가 연결되지만 이후 두 번째 가산 연산부터는 접점 a-c가 연결된다.

또한, 시프터(1063)에는 가산기(1061)에서의 가산 결과 값이 저장되는 데,이러한 가산 결과 값은 다음 가산 동작시에 스위치(1065)의 접점 a-c를 통해 가산기(1061)로 제공된다.

따라서, 상술한 바와 같은 과정을 통해 누적기(106)에서는 최초 부분 적과 상수 바이어스 값을 가산하여 최초 결과 값을 얻고, 다음 부분 적과 이전 결과 값(또는 최초 결과 값)을 가산하는 방식으로 하여 얻고자하는 최종 결과 값, 즉 승산 값을 산출한다. 여기에서, 얻어지는 최종 결과 값은 입력 데이터가 8비트 데이터일 때 최대 10비트까지 확장될 수 있다.

한편, 상술한 누적기(106)에서 산출된 최종 결과 값(승산 결과 값)은 리미터(108)로 출력되는 데, 리미터(108)에서는 최종 출력 값을 제한, 즉 입력 데이터가 8비트일 때 최종 출력 값을 8비트로 제한한다.

즉, 8비트 데이터에 대해 승산 연산을 수행하면, 최대 10비트까지 확장될 수 있는 데, 리미터(108)에서는 최종 출력 값이 8비트를 초과할 때 이를 8비트 값으로 제한, 예를 들어 최종 결과 값에서 8번째 비트 이후에 1을 초과하는 값이 하나라도 있으면, 8비트 전체를“1”로 세팅하는 기법을 통해 출력 비트를 제한하며, 이와 같이 제한된 최종 출력 값은 출력 레지스터(110)에 저장된다.

이때, 출력 레지스터(110)에 저장되는 승산 출력 값은 인접하는 다른 셀들에 제공되거나 혹은 다음 승산을 위해 자기 피드백될 것이다.

이상 설명한 바와 같이 본 발명에 따르면, 이산 시간 셀룰러 신경 회로망에 채용되는 각 셀이 메모리, 덧셈기 및 누적기를 이용하는 분산 처리 구조를 이용하여 승산을 수행하도록 함으로써, 이산 시간 셀룰러 신경 회로망의 복잡도를 현저하게 줄일 수 있을 뿐만 아니라 VLSI를 위한 용이한 고집적화를 실현할 수 있다.

Claims

규칙적인 배열을 갖는 인접하는 셀들 간에 교신하는 데이터를 승산 처리하는 이산 시간 셀룰러 신경 회로망용 셀에 있어서,

인접하는 N-1 개의 셀들로부터 각각 제공되는 각 N-1 비트의 다수의 입력 데이터 및 자기 피드백 데이터로 이루어지는 N비트의 피드백 데이터와 할당된 계수 값에 의거하여 순차적인 부분 적을 각각 생성하는 부분적 생성기;

기설정된 상수 바이어스 값을 저장하는 초기 값 레지스터;

상기 생성된 2^N개의 각 부분 적과 상기 상수 바이어스 값 또는 이전 가산 결과 값을 가산하고, 시프트 연산하여 상기 다수의 입력 데이터에 대한 M비트의 승산 결과 값을 산출하는 누적기;

상기 산출된 M비트의 승산 결과 값을 상기 입력 데이터의 비트 수에 대응하도록 제한하는 리미터; 및

제한된 승산 결과 값을 저장하며, 다음 승산 연산시에 저장된 제한 승산 결과 값을 자기 피드백하거나 인접하는 다른 셀에 입력 데이터로서 제공하는 출력 레지스터로 이루어진 것을 특징으로 하는 이산 시간 셀룰러 신경 회로망용 셀.
제 1 항에 있어서, 상기 누적기는:

상기 생성된 부분 적과 상기 상수 바이어스 값 또는 이전 가산 결과 값을 가산하는 가산기;

상기 가산 결과 값을 시프트 연산하는 시프터; 및

상기 초기 값 레지스터로부터의 상수 바이어스 값 또는 상기 시프터로부터의 이전 가산 결과 값을 상기 가산기에 선택적으로 제공하는 스위치로 구성된 것을 특징으로 하는 이산 시간 셀룰러 신경 회로망용 셀.