JPH08107366A - 有限体元の反転回路 - Google Patents

Abstract

(57)【要約】 【課題】 特に小さな表面積を占有する有限体の元
の反転回路を提供する。 【解決手段】 反転すべき数を受け取りｔ＝２^n/2 乗す
るベキ乗回路を備えた、２ⁿ ＝Ｎ＋１個の元の有限体に
おけるｎビットの数を反転する回路である。第１の完結
した乗算器は、反転すべき数とｔ乗するベキ乗回路の出
力とを受け取る。演算回路は、ｔ乗するベキ乗回路の出
力と第１の完結した乗算器の出力の逆元との積を出力す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、有限体の元につい
て演算を実行する回路及び方法に関し、特にこれら元の
逆元を演算する回路及び方法に関する。

【０００２】

【従来の技術及び発明が解決しようとする課題】有限体
は、例えばリードソロモン符号化されたデータの伝送中
におけるエラーを訂正するために用いられる２進数の有
限の集合である。

【０００３】ｎビットの全ての２進数は、２ⁿ ＝Ｎ＋１
個の元の有限体を構成する。この有限体内における内部
加算及び乗算は、有限体の２つの数の和又は積もまたそ
の有限体の数になるものであると定義される。２つの数
の加算は、これら２つの数間のビット毎のエクスクルー
シブオアであると定義される。従って、ｘがこの有限体
の任意の数とすると、ｘ＋ｘ＝２ｘ＝０である。

【０００４】乗算は、けた上げを発生しない限りにおい
ては、即ち、その結果がｎ−１より高い重みの１にビッ
トを有していない限りにおいては、ｎビットの２つの２
進数の通常の乗算である。けた上げが発生すると、それ
はエクスクルーシブオアを介して０からｎ−１の重みビ
ットのうちの、有限体のいわゆる多項式生成元によって
規定される所定ビットに結合される。

【０００５】有限体の任意の非零元は、この有限体の他
の非零かつ非単位元のベキ乗である。Ｎ＋１個の元の有
限体において、ベキ乗はＮを法とすると定義される。即
ち、ｘⁱ ＝ｘ^i+N である。ただし、ｘは有限体の非零か
つ非単位元、ｉは正又は負の整数である。ある有限体の
元は、０、α⁰ 、α¹ 、…、α^N-1 と記される。元α⁰
〜α^n-1 はｎビットの２進数の基を構成する数２⁰ 、２
¹ 、…、２^n-1 である。

【０００６】リードソロモン符号器内の訂正係数を演算
するためには、ｙ／ｘ比を演算する必要がある。ここ
で、ｙ及びｘは符号器によって演算される数であり任意
の値を有するものである。このために、ｙには、通常、
ｘの逆元が乗算される。

【０００７】逆元を演算するために、ＲＯＭに格納され
ている逆元テーブルを使用することができる。しかしな
がら、ＲＯＭの使用は、集積回路を設計するための従来
技術によって他の処理回路と集積化するためにはに適さ
ない。これら従来技術によると、ＲＯＭは、処理回路の
他の要素が集積化されている領域の外側に配置されねば
ならない。これは、ＲＯＭ自体が比較的狭い表面積のみ
を必要としているにもかかわらず、かなり大きな表面積
を失うことにつながる。

【０００８】他の方法として、論理ゲートを用いてワイ
ヤード方式によって逆元を生成することが考えられる。
しかしながら、ワイヤードインバータが処理回路間に集
積化できるにもかかわらず、反転機能を得るために論理
ゲート間で多数の結線を行う必要があるため、そのメタ
ライゼーションがＲＯＭの使用によって失う表面積と同
等の表面積を占有してしまうという問題がある。

【０００９】従って本発明の目的は、特に小さな表面積
を占有する有限体の元の反転回路を提供することにあ
る。

【００１０】

【課題を解決するための手段】この目的を達成するた
め、本発明では反転を小さな表面積を占有する回路によ
って実行できる幾つかの特別の動作に分解する。

【００１１】本発明によるこの分解は、反転すべき数を
受け取り、ｔ＝２^n/2 乗するベキ乗回路を備えた、２ⁿ
＝Ｎ＋１個の元の有限体におけるｎビットの数を反転す
る回路を提供する。第１の完結した乗算器は、反転すべ
き数とｔ乗するベキ乗回路の出力とを受け取る。演算回
路は、ｔ乗するベキ乗回路の出力と第１の完結した乗算
器の出力の逆元との積を出力する。

【００１２】積を出力する演算回路は、各々がｔ乗する
ベキ乗回路の出力を受け取り、互いに異なりかつ単位と
も異なる、単位のｔ−１ベキ根である定数を乗算する１
／２ｔ−１個の乗算器と、復号器によって制御され、第
１の完結した乗算器の出力の関数として、定数を乗算す
る乗算器のうちの１つを選択するマルチプレクサと、マ
ルチプレクサの出力と第１の完結した乗算器の出力に応
じて値０又は反転すべき数とを受け取る加算器とを備え
ている。

【００１３】本発明の実施態様においては、積を出力す
る演算回路は、ｔ−１個の起こり得る値のうち第１の完
結した乗算器の出力の逆元を出力する反転回路と、反転
回路の出力及びｔ乗するベキ乗回路の出力を受け取る第
２の完結した乗算器とを備えている。

【００１４】本発明の他の実施態様においては、積を出
力する演算回路は、各々が入力に定数を乗算し、ｉ番目
（ｉ＝０、１、…、ｎ／２）の乗算器が定数による乗数

【数１】 を有している（ただし、βは単位のｔ−１ベキ根）ｎ／
２乗算器と、ｉ番目のマルチプレクサがその第１の入力
端子でｉ番目の乗算器の出力をその第２の入力端子でｉ
−１番目のマルチプレクサの出力を受け取りかつｉ＋１
番目の乗算器へその出力を与え、１番目の乗算器及び１
番目のマルチプレクサの第２の入力端子がｔ乗するベキ
乗回路の出力を受け取る、ｎ／２マルチプレクサと、第
１の完結した乗算器の出力を受け取り、その積が第１の
完結した乗算器の出力の逆元である定数を有する乗算器
を直列にセットするようにマルチプレクサに働く復号器
とを備えている。

【００１５】本発明のさらに他の実施態様においては、
ｔ乗するベキ乗回路が、ｉ番目（ｉ＝０、１、…、ｎ−
１）のゲート群がｔ乗すべき数のｉ番目のビットの０又
は１の状態にそれぞれ応じて有限体のｉ目のの非零元を
出力するか又は出力しないように制御する、ｎ個のゲー
ト群と、ｊ目の（ｊ＝０、１、…、ｎ−１）の加算器が
ｊ番目のゲート群の出力及びｊ−１番目の加算器の出力
を受け取り、かつ１番目の加算器が最初の２つのゲート
群の出力を受け取る、ｎ−１個の加算器とを備えてい
る。

【００１６】

【発明の実施の形態】本発明の上述した及び他の目的、
構成、態様及び効果は、添付図面を参照した以下の本発
明に関する詳細な説明によって明らかとなるであろう。

【００１７】本発明によれば、ｎビットの数ｘの逆元ｘ
^-1は、 ｘ^-1＝ｘ^t ／ｘ^t+1 （１） で表わすことができる。ただし、ｔ＝２^n/2 である。

【００１８】数ｘ^t は、以下に見られるように、２のベ
キ乗をｔ（ｔ＝２^n/2 ）とするとｔ乗した数であるた
め、非常に演算が容易である。

【００１９】数ｘ^t+1 は、単位の（ｔ−１）ベキ根であ
る。なぜならば、

【数２】 であるためである。その結果、ｘがどのような値であろ
うとも、ｘ^t+1 は、下記のｔ−１個の値のうちの１つと
なる。 α^t+1 、α^2(t+1)、…、α^(t-1)(t+1) これらｔ−１個の値は、以下の説明ではβ、β² 、…、
β^t-1 と表わす。

【００２０】従って、任意の数の逆元の２ⁿ −１個の起
こり得る値の代わりに、ｔ−１＝２^n/2 −１個の起こり
得る値β、β² 、…、β^t-1 のみを有する数ｘ^t+1 の逆
元が演算される。例えば、ｎ＝８である場合、数ｘ^t+1
は２５５個ではなく１５個の起こり得る値を有してい
る。その結果、数ｘ^t+1 の反転回路は、ＲＯＭ内のテー
ブルを用いて又は論理回路を用いて演算するか否かにか
かわらず、任意の数についての反転回路よりもはるかに
小さな表面積を占有することとなる。さらに、この反転
回路は、数ｘ^t+1 のｔ−１個の起こり得る値を弁別（微
分）可能な、この数ｘ^t+1 のビットの一部のみを有する
ことが可能である。

【００２１】図１は、本発明の実施形態として、前述し
た分解式（１）から直接的に得られる反転回路を表わし
ている。ｎビットの数ｘは、ｔ乗するための回路１０に
供給される。乗算器１２は、その第１の入力端子で回路
１０の出力を受け取り、第２の入力端子で数ｘを受け取
る。演算回路１３は、回路１０の出力と乗算器１２の出
力ｘ^t+1 とを受け取り、逆元ｘ^-1を出力する。演算回路
１３の反転回路１４は、乗算器１２の出力ｘ^t+1 を受け
取り、乗算器１６の第１の入力端子へその逆元ｘ^-(t+1)
を出力する。上述したように、反転回路１４はｔ−１個
の値を有することのみを要する。演算回路１３の乗算器
１６は、回路１０の出力をその第２の入力端子で受け取
り、所望の逆元ｘ^-1を出力する。

【００２２】ｔ乗用の回路１０（ｔは２のベキ乗）は、
以下の理由を実現するため特に簡単である。

【００２３】数ｘは、 ｘ＝ｘ₀ α⁰ ＋ｘ₁ α¹ ＋ｘ₂ α² ＋…＋ｘ_n-1 α^n-1 で表わされる。ここで、ｘ₀ 、ｘ₁ 、…、ｘ_n-1 は、数
ｘの増大する重みのビット値である。

【００２４】数ｘをｔ乗することにより（ｔは２のベキ
乗）、第２項がｔ乗されて、項ｘ₁α^it（ｉ＝０、１、
…、ｎ−１）と偶数回繰り返される付加項との和が出力
される。有限体の和がビット毎にエクスクルーシブオア
されるため、これら付加項は互いに打ち消される。従っ
て、 ｘ^t ＝ｘ₀ α⁰ ＋ｘ₁ α^t ＋ｘ₂ α^2t＋…＋ｘ_n-1 α
^(n-1)t となる。

【００２５】図２は、この式から直接的に導き出される
ｔ乗用の回路を表わしている。各ビットｘ_i （ｉ＝０、
１、…、ｎ−１）には、第１の入力端子でビットｘ_i を
受け取り第２の入力端子で数α^itのそれぞれのビットを
受け取るアンドゲート群１８が設けられている。従っ
て、ｘ_i ＝１の場合、各数α^itは対応するアンドゲート
群１８の出力を転送する。最初の加算器２０は、その第
１の入力端子でビットｘ₀ に属するアンドゲート群１８
の出力を受け取りかつその第２入力端子でビットｘ₁ に
属するアンドゲート群１８の出力を受け取る。他の加算
器２０は、それぞれ残りの群に属しており、各加算器２
０はその第１の入力端子で属するアンドゲート群１８の
出力を受け取りかつその第２入力端子で直前の加算器２
０の出力を受け取る。最後の加算器２０は、数ｘ^t を出
力する。

【００２６】もちろん、ビットｘ_i に属するアンドゲー
ト１８の各群において、アンドゲートは、数α^itの非零
ビットのみを効率的に出力する。同様に、加算器２０
（エクスクルーシブゲート群）も、それらの入力線の幾
つかが定常状態であることを考慮することによって簡単
化可能である。

【００２７】図３は、図１の反転回路１４及び乗算器１
６を効果的に置き換えるように設計された回路に関する
実施形態を表わしている。この回路は、定数倍するｎ／
２乗算器２２を含んでいる。倍数はそれぞれ数

【数３】 である。ただし、ｉは０〜ｎ／２−１と変化する。

【００２８】各乗算器２２は、第１のチャネルでこの乗
算器の出力を受け取り第２のチャネルでその直前のマル
チプレクサの出力を受け取るマルチプレクサ２４を伴っ
ている。その直前のマルチプレクサの出力は、乗算器の
入力にも供給される。この構成によれば、マルチプレク
サ２４を適切に制御することにより、任意の値β^j の積
を得ることができる。ただし、ｊは１〜ｔ−１と変化す
る。最初の乗算器２２及び最初のマルチプレクサ２４
は、回路１０から出力される数ｘ^t を受け取る。最後の
マルチプレクサ２４は、所望の逆元ｘ^-1を出力する。乗
算器１２から出力される数ｘ^t+1 を受け取る復号器２６
は、その積がｘ^t+1 の逆元に等しい定数を伴う乗算器２
２を直列にセットするべくマルチプレクサ２４を制御す
る。

【００２９】図３の回路は、定数を乗算する乗算器を使
用しているので、即ち１つの完結した乗算器１６を備え
るよりも簡易となる、マルチプレクサを伴った定数を乗
算する複数の乗算器ｎ／２を備えているので特に簡易化
されている。さらに、復号器２６は、図１の反転回路１
４がｎ個の出力を有するのに対してｎ／２個の出力を有
している。復号器２６は、数ｘ^t+1 のｔ−１個の起こり
得る値を弁別（微分）する数ｘ^t+1 のこれらビットのみ
によって制御される。

【００３０】図３の構造は、ある種の用途に対しては、
満足できる速度ではないかも知れない。その理由は、数
ｘ^t は多数の乗算器２２を通らなければならず、各乗算
器で遅延が生じるからである。

【００３１】図４は、図３の構造に対して特に高速化し
た変更形態を表わしている。数ｘ^tは、定数を乗算する
ｔ／２−１個の乗算器４０に並列に供給される。乗算器
４０のそれぞれの乗数である定数は、β₁ 〜β_t/2-1 で
ある。定数β₁ 〜β_t/2-1 は、互いに異なりかつ単位と
も異なるｔ／２−１個のｔ−１単位ベキ根であり、ｔ／
２−１個の残りのベキ根は１＋β₁ 〜１＋β_t/2-1 であ
る。有限体においては、数ｒが単位のｐベキ根であると
すると、数ｒ＋１も単位のベキ根である（ただし、ｐは
Ｎ＋１より小さい任意の整数）。

【００３２】マルチプレクサ４２は、乗算器４０の出力
を受け取り、復号器４４から与えられる制御信号に従っ
てそれらのうちの１つを選択する。マルチプレクサ４２
の出力は、その第２の入力端子でアンドゲート群４８か
らの出力を受け取る加算器４６の第１の入力端子へ出力
される。アンドゲート群４８の第１の入力端子は、数ｘ
^t+1 の逆元のパリティに応じた状態にセットされる、復
号器４４の出力を受け取る。

【００３３】アンドゲート群４８の第２の入力端子は、
数ｘのビットをそれぞれ受け取る。従って、数ｘ^t+1 の
値に応じて、数ｘがマルチプレクサ４２の出力に加算さ
れるかされないかが制御されることとなる。この構成に
よれば、ｘ^t にはβ_i 又は１＋β_i が乗算される（１＝
１、２、…、ｔ／２−１）、即ち、単位とは異なる２つ
のｔ−１ベキ根のどちらか一方が乗算される。復号器４
４は、数ｘ^t に最終的に乗算されるβ_i 又は１＋β_i が
ｘ^t+1 の逆元となるように、数ｘ^t+1 のｎ−１個の最上
位ビットの関数として、最適な乗算器４０を選択する。
さらに、復号器は、ｔ／２−１個のベキ根β₁ 〜β
_t/2-1 を弁別（微分）する、数ｘ^t+1 のこれらビットの
みを受け取る。

【００３４】もちろん、単位のｔ−１ベキ根の中に単位
も存在している。数ｘ^t+1 が１に等しければ、数ｘも１
に等しい。従って、例えば、マルチプレクサ４２が数０
を加算器４６に出力するように選択を行うと、これはゲ
ート群４８を介して値１（ｘ）を提供することとなる。

【００３５】本発明について、少なくとも１つの例示的
な実施形態により説明したが、当業者によれば種々の変
更、修正及び改良が容易になし得ることは明らかであ
る。このような変更、修正及び改良は、本発明の精神及
び範囲内において行われるものである。従って、以上の
説明は単に例示であり決して本発明を限定するものでは
ない。本発明は、特許請求の範囲及びその均等物によっ
てのみ規定されるものである。

【図面の簡単な説明】

【図１】本発明による反転回路の一実施形態を表わすブ
ロック図である。

【図２】図１の反転回路で用いられる２のベキ乗でベキ
乗する回路の第１の例を示すブロック図である。

【図３】本発明による反転回路の他の実施形態における
幾つかの要素を示すブロック図である。

【図４】本発明による反転回路のさらに他の実施形態に
おける幾つかの要素を示すブロック図である。

【符号の説明】

１０ ｔ乗するための回路 １２、１６、２２、４０ 乗算器 １３ 演算回路 １４ 反転回路 １８、４８ アンドゲート ２０、４６ 加算器 ２４、４２ マルチプレクサ ２６、４４ 復号器

Claims (3)

【特許請求の範囲】
1. 【請求項１】 ２ⁿ ＝Ｎ＋１個の元の有限体におけるｎ
   ビットの数（ｘ）を反転する回路であって、 反転すべき数（ｘ）を受け取り、ｔ＝２^n/2 乗する回路
   （１０）と、 前記反転すべき数と前記ｔ乗する回路の出力とを受け取
   る第１の完結した乗算器（１２）と、 前記ｔ乗する回路の出力と前記第１の完結した乗算器の
   出力の逆元との積を出力する回路（１４、１６）とを備
   えており、 前記積を出力する回路が、 各々が前記ｔ乗する回路の出力を受け取り、互いに異な
   りかつ単位とも異なる、単位のｔ−１ベキ根である定数
   を乗算する１／２ｔ−１個の乗算器（４０）と、 復号器（４４）によって制御され、前記第１の完結した
   乗算器（１２）の出力の関数として、定数を乗算する前
   記乗算器のうちの１つを選択するマルチプレクサ（４
   ２）と、 前記マルチプレクサの出力と前記第１の完結した乗算器
   の出力に応じて値０又は反転すべき数（ｘ）とを受け取
   る加算器とを備えていることを特徴とする反転回路。
2. 【請求項２】 前記積を出力する回路が、ｔ−１個の起
   こり得る値のうち前記第１の完結した乗算器（１２）の
   出力（ｘ^t+1 ）の逆元を出力する反転回路（１４）と、
   前記反転回路（１４）の出力及び前記ｔ乗する回路（１
   ０）の出力を受け取る第２の完結した乗算器（１６）と
   を備えていることを特徴とする請求項１に記載の回路。
3. 【請求項３】 前記ｔ乗する回路（１０）が、 ｉ番目（ｉ＝０、１、…、ｎ−１）のゲート群がｔ乗す
   べき数のｉ番目のビットの０又は１の状態に応じて有限
   体のｉ目のの非零元を出力するか又は出力しないように
   制御する、ｎ個のゲート群（１８）と、 ｊ目の（ｊ＝０、１、…、ｎ−１）の加算器がｊ番目の
   ゲート群の出力及びｊ−１番目の加算器の出力を受け取
   り、かつ１番目の加算器が最初の２つのゲート群の出力
   を受け取る、ｎ−１個の加算器（２０）とを備えている
   ことを特徴とする請求項１に記載の回路。