JPH11296347A - ガロワ体乗算器及びガロワ体乗算の方法 - Google Patents
ガロワ体乗算器及びガロワ体乗算の方法Info
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- JPH11296347A JPH11296347A JP11026383A JP2638399A JPH11296347A JP H11296347 A JPH11296347 A JP H11296347A JP 11026383 A JP11026383 A JP 11026383A JP 2638399 A JP2638399 A JP 2638399A JP H11296347 A JPH11296347 A JP H11296347A
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- G06F7/60—Methods or arrangements for performing computations using a digital non-denominational number representation, i.e. number representation without radix; Computing devices using combinations of denominational and non-denominational quantity representations, e.g. using difunction pulse trains, STEELE computers, phase computers
- G06F7/72—Methods or arrangements for performing computations using a digital non-denominational number representation, i.e. number representation without radix; Computing devices using combinations of denominational and non-denominational quantity representations, e.g. using difunction pulse trains, STEELE computers, phase computers using residue arithmetic
- G06F7/724—Finite field arithmetic
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Abstract
(57)【要約】
【課題】 種々のシンボル・サイズ（１６）、異なるガ
ロワ体（１４）及び異なる原始多項式（１２）を含む演
算を実行する多次元ガロワ体乗算器及びガロワ体多次元
乗算の方法を提供する。 【解決手段】 オペランド、原始多項式又は中間出力の
サイズと比較するときにガロワ体（１４）の相対サイズ
に従って、２つのオペランド（１６）のうちの１つ及び
原始多項式（１２）を左へシフトさせ、かつ前記中間出
力ＺＯ（２８）を右へシフトさせる。これらのシフト
は、ＭＵＬＴ ＸＯＲアレー（２６）が２ゲート／ブロ
ックの最小遅延、又は２ＥＸＯＲゲートのクリティカル
遅延により正確に同一のハードウェアにより全ての体上
で動作可能にさせる。
ロワ体（１４）及び異なる原始多項式（１２）を含む演
算を実行する多次元ガロワ体乗算器及びガロワ体多次元
乗算の方法を提供する。 【解決手段】 オペランド、原始多項式又は中間出力の
サイズと比較するときにガロワ体（１４）の相対サイズ
に従って、２つのオペランド（１６）のうちの１つ及び
原始多項式（１２）を左へシフトさせ、かつ前記中間出
力ＺＯ（２８）を右へシフトさせる。これらのシフト
は、ＭＵＬＴ ＸＯＲアレー（２６）が２ゲート／ブロ
ックの最小遅延、又は２ＥＸＯＲゲートのクリティカル
遅延により正確に同一のハードウェアにより全ての体上
で動作可能にさせる。
Description
【０００１】
【発明の属する技術分野】この発明は、ガロワ体の演算
装置及び方法に関し、特に多次元のガロワ体乗算器及び
ガロワ体乗算の方法に関する。
装置及び方法に関し、特に多次元のガロワ体乗算器及び
ガロワ体乗算の方法に関する。
【０００２】
【従来の技術】ガロワ体演算は、ガロワ体内の２つの任
意数上で実行される任意のオペレーションがガロワ体
に、ある数を生成させるような巡回有限体演算(cyclic
finite field arithmetic)である。即ち、ガロワ体内の
２つの任意数上で実行されてガロワ体外のある数を発生
し得るオペレーションは、存在しない。有限体演算は下
記の表に示す範囲の数からなる実数を用いる。例えば、
０から７（０，１，２，３，４，５，６，７）までの整
数範囲は、このガロワ体が８つの元を有するので、ＧＦ
（８）のガロワ体表現即ち表示を有し、一方整数０〜１
の範囲は、ガロワ体が単なる２元を有するので、ＧＦ
（２）のガロワ体を有する等である。加えて、ディジタ
ル・システムは複数のビットによりデータを送信する。
これらのビットは、二進数であるので、２値のうちの１
つ、０か又は１のみを取ことができる。これらのビット
を互いにグループ化して１つのシンボルを形成すること
は、ディジタル・システムにおいて一般的なことであ
る。これらのグループ化は全て２の累乗に基づいてい
る。表１はディジタル・シンボル対ＧＦ表示を記載して
いる。
意数上で実行される任意のオペレーションがガロワ体
に、ある数を生成させるような巡回有限体演算(cyclic
finite field arithmetic)である。即ち、ガロワ体内の
２つの任意数上で実行されてガロワ体外のある数を発生
し得るオペレーションは、存在しない。有限体演算は下
記の表に示す範囲の数からなる実数を用いる。例えば、
０から７（０，１，２，３，４，５，６，７）までの整
数範囲は、このガロワ体が８つの元を有するので、ＧＦ
（８）のガロワ体表現即ち表示を有し、一方整数０〜１
の範囲は、ガロワ体が単なる２元を有するので、ＧＦ
（２）のガロワ体を有する等である。加えて、ディジタ
ル・システムは複数のビットによりデータを送信する。
これらのビットは、二進数であるので、２値のうちの１
つ、０か又は１のみを取ことができる。これらのビット
を互いにグループ化して１つのシンボルを形成すること
は、ディジタル・システムにおいて一般的なことであ
る。これらのグループ化は全て２の累乗に基づいてい
る。表１はディジタル・シンボル対ＧＦ表示を記載して
いる。
【０００３】
【表１】
【０００4】与えられた任意のガロワ体の有限体におけ
る数を表すためにいくつかの方法がある。例えば、表２
に示すデータは、ＧＦ（８）の整数、二進及び多項式表
示を示す。
る数を表すためにいくつかの方法がある。例えば、表２
に示すデータは、ＧＦ（８）の整数、二進及び多項式表
示を示す。
【０００５】
【表２】
【０００６】加えて、各ガロワ体は１又はそれより多く
の原始多項式を有し、これらの原始多項式は、連続的な
特定の整数集合がどの程度大きいのかに従って、更に１
又はそれより多くの素数を有する連続的な特定の実整数
集合に似ている。原始多項式ｐ（ｘ）は、各体に関して
演算関数を定義するために用いられる多項式である。例
えば、ガロワ体演算では、算術演算のように、交換法
則、結合法則等のようにある数学的な特性が存在する。
従って、ガロワ体内の任意の２つの元の和又は積は何で
あるかを判断するときに、このような法則を適用した後
であれば、和及び積はガロワ体の外に存在することにな
り、その和又は積は予め定めた原始多項式により割り算
される。このようにしてガロワ体が保存される。表３は
ＧＦ（８）からＧＦ（２５６）までに関する全ての原始
多項式の整数表現を記載している。
の原始多項式を有し、これらの原始多項式は、連続的な
特定の整数集合がどの程度大きいのかに従って、更に１
又はそれより多くの素数を有する連続的な特定の実整数
集合に似ている。原始多項式ｐ（ｘ）は、各体に関して
演算関数を定義するために用いられる多項式である。例
えば、ガロワ体演算では、算術演算のように、交換法
則、結合法則等のようにある数学的な特性が存在する。
従って、ガロワ体内の任意の２つの元の和又は積は何で
あるかを判断するときに、このような法則を適用した後
であれば、和及び積はガロワ体の外に存在することにな
り、その和又は積は予め定めた原始多項式により割り算
される。このようにしてガロワ体が保存される。表３は
ＧＦ（８）からＧＦ（２５６）までに関する全ての原始
多項式の整数表現を記載している。
【０００７】
【表３】
【０００８】以上の表から明らかなように、ガロワ体が
小さいためにＧＦ（８）及びＧＦ（１６）に関してただ
一つの原始多項式が存在する。しかしながら、ＧＦ（１
２８）は９つの原始多項式を有し、またＧＦ（２５６）
は８つの原始多項式を有する。先に述べたように、これ
らの整数表現はそれぞれ対応する多項式表現を有する。
例えば、ＧＦ（２５６）用の１つの原始多項式ｐ（ｘ）
は２８５であり、これはｐ（ｘ）＝ｘ8 ＋ｘ4 ＋ｘ3 ＋
ｘ2 ＋１に対応する。
小さいためにＧＦ（８）及びＧＦ（１６）に関してただ
一つの原始多項式が存在する。しかしながら、ＧＦ（１
２８）は９つの原始多項式を有し、またＧＦ（２５６）
は８つの原始多項式を有する。先に述べたように、これ
らの整数表現はそれぞれ対応する多項式表現を有する。
例えば、ＧＦ（２５６）用の１つの原始多項式ｐ（ｘ）
は２８５であり、これはｐ（ｘ）＝ｘ8 ＋ｘ4 ＋ｘ3 ＋
ｘ2 ＋１に対応する。
【０００９】有限体における乗算は、原始多項式を使用
して容易に計算される。下記の例では、表４及び５にお
ける乗算テーブルを構成するためにＧＦ（８）及びｐ
（ｘ）＝ｘ3 ＋ｘ2 ＋１を使用する。この原始多項式を
使用して積又は和の結果を再びガロワ体に変形即ち「保
持」する。
して容易に計算される。下記の例では、表４及び５にお
ける乗算テーブルを構成するためにＧＦ（８）及びｐ
（ｘ）＝ｘ3 ＋ｘ2 ＋１を使用する。この原始多項式を
使用して積又は和の結果を再びガロワ体に変形即ち「保
持」する。
【００１０】
【数１】 ただし、ｘ4 はＧＦ（８）の構成要素ではない。そのと
きは、原始多項式ｐ（ｘ）を多項式割り算に使用して下
記剰余を生成する。
きは、原始多項式ｐ（ｘ）を多項式割り算に使用して下
記剰余を生成する。
【００１１】
【数２】
【００１２】特定のＧＦの関して１以上の原始多項式が
存在していても、同一の原始多項式を使用して乗算テー
ブル全体／ＧＦを生成する。
存在していても、同一の原始多項式を使用して乗算テー
ブル全体／ＧＦを生成する。
【００１３】
【表４】
【００１４】
【発明が解決しようとする課題】ガロワ体（ＧＦ）乗算
は、重要かつ必要な機能である、即ちリード・ソロモン
（ＲＳ）符号において多数回実行される。ＲＳ符号は、
ディジタル・データ伝送のフィードフォワード誤り訂正
ツールとして、衛星、モデム、オーディオ・コンパクト
・ディスク及びセット・トップ・ボックスのような多く
の通信アプリケーションに使用されている。これらのア
プリケーションは、それぞれが異なる標準を有する。各
標準は、シンボル・サイズ、ＧＦ及び原始多項式を定義
している。各アプリケーションは、固有のＧＦ乗算器、
又は少なくともシンボル・サイズ、使用されるガロワ体
及び原始多項式のサイズに従って生成されるべき固有の
構成を有したＧＦ乗算器を必要とする。費用効果的な方
法により全て異なる標準を実施できるＧＦ乗算器は存在
していなかった。
は、重要かつ必要な機能である、即ちリード・ソロモン
（ＲＳ）符号において多数回実行される。ＲＳ符号は、
ディジタル・データ伝送のフィードフォワード誤り訂正
ツールとして、衛星、モデム、オーディオ・コンパクト
・ディスク及びセット・トップ・ボックスのような多く
の通信アプリケーションに使用されている。これらのア
プリケーションは、それぞれが異なる標準を有する。各
標準は、シンボル・サイズ、ＧＦ及び原始多項式を定義
している。各アプリケーションは、固有のＧＦ乗算器、
又は少なくともシンボル・サイズ、使用されるガロワ体
及び原始多項式のサイズに従って生成されるべき固有の
構成を有したＧＦ乗算器を必要とする。費用効果的な方
法により全て異なる標準を実施できるＧＦ乗算器は存在
していなかった。
【００１５】
【課題を解決するための手段】ＧＦ（８）からＧＦ（２
５６）までのガロワ体用の多次元ＧＦ乗算器の一実施を
開示する。このＧＦ乗算器は、異なる複数のシンボル・
サイズ、異なる複数のＧＦ、及び異なる複数の原始多項
式を有する標準のように、異なる多くの通信標準をサポ
ートすることができる。ＧＦ乗算器の一実施が異なる全
てのガロワ体サイズを実行可能にする鍵は、更に以下の
項において説明し、かつ図１，図３及び図６に示すよう
に、ＧＦのサイズに従って、入力オペランドＢ及び原始
多項式ＰＰ信号を左にシフトし、かつ出力ＺＯを右にシ
フトすることである。これらの信号をシフトすることに
より、ＭＵＬＴ ＸＯＲ（多数の排他的論理和）アレー
が全ての体上で単に２つだけのＸＯＲゲート／ブロック
の最小遅延を有する正確に同一のハードウェアにより、
動作できるようにする。換言すれば、各ＭＵＬＴＸＯＲ
ブロックのクリティカル・パスは単なる２つのＸＯＲゲ
ートである。提供される解決方法は費用効果的な乗算器
構成となる。
５６）までのガロワ体用の多次元ＧＦ乗算器の一実施を
開示する。このＧＦ乗算器は、異なる複数のシンボル・
サイズ、異なる複数のＧＦ、及び異なる複数の原始多項
式を有する標準のように、異なる多くの通信標準をサポ
ートすることができる。ＧＦ乗算器の一実施が異なる全
てのガロワ体サイズを実行可能にする鍵は、更に以下の
項において説明し、かつ図１，図３及び図６に示すよう
に、ＧＦのサイズに従って、入力オペランドＢ及び原始
多項式ＰＰ信号を左にシフトし、かつ出力ＺＯを右にシ
フトすることである。これらの信号をシフトすることに
より、ＭＵＬＴ ＸＯＲ（多数の排他的論理和）アレー
が全ての体上で単に２つだけのＸＯＲゲート／ブロック
の最小遅延を有する正確に同一のハードウェアにより、
動作できるようにする。換言すれば、各ＭＵＬＴＸＯＲ
ブロックのクリティカル・パスは単なる２つのＸＯＲゲ
ートである。提供される解決方法は費用効果的な乗算器
構成となる。
【００１６】
【発明の実施の形態】表３に記載した全部で２５の原始
多項式、及び８と２５６との間の全てのＧＦについて動
作するガロワ体乗算器を開示する．従って、ＧＦ乗算器
の一実施は，ｐｐ（１２）として示した任意の（特定の
ＧＦ用の）ｐ（ｘ）、入力としての特定のＧＦ（１
４）、並びに特定のＧＦ内の元となるＡ及びＢオペラン
ド（１６）によるＧＦ乗算を計算できる必要がある。ブ
ロック図１に最高レベルのブロックを示す。ＧＦ（８）
は二進数０００００１０００に等しく、またＧＦ（２５
６）は二進数１００００００００に等しい。下位ビット
（２：０）は一定であり、この回路では必要でないが、
明確にするために示されている。
多項式、及び８と２５６との間の全てのＧＦについて動
作するガロワ体乗算器を開示する．従って、ＧＦ乗算器
の一実施は，ｐｐ（１２）として示した任意の（特定の
ＧＦ用の）ｐ（ｘ）、入力としての特定のＧＦ（１
４）、並びに特定のＧＦ内の元となるＡ及びＢオペラン
ド（１６）によるＧＦ乗算を計算できる必要がある。ブ
ロック図１に最高レベルのブロックを示す。ＧＦ（８）
は二進数０００００１０００に等しく、またＧＦ（２５
６）は二進数１００００００００に等しい。下位ビット
（２：０）は一定であり、この回路では必要でないが、
明確にするために示されている。
【００１７】図２はＢ「シフト・アップ・ブロック」
（１８）及び６４ ＡＮＤ（ゲート）ブロック（２０）
についてのブロック図を示す。この実施例において、Ｂ
シフト・アップ・ブロック（１８）は、ＧＦの相対サイ
ズに従って、Ｂオペランド（１６）をある位置数だけ左
へシフトさせ、次いで下位ビットをゼロ（０）にセット
する。ＧＦ（２５６）のときは、Ａオペランド及びＢオ
ペランド（１６）がそれぞれ８ビットであるので、シフ
トは不必要であり、また８ビットが出力されるので、シ
フトは不必要である。７ビット・オペランド（１６）に
対応するＧＦ（１２８）のときは、７ビットを入力し、
かつ８ビット出力を得るので、Ｂ（６：０）が左へ１ビ
ット・シフトされ、かつＢ ＴＭＰ（０）が０にセット
される。６ビット・オペランド（１６）に対応するＧＦ
（６４）のときは、Ｂ（５：０）が左へ２ビット・シフ
トされ、かつＢ ＴＭＰ（１：０）（ビット位置０及び
１）が０にセットされる。このアップ・シフト・パター
ンは、同一の形式で他の全ての体に対して実行される。
更に、図４に示すように、代わってそれぞれの及びあら
ゆるＭＵＬＴ ＸＯＲブロックにおいてシフト・オペレ
ーションを実行するのに対し、オペランド・レベルにお
いて、原始多項式レベルにおいて、及び最後にＭＵＬＴ
ＸＯＲブロックの出力において、シフト・オペレーシ
ョンを実行する大きな利点がある。乗算器内の前段でシ
フト・オペレーションを実行することにより、実行され
るべきシフトをより少なくするので、より小さな、かつ
より簡単な乗算器に帰結する。
（１８）及び６４ ＡＮＤ（ゲート）ブロック（２０）
についてのブロック図を示す。この実施例において、Ｂ
シフト・アップ・ブロック（１８）は、ＧＦの相対サイ
ズに従って、Ｂオペランド（１６）をある位置数だけ左
へシフトさせ、次いで下位ビットをゼロ（０）にセット
する。ＧＦ（２５６）のときは、Ａオペランド及びＢオ
ペランド（１６）がそれぞれ８ビットであるので、シフ
トは不必要であり、また８ビットが出力されるので、シ
フトは不必要である。７ビット・オペランド（１６）に
対応するＧＦ（１２８）のときは、７ビットを入力し、
かつ８ビット出力を得るので、Ｂ（６：０）が左へ１ビ
ット・シフトされ、かつＢ ＴＭＰ（０）が０にセット
される。６ビット・オペランド（１６）に対応するＧＦ
（６４）のときは、Ｂ（５：０）が左へ２ビット・シフ
トされ、かつＢ ＴＭＰ（１：０）（ビット位置０及び
１）が０にセットされる。このアップ・シフト・パター
ンは、同一の形式で他の全ての体に対して実行される。
更に、図４に示すように、代わってそれぞれの及びあら
ゆるＭＵＬＴ ＸＯＲブロックにおいてシフト・オペレ
ーションを実行するのに対し、オペランド・レベルにお
いて、原始多項式レベルにおいて、及び最後にＭＵＬＴ
ＸＯＲブロックの出力において、シフト・オペレーシ
ョンを実行する大きな利点がある。乗算器内の前段でシ
フト・オペレーションを実行することにより、実行され
るべきシフトをより少なくするので、より小さな、かつ
より簡単な乗算器に帰結する。
【００１８】図２は更に６４ ＡＮＤブロック（２０）
のブロック図も示している。このＡＮＤブロック（２
０）は６４ ＡＮＤゲートを含む。Ａ（７：０）とＢ
ＴＭＰ（７：０）とのあらゆる可能組み合わせは、相互
に論理積が取られる。Ａ７（７：０）はＡ（７）とＢ
ＴＭＰ（７：０）の全８信号との論理積の出力である。
Ａ６（７：０）はＡ（６）とＢ ＴＭＰ（７：０）の全
８信号との論理積の出力である。このパターンの論理積
はＡ５、Ａ４、Ａ３、Ａ２、Ａ１及びＡ０について続け
られ、Ａ０〜Ａ７（７：０）（２２）の出力を発生し、
これらは図４に示すように後段における入力となる。
のブロック図も示している。このＡＮＤブロック（２
０）は６４ ＡＮＤゲートを含む。Ａ（７：０）とＢ
ＴＭＰ（７：０）とのあらゆる可能組み合わせは、相互
に論理積が取られる。Ａ７（７：０）はＡ（７）とＢ
ＴＭＰ（７：０）の全８信号との論理積の出力である。
Ａ６（７：０）はＡ（６）とＢ ＴＭＰ（７：０）の全
８信号との論理積の出力である。このパターンの論理積
はＡ５、Ａ４、Ａ３、Ａ２、Ａ１及びＡ０について続け
られ、Ａ０〜Ａ７（７：０）（２２）の出力を発生し、
これらは図４に示すように後段における入力となる。
【００１９】図３に示すように、原始多項式ｐｐ（７：
０）（１２）上で独立してシフト・アップ・オペレーシ
ョンが実行される。原始多項式（１２）は、図２に示し
たＢオペランドのシフト・アップ・ブロックに開示し、
かつ説明したＧＦ内のビット数と比較したときに、原始
多項式が備えているビット数に従って、ある位置数がシ
フト・アップされる。このブロック機能は、図２に示し
たＢシフト・アップ・ブロックと同一であり、Ａ０〜Ａ
７（７：０）（２２）のように、図４に示した後段に対
する入力となるＰ ＴＭＰ（７：０）を生成する。
０）（１２）上で独立してシフト・アップ・オペレーシ
ョンが実行される。原始多項式（１２）は、図２に示し
たＢオペランドのシフト・アップ・ブロックに開示し、
かつ説明したＧＦ内のビット数と比較したときに、原始
多項式が備えているビット数に従って、ある位置数がシ
フト・アップされる。このブロック機能は、図２に示し
たＢシフト・アップ・ブロックと同一であり、Ａ０〜Ａ
７（７：０）（２２）のように、図４に示した後段に対
する入力となるＰ ＴＭＰ（７：０）を生成する。
【００２０】図４はＭＵＬＴ ＸＯＲアレー（２６）を
示す。ＧＦ（１２８）を使用する例によれば、このアレ
ーは、入力としてＰ ＴＭＰ（２４）及びＡ０〜Ａ７
（７：０）（２２）、及び出力としてＺ０〜Ｚ６（７：
０）（２８）を有する７ＭＵＬＴ ＸＯＲブロック（３
０）からなる。１つのＭＵＬＴ ＸＯＲブロック（３
０）の論理的な構成要素及び構成を図５に示す。図５に
示すように、ＭＵＬＴＸＯＲブロック（３０）に対する
入力は、Ｐ ＴＭＰ（２４）のＡ０〜Ａ７（７：０）
（２２）及びＺＩ（３２）信号である。各ＭＵＬＴ Ｘ
ＯＲブロック（３０）において、Ｐ ＴＭＰ（２４）入
力信号は、図３に示すように、原始多項式（１２）のシ
フト・アップ・ブロックの結果であり、Ａ０〜Ａ７（２
２）は以下のうちの１つ、Ａ６、Ａ５、Ａ４、Ａ３、Ａ
２、Ａ１又はＡ０であり、入力信号は以下のうちの１
つ、Ａ７、Ｚ６、Ｚ５、Ｚ４、Ｚ３、Ｚ２、Ｚ１又はＺ
０である。各ＭＵＬＴ ＸＯＲブロック（３０）の出力
は出力信号ＺＯ（２８）であり、出力信号ＺＯ（２８）
は以下のうちの１つ、Ｚ６、Ｚ５、Ｚ４、Ｚ３、Ｚ２、
Ｚ１又はＺ０となる。勿論、正確な入出力信号は、図４
のブロック内でいずれのＭＵＬＴ ＸＯＲブロック（３
０）が動作しているかによる。
示す。ＧＦ（１２８）を使用する例によれば、このアレ
ーは、入力としてＰ ＴＭＰ（２４）及びＡ０〜Ａ７
（７：０）（２２）、及び出力としてＺ０〜Ｚ６（７：
０）（２８）を有する７ＭＵＬＴ ＸＯＲブロック（３
０）からなる。１つのＭＵＬＴ ＸＯＲブロック（３
０）の論理的な構成要素及び構成を図５に示す。図５に
示すように、ＭＵＬＴＸＯＲブロック（３０）に対する
入力は、Ｐ ＴＭＰ（２４）のＡ０〜Ａ７（７：０）
（２２）及びＺＩ（３２）信号である。各ＭＵＬＴ Ｘ
ＯＲブロック（３０）において、Ｐ ＴＭＰ（２４）入
力信号は、図３に示すように、原始多項式（１２）のシ
フト・アップ・ブロックの結果であり、Ａ０〜Ａ７（２
２）は以下のうちの１つ、Ａ６、Ａ５、Ａ４、Ａ３、Ａ
２、Ａ１又はＡ０であり、入力信号は以下のうちの１
つ、Ａ７、Ｚ６、Ｚ５、Ｚ４、Ｚ３、Ｚ２、Ｚ１又はＺ
０である。各ＭＵＬＴ ＸＯＲブロック（３０）の出力
は出力信号ＺＯ（２８）であり、出力信号ＺＯ（２８）
は以下のうちの１つ、Ｚ６、Ｚ５、Ｚ４、Ｚ３、Ｚ２、
Ｚ１又はＺ０となる。勿論、正確な入出力信号は、図４
のブロック内でいずれのＭＵＬＴ ＸＯＲブロック（３
０）が動作しているかによる。
【００２１】ＭＵＬＴ ＸＯＲブロック（３０）はいく
つかの機能を実行する。各ブロックは２列のＸＯＲゲー
ト（３４）を有する。これらのＸＯＲゲート（３４）は
各ビットにＧＦ（２）加算を実行する。この加算は、有
限体の巡回特性に対応するシフトのために、各ブロック
において暗黙的に左へ１ビットのシフトとなる。前のブ
ロックの最上位ビット（ＭＳＢ）がハイ、即ちＺ６ ７
であれば、現在ブロックは原始多項式（Ｐ ＴＭＰ
（７：０））（２４）により多項式割り算を実行するた
めにレディー（可能状態）でなければならない。前のブ
ロックのＭＳＢは、図５に示すように、原始多項式（Ｐ
ＴＭＰ（７：０））（２４）と論理積が取られ、その
中間結果は結果Ｚ０と排他的論理和が取られる。これら
の機能は、図４に示すように、７ブロックに対応して７
回繰り返される。
つかの機能を実行する。各ブロックは２列のＸＯＲゲー
ト（３４）を有する。これらのＸＯＲゲート（３４）は
各ビットにＧＦ（２）加算を実行する。この加算は、有
限体の巡回特性に対応するシフトのために、各ブロック
において暗黙的に左へ１ビットのシフトとなる。前のブ
ロックの最上位ビット（ＭＳＢ）がハイ、即ちＺ６ ７
であれば、現在ブロックは原始多項式（Ｐ ＴＭＰ
（７：０））（２４）により多項式割り算を実行するた
めにレディー（可能状態）でなければならない。前のブ
ロックのＭＳＢは、図５に示すように、原始多項式（Ｐ
ＴＭＰ（７：０））（２４）と論理積が取られ、その
中間結果は結果Ｚ０と排他的論理和が取られる。これら
の機能は、図４に示すように、７ブロックに対応して７
回繰り返される。
【００２２】ＧＦ（２５６）乗算のときは、７ＭＵＬＴ
ＸＯＲブロック（３０）を必要とする。ＧＦ（１２
８）乗算のときは、６ＭＵＬＴ ＸＯＲブロック（３
０）を必要とするだけである。ＧＦ（６４）乗算のとき
は、５ＭＵＬＴ ＸＯＲブロック（３０）を必要とする
だけである。このパターンは小さいガロワ体の全てにつ
いて繰り返される。一つの実施が異なる全てのＧＦサイ
ズについて実行できるようにする鍵は、以上及び以下の
項で説明しているように、また図１，図３及び図６に示
したように、全てＧＦのサイズに従って、入力オペラン
ドＢ（又はオペランドＡ）（１６）信号及び原始多項式
ｐｐ（１２）信号を左へシフトし、また中間出力Ｚ０
（２８）を右へシフトさせることである。以上で認識さ
れた信号のシフトは、設計が同一の７ＭＵＬＴ ＸＯＲ
アレーを含められるようにする。加えて、この設計は、
単なる２つのＸＯＲゲート／ブロックの最小遅延を有す
る正確に同一のハードウェアにより全ての体上で動作す
ることができる。換言すれば、各ＭＵＬＴ ＸＯＲブロ
ックのクリティカル・パスは、単なる２つのＸＯＲゲー
トである。
ＸＯＲブロック（３０）を必要とする。ＧＦ（１２
８）乗算のときは、６ＭＵＬＴ ＸＯＲブロック（３
０）を必要とするだけである。ＧＦ（６４）乗算のとき
は、５ＭＵＬＴ ＸＯＲブロック（３０）を必要とする
だけである。このパターンは小さいガロワ体の全てにつ
いて繰り返される。一つの実施が異なる全てのＧＦサイ
ズについて実行できるようにする鍵は、以上及び以下の
項で説明しているように、また図１，図３及び図６に示
したように、全てＧＦのサイズに従って、入力オペラン
ドＢ（又はオペランドＡ）（１６）信号及び原始多項式
ｐｐ（１２）信号を左へシフトし、また中間出力Ｚ０
（２８）を右へシフトさせることである。以上で認識さ
れた信号のシフトは、設計が同一の７ＭＵＬＴ ＸＯＲ
アレーを含められるようにする。加えて、この設計は、
単なる２つのＸＯＲゲート／ブロックの最小遅延を有す
る正確に同一のハードウェアにより全ての体上で動作す
ることができる。換言すれば、各ＭＵＬＴ ＸＯＲブロ
ックのクリティカル・パスは、単なる２つのＸＯＲゲー
トである。
【００２３】図６はＺＯシフト・ダウン・ブロック（３
６）又は右シフト・ブロックを示す。ＺＯシフト・ダウ
ン・ブロック（３６）は、原始多項式（１２）の相対サ
イズに従って中間出力Ｚ０（２８）を右へシフトさせ、
次いで最上位ビットを０にセットする。ＧＦ（２５６）
のときは、図１及びＢオペランドを参照して説明したよ
うに、シフトは不要である。ＧＦ（１２８）のときは、
Ｚ０（７：１）を右へ１ビットだけシフトし、かつＹ
（７）（３８）を０にセットする。ただし、Ｙ（３８）
はＺＯシフト・ダウン・ブロック（３６）の出力であ
る。ＧＦ（６４）のときは、ＺＯ（７：２）を右へ２ビ
ットだけシフトし、かつＹ（７：６）を０にセットす
る。このようにして、このダウン・シフトのパターンを
他の全ての体について実行する。
６）又は右シフト・ブロックを示す。ＺＯシフト・ダウ
ン・ブロック（３６）は、原始多項式（１２）の相対サ
イズに従って中間出力Ｚ０（２８）を右へシフトさせ、
次いで最上位ビットを０にセットする。ＧＦ（２５６）
のときは、図１及びＢオペランドを参照して説明したよ
うに、シフトは不要である。ＧＦ（１２８）のときは、
Ｚ０（７：１）を右へ１ビットだけシフトし、かつＹ
（７）（３８）を０にセットする。ただし、Ｙ（３８）
はＺＯシフト・ダウン・ブロック（３６）の出力であ
る。ＧＦ（６４）のときは、ＺＯ（７：２）を右へ２ビ
ットだけシフトし、かつＹ（７：６）を０にセットす
る。このようにして、このダウン・シフトのパターンを
他の全ての体について実行する。
【００２４】図６において説明したブロックは、ＶＨＤ
Ｌによりモデル化された。ＶＨＤＬモデルはＡ、Ｂ、Ｇ
Ｆ及びｐ（ｘ）の可能な組み合わせの全てにより模擬さ
れ、その結果はＣモデルに対して検査された。６８７，
４２４可能組み合わせが存在する。
Ｌによりモデル化された。ＶＨＤＬモデルはＡ、Ｂ、Ｇ
Ｆ及びｐ（ｘ）の可能な組み合わせの全てにより模擬さ
れ、その結果はＣモデルに対して検査された。６８７，
４２４可能組み合わせが存在する。
【００２５】複数のＶＨＤＬモデルＬがテキサス・イン
スツルメンツのＴＳＣ５０００ＵＬＶ ＡＳＩＣライブ
ラリを使用して統合された。図５にＭＵＬＴ ＸＯＲブ
ロック（３０）に関する統合結果を示す。ＭＵＬＴ Ｘ
ＯＲブロック（３０）は、４３．７５ゲートを必要と
し、かつ最悪ケースの遅延０．６０ｎｓを有する。図４
に示すように、ＭＵＬＴ ＸＯＲアレー構造を保持しな
がら、残りの設計を統合すると、５６３．７５ゲートに
よる設計に帰結した。この設計はＡ入力及びＢ入力から
Ｙ出力まで最悪ケースの遅延６．８３ｎｓを有する。Ｇ
Ｆ又はＰＰからＹ出力までの遅延は、僅かに大きくなる
が、全てのアプリケーションの観点からは重大ではな
く、ＧＦ及びＰＰは特定のエンコード又はデコードに関
して一定のままとなる。
スツルメンツのＴＳＣ５０００ＵＬＶ ＡＳＩＣライブ
ラリを使用して統合された。図５にＭＵＬＴ ＸＯＲブ
ロック（３０）に関する統合結果を示す。ＭＵＬＴ Ｘ
ＯＲブロック（３０）は、４３．７５ゲートを必要と
し、かつ最悪ケースの遅延０．６０ｎｓを有する。図４
に示すように、ＭＵＬＴ ＸＯＲアレー構造を保持しな
がら、残りの設計を統合すると、５６３．７５ゲートに
よる設計に帰結した。この設計はＡ入力及びＢ入力から
Ｙ出力まで最悪ケースの遅延６．８３ｎｓを有する。Ｇ
Ｆ又はＰＰからＹ出力までの遅延は、僅かに大きくなる
が、全てのアプリケーションの観点からは重大ではな
く、ＧＦ及びＰＰは特定のエンコード又はデコードに関
して一定のままとなる。
【００２６】第２の好ましい実施例はブロックの「平坦
化」を伴う。ブロックの「平坦化」は全ての小さな機能
ブロックを一つの大きなブロックに組み合わせ、かつ冗
長な機能を除去する、又は多数の機能をより小さな領域
かつ／又は小さな回路遅延を有し得る１つの大きく、よ
り効率的な機能により置換する方法である。この実施
は、６５５．５０ゲートを必要とし、かつ最悪ケースの
遅延５．３４ｎｓを有する設計に帰結する。
化」を伴う。ブロックの「平坦化」は全ての小さな機能
ブロックを一つの大きなブロックに組み合わせ、かつ冗
長な機能を除去する、又は多数の機能をより小さな領域
かつ／又は小さな回路遅延を有し得る１つの大きく、よ
り効率的な機能により置換する方法である。この実施
は、６５５．５０ゲートを必要とし、かつ最悪ケースの
遅延５．３４ｎｓを有する設計に帰結する。
【００２７】以上の項で説明したこの発明の第１及び第
２の実施例による実施は、ガロワ体８、１６、３２、６
４、１２８及び２５６に関するものである。２の累乗を
有する更なるＧＦが付加されてもよい。更に、いくつか
のＧＦは、面積を節約するため、かつ／又は回路のクリ
ティカル遅延を減少させるために除去されてもよい。例
えば、ＧＦ（２５６）は８ビット・オペランド及び７Ｍ
ＵＬＴ ＸＯＲブロック（３０）を必要とする。ＧＦ
（１２８）は７ビット・オペランド及び６ＭＵＬＴ Ｘ
ＯＲブロックを必要とする。従って、ＧＦ（２５６）オ
ペランド上で動作しない設計をしたいときは、全てのバ
スから１ビットを除去してもよく、また設計から１ＭＵ
ＬＴ ＸＯＲブロック（３０）を削除してもよい。他の
例として、表３に記載された２５原始多項式が存在す
る。図５に示したブロックは、全て８ビット用のＡＮＤ
機能を有する。全てのビットはこれらのＡＮＤゲートを
有するので、８又はそれ未満の次数を有する全ての原始
多項式はこの回路により実行されてもよい。加えて、ア
プリケーションが回路において処理できる原始多項式の
数を削減させたいときは、任意の未使用ＡＮＤゲートを
省略してもよい。例えば、図７に示すように、ＧＦ（２
５６）のときは、ｐ（ｘ）＝ｘ8 ＋ｘ4 ＋ｘ2＋１。従
って、０を有する全てのＡＮＤゲートを除去することが
できる。更に、ＸＯＲゲートに印加された０を除去して
もよい。この設計は１０ゲートだけ小さくなる。これ
は、ここでも、面積を節約し、かつ／又はクリティカル
・パスを短縮することができる。
２の実施例による実施は、ガロワ体８、１６、３２、６
４、１２８及び２５６に関するものである。２の累乗を
有する更なるＧＦが付加されてもよい。更に、いくつか
のＧＦは、面積を節約するため、かつ／又は回路のクリ
ティカル遅延を減少させるために除去されてもよい。例
えば、ＧＦ（２５６）は８ビット・オペランド及び７Ｍ
ＵＬＴ ＸＯＲブロック（３０）を必要とする。ＧＦ
（１２８）は７ビット・オペランド及び６ＭＵＬＴ Ｘ
ＯＲブロックを必要とする。従って、ＧＦ（２５６）オ
ペランド上で動作しない設計をしたいときは、全てのバ
スから１ビットを除去してもよく、また設計から１ＭＵ
ＬＴ ＸＯＲブロック（３０）を削除してもよい。他の
例として、表３に記載された２５原始多項式が存在す
る。図５に示したブロックは、全て８ビット用のＡＮＤ
機能を有する。全てのビットはこれらのＡＮＤゲートを
有するので、８又はそれ未満の次数を有する全ての原始
多項式はこの回路により実行されてもよい。加えて、ア
プリケーションが回路において処理できる原始多項式の
数を削減させたいときは、任意の未使用ＡＮＤゲートを
省略してもよい。例えば、図７に示すように、ＧＦ（２
５６）のときは、ｐ（ｘ）＝ｘ8 ＋ｘ4 ＋ｘ2＋１。従
って、０を有する全てのＡＮＤゲートを除去することが
できる。更に、ＸＯＲゲートに印加された０を除去して
もよい。この設計は１０ゲートだけ小さくなる。これ
は、ここでも、面積を節約し、かつ／又はクリティカル
・パスを短縮することができる。
【００２８】以上の説明に関して更に以下の項を開示す
る。
る。
【００２９】（１）ガロワ体であって、関連されたガロ
ワ体数、前記ガロワ体内の第１及び第２のオペランド、
及び前記ガロワ体の原始多項式を有する前記ガロワ体
と、前記第１のオペランドか又は第２のオペランドをシ
フト・アップするシフト・アップ回路と、シフト・アッ
プされなかったオペランドを前記シフト・アップ回路の
対応する出力と論理積を取る第１のＡＮＤゲートと、前
記原始多項式をシフト・アップする第２のシフト・アッ
プ回路と、前記第１のＡＮＤゲートの出力値における２
最上位ビットの値と、前記第２のシフト・アップ回路の
対応する出力とについて動作する第１の排他的論理和ゲ
ートと、第２の排他的論理和ゲート及び次の排他的論理
和ゲートを備え、前記第１のＡＮＤゲートの出力値にお
ける次の最上位ビットの値、前記第２のシフト・アップ
回路の対応する出力、及び前記第１の排他的論理和ゲー
トの出力値について動作する複数の排他的論理和ゲート
であって、次に連続する排他的論理和オペレーションの
ために前記第２の排他的論理和ゲートの出力が前記次の
排他的論理和ゲートに対する次の入力となる前記複数の
排他的論理和ゲートと、前記複数の排他的論理和ゲート
の前記出力をシフト・ダウンするシフト・ダウン・ゲー
トとを備えたガロワ体乗算器。
ワ体数、前記ガロワ体内の第１及び第２のオペランド、
及び前記ガロワ体の原始多項式を有する前記ガロワ体
と、前記第１のオペランドか又は第２のオペランドをシ
フト・アップするシフト・アップ回路と、シフト・アッ
プされなかったオペランドを前記シフト・アップ回路の
対応する出力と論理積を取る第１のＡＮＤゲートと、前
記原始多項式をシフト・アップする第２のシフト・アッ
プ回路と、前記第１のＡＮＤゲートの出力値における２
最上位ビットの値と、前記第２のシフト・アップ回路の
対応する出力とについて動作する第１の排他的論理和ゲ
ートと、第２の排他的論理和ゲート及び次の排他的論理
和ゲートを備え、前記第１のＡＮＤゲートの出力値にお
ける次の最上位ビットの値、前記第２のシフト・アップ
回路の対応する出力、及び前記第１の排他的論理和ゲー
トの出力値について動作する複数の排他的論理和ゲート
であって、次に連続する排他的論理和オペレーションの
ために前記第２の排他的論理和ゲートの出力が前記次の
排他的論理和ゲートに対する次の入力となる前記複数の
排他的論理和ゲートと、前記複数の排他的論理和ゲート
の前記出力をシフト・ダウンするシフト・ダウン・ゲー
トとを備えたガロワ体乗算器。
【００３０】（２）前記シフト・アップ回路は、前記ガ
ロワ体における元の数の値、及び前記オペランドにおけ
る元の数の値に従って、前記オペランドの最上位ビット
の値から下位ビットの値までをレジスタ内の最上位ビッ
ト位置から下位ビット位置までへシフトし、次いで前記
レジスタ内のあらゆる位置を満たすために必要なゼロを
加算する前記レジスタであって、前記レジスタは前記ガ
ロワ体数のビット位置を有する第１項記載のガロワ体乗
算器。
ロワ体における元の数の値、及び前記オペランドにおけ
る元の数の値に従って、前記オペランドの最上位ビット
の値から下位ビットの値までをレジスタ内の最上位ビッ
ト位置から下位ビット位置までへシフトし、次いで前記
レジスタ内のあらゆる位置を満たすために必要なゼロを
加算する前記レジスタであって、前記レジスタは前記ガ
ロワ体数のビット位置を有する第１項記載のガロワ体乗
算器。
【００３１】（３）前記シフト・ダウン回路は、前記ガ
ロワ体における元の数の値、及び前記排他的論理和ゲー
トの前記出力における元の数の値に従って、前記排他的
論理和ゲートの最下位ビットの値から前記出力値の最上
位ビットまでをレジスタ内の最下位ビット位置から最上
位ビット位置までへシフトし、次いで前記レジスタ内の
あらゆる位置を満たすために必要なゼロを加算する前記
レジスタであって、前記レジスタは前記ガロワ体数のビ
ット位置を有する第１項記載のガロワ体乗算器。
ロワ体における元の数の値、及び前記排他的論理和ゲー
トの前記出力における元の数の値に従って、前記排他的
論理和ゲートの最下位ビットの値から前記出力値の最上
位ビットまでをレジスタ内の最下位ビット位置から最上
位ビット位置までへシフトし、次いで前記レジスタ内の
あらゆる位置を満たすために必要なゼロを加算する前記
レジスタであって、前記レジスタは前記ガロワ体数のビ
ット位置を有する第１項記載のガロワ体乗算器。
【００３２】（４）更に、シフトするオペレーション及
びゼロを加算するオペレーションを実行する複数の乗算
器を備えている第２項記載のガロワ体乗算器。
びゼロを加算するオペレーションを実行する複数の乗算
器を備えている第２項記載のガロワ体乗算器。
【００３３】（５）更に、シフトするオペレーション及
びゼロを加算するオペレーションを実行する複数のマル
チプレクサを備えている第３項記載のガロワ体乗算器。
びゼロを加算するオペレーションを実行する複数のマル
チプレクサを備えている第３項記載のガロワ体乗算器。
【００３４】（６）ガロワ体乗算の方法において、ガロ
ワ体を供給するステップであって、関連されたガロワ体
数、前記ガロワ体内の第１及び第２のオペランド、及び
前記ガロワ体の原始多項式を有する前記ガロワ体を供給
する前記ステップと、前記第１のオペランドか又は第２
のオペランドをシフト・アップするステップと、シフト
・アップされなかったオペランドを前記シフト・アップ
のオペレーションの対応する出力と論理積を取るステッ
プと、前記原始多項式をシフト・アップするステップ
と、前記論理積オペレーションの出力値における２最上
位ビットの値と、前記原始多項式の前記シフト・アップ
の対応する出力値との排他的論理和第１オペレーション
を実行するステップと、前記論理積オペレーションの出
力値の次の最上位ビットの値と、前記原始多項式の前記
シフト・アップの対応する出力値と、前記排他的論理和
第１オペレーションの出力値との排他的論理和第２オペ
レーションを実行し、かつ前記３入力の連続的な排他的
論理和を取るステップであって、前記排他的論理和第２
オペレーションの前記出力値が次の排他的論理和オペレ
ーションに対する連続的な入力となる前記ステップと、
前記排他的論理和オペレーションの出力を値をシフト・
ダウンするステップとを備えたガロワ体乗算の方法。
ワ体を供給するステップであって、関連されたガロワ体
数、前記ガロワ体内の第１及び第２のオペランド、及び
前記ガロワ体の原始多項式を有する前記ガロワ体を供給
する前記ステップと、前記第１のオペランドか又は第２
のオペランドをシフト・アップするステップと、シフト
・アップされなかったオペランドを前記シフト・アップ
のオペレーションの対応する出力と論理積を取るステッ
プと、前記原始多項式をシフト・アップするステップ
と、前記論理積オペレーションの出力値における２最上
位ビットの値と、前記原始多項式の前記シフト・アップ
の対応する出力値との排他的論理和第１オペレーション
を実行するステップと、前記論理積オペレーションの出
力値の次の最上位ビットの値と、前記原始多項式の前記
シフト・アップの対応する出力値と、前記排他的論理和
第１オペレーションの出力値との排他的論理和第２オペ
レーションを実行し、かつ前記３入力の連続的な排他的
論理和を取るステップであって、前記排他的論理和第２
オペレーションの前記出力値が次の排他的論理和オペレ
ーションに対する連続的な入力となる前記ステップと、
前記排他的論理和オペレーションの出力を値をシフト・
ダウンするステップとを備えたガロワ体乗算の方法。
【００３５】（７）前記ガロワ体における元の数の値、
及び前記オペランドにおける元の数の値に従って、前記
オペランドの最上位ビットの値から下位ビットの値まで
をレジスタ内の最上位ビット位置から下位ビット位置ま
でへシフトするステップと、前記レジスタ内のあらゆる
位置を満たすために必要なゼロを加算するステップであ
って、前記レジスタは前記ガロワ体数のビット位置を有
するステップとを備えた第６項記載のガロワ体乗算の方
法。
及び前記オペランドにおける元の数の値に従って、前記
オペランドの最上位ビットの値から下位ビットの値まで
をレジスタ内の最上位ビット位置から下位ビット位置ま
でへシフトするステップと、前記レジスタ内のあらゆる
位置を満たすために必要なゼロを加算するステップであ
って、前記レジスタは前記ガロワ体数のビット位置を有
するステップとを備えた第６項記載のガロワ体乗算の方
法。
【００３６】（８）前記ガロワ体における元の数の値、
及び前記排他的論理和オペレーションの前記出力値にお
ける元の数の値に従って、前記排他的論理和オペレーシ
ョンの前記出力における最上位ビットの値から最下位ビ
ットの値を、１レジスタ内の最上位ビット位置から最下
位ビット位置までへシフトするステップと、前記レジス
タ内のあらゆる位置を満たすために必要なゼロを加算す
るステップであって、前記レジスタは前記ガロワ体数の
ビット位置を有するステップとを備えた第６項記載のガ
ロワ体乗算の方法。
及び前記排他的論理和オペレーションの前記出力値にお
ける元の数の値に従って、前記排他的論理和オペレーシ
ョンの前記出力における最上位ビットの値から最下位ビ
ットの値を、１レジスタ内の最上位ビット位置から最下
位ビット位置までへシフトするステップと、前記レジス
タ内のあらゆる位置を満たすために必要なゼロを加算す
るステップであって、前記レジスタは前記ガロワ体数の
ビット位置を有するステップとを備えた第６項記載のガ
ロワ体乗算の方法。
【００３７】（９）更に、前記オペランドを多重化して
ゼロをシフトするオペレーション及び加算するオペレー
ションを実行するステップを備えた第７項記載のガロワ
体乗算の方法。
ゼロをシフトするオペレーション及び加算するオペレー
ションを実行するステップを備えた第７項記載のガロワ
体乗算の方法。
【００３８】（１０）前記複数の排他的論理和オペレー
ションの前記出力値を多重化してゼロをシフトするオペ
レーション及び加算するオペレーションを実行するステ
ップを備えた第８項記載のガロワ体乗算の方法。
ションの前記出力値を多重化してゼロをシフトするオペ
レーション及び加算するオペレーションを実行するステ
ップを備えた第８項記載のガロワ体乗算の方法。
【００３９】（１１）異なるサイズのガロワ体の乗算を
可能とし、かつ単独に実施され得る多次元ガロワ体乗算
の方法において、ガロワ体、前記ガロワ体内の２つのオ
ペランド、及び前記ガロワ体に関連された原始多項式を
供給するステップと、前記オペランドの比較サイズ及び
前記ガロワ体のサイズに対して比較されるときの原始多
項式に従って、前記オペランドのうちの１つ及び前記原
始多項式を左へシフトさせるステップと、前記ガロワ体
のサイズに対して比較されるときの前記中間出力の比較
サイズに従って、前記中間出力を右へシフトするステッ
プとを備えている多次元ガロワ体乗算の方法。
可能とし、かつ単独に実施され得る多次元ガロワ体乗算
の方法において、ガロワ体、前記ガロワ体内の２つのオ
ペランド、及び前記ガロワ体に関連された原始多項式を
供給するステップと、前記オペランドの比較サイズ及び
前記ガロワ体のサイズに対して比較されるときの原始多
項式に従って、前記オペランドのうちの１つ及び前記原
始多項式を左へシフトさせるステップと、前記ガロワ体
のサイズに対して比較されるときの前記中間出力の比較
サイズに従って、前記中間出力を右へシフトするステッ
プとを備えている多次元ガロワ体乗算の方法。
【００４０】（１２）費用効果的な形式により種々のシ
ンボル・サイズ１６、異なる複数のＧＦ１４及び異なる
複数の原始多項式１２を有する多くの通信標準をサポー
ト可能な多次元ガロワ体乗算器及びガロワ体多次元乗算
の方法の実施を開示する。１つの実施が異なる全てのＧ
Ｆサイズに関して実行するのを可能にする鍵は、いずれ
へシフトしていても、オペランド、原始多項式又は中間
出力のサイズに比較するときの前記ＧＦ１４の相対サイ
ズに従って、２つのオペランド１６のうちの１つ及び原
始多項式１２を左へシフトし、かつ前記中間出力ＺＯ２
８を右へシフトすることである。以上で述べた信号のシ
フトは、ＭＵＬＴ ＸＯＲアレー２６が２ゲート／ブロ
ックの最小遅延、又は２ＥＸＯＲゲートのクリティカル
遅延と正確に同一のハードウェアにより全ての体上で動
作可能にさせる。
ンボル・サイズ１６、異なる複数のＧＦ１４及び異なる
複数の原始多項式１２を有する多くの通信標準をサポー
ト可能な多次元ガロワ体乗算器及びガロワ体多次元乗算
の方法の実施を開示する。１つの実施が異なる全てのＧ
Ｆサイズに関して実行するのを可能にする鍵は、いずれ
へシフトしていても、オペランド、原始多項式又は中間
出力のサイズに比較するときの前記ＧＦ１４の相対サイ
ズに従って、２つのオペランド１６のうちの１つ及び原
始多項式１２を左へシフトし、かつ前記中間出力ＺＯ２
８を右へシフトすることである。以上で述べた信号のシ
フトは、ＭＵＬＴ ＸＯＲアレー２６が２ゲート／ブロ
ックの最小遅延、又は２ＥＸＯＲゲートのクリティカル
遅延と正確に同一のハードウェアにより全ての体上で動
作可能にさせる。
【図１】本発明の好ましい実施例によるＧＦ乗算器を示
す最高レベルのブロック図。
す最高レベルのブロック図。
【図２】本発明の好ましい実施例によるシフト・アップ
・ブロック及び６４ＡＮＤブロックを示すブロック図。
・ブロック及び６４ＡＮＤブロックを示すブロック図。
【図３】原始多項式ｐ（ｘ）シフト・アップ・ブロック
を示すブロック図。
を示すブロック図。
【図４】本発明の好ましい実施例によるＭＵＬＴ ＸＯ
Ｒアレーを示すブロック図。
Ｒアレーを示すブロック図。
【図５】本発明の好ましい実施例による図４のＭＵＬＴ
ＸＯＲアレーを示す概要ブロック図。
ＸＯＲアレーを示す概要ブロック図。
【図６】本発明の好ましい実施例によるシフト・ダウン
・ブロックを示すブロック図。
・ブロックを示すブロック図。
【図７】図５に示したＭＵＬＴ ＸＯＲアレーの変形形
式を示す概要ブロック図。
式を示す概要ブロック図。
１８ Ｂシフト・アップ・ブロック ２０ ６４ ＡＮＤブロック ２６ ＭＵＬＴ ＸＯＲアレー ３０ ＭＵＬＴ ＸＯＲブロック ３６ シフト・ダウン・ブロック
───────────────────────────────────────────────────── フロントページの続き (72)発明者 デビッド アール．シューメーカー アメリカ合衆国 テキサス州ダラス，ピア リッジ ドライブ ナンバー331 4500
Claims (2)
- 【請求項１】 ガロワ体であって、関連されたガロワ体
数、前記ガロワ体内の第１及び第２のオペランド、及び
前記ガロワ体の原始多項式を有する前記ガロワ体と、 前記第１のオペランドか又は第２のオペランドをシフト
・アップするシフト・アップ回路と、 シフト・アップされなかったオペランドを前記シフト・
アップ回路の対応する出力と論理積を取る第１のＡＮＤ
ゲートと、 前記原始多項式をシフト・アップする第２のシフト・ア
ップ回路と、 前記第１のＡＮＤゲートの出力値における２最上位ビッ
トの値と、前記第２のシフト・アップ回路の対応する出
力とについて動作する第１の排他的論理和ゲートと、 第２の排他的論理和ゲート及び次の排他的論理和ゲート
を備え、前記第１のＡＮＤゲートの出力値における次の
最上位ビットの値、前記第２のシフト・アップ回路の対
応する出力、及び前記第１の排他的論理和ゲートの出力
値について動作する複数の排他的論理和ゲートであっ
て、次に連続する排他的論理和オペレーションのために
前記第２の排他的論理和ゲートの出力が前記次の排他的
論理和ゲートに対する次の入力となる前記複数の排他的
論理和ゲートと、 前記複数の排他的論理和ゲートの前記出力をシフト・ダ
ウンするシフト・ダウン・ゲートとを備えたガロワ体乗
算器。 - 【請求項２】 ガロワ体乗算の方法において、 ガロワ体を供給するステップであって、関連されたガロ
ワ体数、前記ガロワ体内の第１及び第２のオペランド、
及び前記ガロワ体の原始多項式を有する前記ガロワ体を
供給する前記ステップと、 前記第１のオペランドか又は第２のオペランドをシフト
・アップするステップと、 シフト・アップされなかったオペランドを前記シフト・
アップのオペレーションの対応する出力と論理積を取る
ステップと、 前記原始多項式をシフト・アップするステップと、 前記論理積オペレーションの出力値における２最上位ビ
ットの値と、前記原始多項式の前記シフト・アップの対
応する出力値との排他的論理和の第１オペレーションを
実行するステップと、 前記論理積のオペレーションの出力値の次の最上位ビッ
トの値と、前記原始多項式の前記シフト・アップの対応
する出力値と、前記排他的論理和第１オペレーションの
出力値との排他的論理和第２オペレーションを実行し、
かつ前記３入力の連続的な排他的論理和を取るステップ
であって、前記排他的論理和第２オペレーションの前記
出力値が次の排他的論理和オペレーションに対する連続
的な入力となる前記ステップと、 前記排他的論理和オペレーションの出力値をシフト・ダ
ウンするステップとを備えたガロワ体乗算の方法。
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