JPH03186021A - 自動等化器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、通信回線で受けた信号の歪みを除去するトラ
ンスバーサルフィルタを用いた自動等化器に関する。こ
こで、トランスバーサルフィルタは、遅延素子および可
変重み付け回路を用いて通信回線で発生する符号量干渉
を消去する構成であり、自動等化器は可変重み付け回路
の重み付け量を自動的に算出して等化処理を行う構成で
ある。

なお、本発明はトランスバーサルフィルタを用いた交差
偏波干渉補償器への適用も可能である。

〔従来の技術〕

無線通信回線を利用するディジタル通信では、受信信号
は直接波の他に、異なる経路を伝搬した複数の反射波が
合成された信号となるので、この受信信号の歪みを除去
するには、時間軸上で等化処理を行うトランスバーサル
フィルタを用いた自動等化器（以下、「トランスバーサ
ル型等化器」という、）が適している。

第３図は、従来のトランスバーサル型等化器の構成例を
示すブロック図である。

図において、端子３１に入力される周波数変換された受
信信号は、復調器３２を介してベースバンドアナログ信
号に復調され、この信号がアナログ／ディジタル変換器
３３を介してディジタル信号（データ信号）に変換され
てトランスバーサル型等化器３４に入力される。

トランスバーサル型等化器３４は、データの１タイムス
ロット分の遅延を与える遅延回路（Ｔ）３５、〜３５４
を複数個縦続に接続し、主信号に対して進んだ信号およ
び遅れた信号（複数タップの信号）を生成し、各タップ
に対応する重み付け回路３６゜〜３６４を介してそれぞ
れ所定の重み付け制御信号（タップ係数Ｃ−２〜Ｃ２）
との乗算を行い、加算器３７でそれらを合成することに
より、主信号の前後に発生した符号量干渉（歪み）を打
ち消す構成である。一方、符号量干渉の大きさは時間軸
上で変動するので、制御回路３８では、識別信号および
誤差信号からその変動に自動的に追従させたタンプ係数
Ｃ４〜Ｃ２を生威し、各重み付け回路３６゜〜３６４に
与える。

ここで、第４図を参照し、アナログ信号入力範囲が４　
（＝２”）値をとる変調方式の場合について、アナログ
／ディジタル変換器３３の機能を説明する。

得られるディジタル信号の上位２ビツト（パス１、パス
２）の信号が識別された受信データ（識別信号）となり
、３ビツト目以下（バス３〜パス５）の信号が、識別前
の復調信号の識別基準値（第４図に示す黒丸）からのず
れを表す誤差信号となる。なお、誤差信号の大きさをよ
り高精度で表す場合（軟判定ビットを増やす）には、ア
ナログ／ディジタル変換器の量子化ビット数を増やせば
よい。

以下、制御回路３８の動作について、上述した４値信号
を例にとって説明する。

制御回路３８には、信号の極性を表すパス１の信号（識
別信号）および符号量干渉（誤差）の極性を表すパス３
の信号（誤差信号）が入力される。

通常、変調器に入力されるヘースバンド信号は両極性信
号であり、復調信号も両極性である。すなわち、第４図
においてアナログ信号入力範囲の中心が０電圧であり、
その上方が正極、下方が負極である。したがって、復調
信号は、パス１のデータが「１」のときには正であり、
「０」のときには負であるので、パス１により識別信号
の極性を表すことができる。

また、識別基準値からの上下変動分が誤差信号であり、
パス３により誤差信号の極性を表すことができる。

このようなパス１（識別信号）およびパス３（誤差信号
）が入力される制御回路３８は、各タップに対応した１
タイムスロット遅延回路を用意し、それぞれ異なる周期
間においてパスｌとパス３の相関（積）をとる。トラン
スバーサル型等化器３４の各タップ対応の重み付け制御
信号（タップ係数Ｃ−ｔ〜ＣＺ　）は、この乗算出力を
所要タイムスロット分積分して生成される。なお、この
制御法は、−船釣にＺ　Ｆ　（Ｚｅｒｏ−Ｆｏｒｃｉｎ
ｇ）法とよばれるものである。

第５図は、第３図に示すトランスバーサル型等化器を応
用した判定帰還型（非線形）等化器の構成例を示すブロ
ンク図である。

図において、アナログ／ディジタル変換器３３から判定
帰還型等化器５１に入力される復調ディジタル信号は、
フィードフォワード部を構成する遅延回路５２．．５２
ｚおよび重み付け回路５３゜〜５３□を介して加算器５
４に入力される。この加算出力（フィードフォワード出
力）は、次の加算器５５を介して等化器出力となるとと
もに、フィードバック部を構成する遅延回路５６１．５
６２および重み付け回路５７．．５７□を介して加算回
路５８に入力される。その加算出力（フィードバック出
力）は、加算器５５で加算器５４の出力であるフィード
フォワード出力に加算され、結果として、同様の制御回
路５９から各重み付け回路に与えられる重み付け制御信
号（タップ係数Ｃ−２〜Ｃｔ　）で重み付けされて合成
された信号が等化器出力となる。

このような構成では、フィードフォワード部（加算２Ｓ
５４）の出力は、Ｃ−２、Ｃ−、、Ｃ，タップに関わる
符号量干渉が除去され、その分フィードバンク部のＣ，
、Ｃ２タップに入力される信号がクリアになっているた
めに等化能力を向上させることができる。

［発明が解決しようとする課題］ ところで、従来の自動等化器におけるＺＦ法では、各重
み付け制御信号（タップ係数）の生成に、識別信号の極
性（バス１）と誤差信号の極性（バス３）しか用いてい
ないので、その制御対象もその極性だけとなる。したが
って、誤差が小さい定常時は安定しているものの、符号
量干渉（誤差）が大きくなると制御の応答特性が悪くな
っていた。

また、判定帰還型等化器では、フィードフォワード部と
フィードバック部とのタップ間隔を連続にする必要があ
るが、高速領域で動作させてそれを可能にするハードウ
ェアは実現されていなかった。

本発明は、このような従来の問題点を解決するもので、
制御の応答特性に優れ、さらに判定帰還型等化器におい
てフィードフォワード部とフィードバンク部のタップ間
隔を連続にし、また回路規模の削減を図りすべてディジ
タル回路で構成することができる自動等化器を提供する
ことを目的とする。

［課題を解決するための手段］ 請求項１に記載の本発明は、受信データを順次遅延させ
て複数タップの信号を生成する縦続接続された遅延回路
と、各タップごとにそれぞれ所定の重み付けを行う重み
付け回路と、各重み付け回路の出力を合成する加算器と
を有する第一のフィルタと、等化器出力信号を順次遅延
させて複数タップの信号を生成する縦続接続された遅延
回路と、各タップごとにそれぞれ所定の重み付けを行う
重み付け回路と、各重み付け回路の出力を合成する加算
器と、この加算出力と前記第一のフィルタの出力とを合
成し、前記等化器出力信号として出力する加算器とを有
する第二のフィルタと、受信データの大きさを示す識別
信号および識別基準値に対する誤差量の大きさを示す誤
差信号を取り込み、各重み付け回路に与える重み付け量
を生成する制御回路とを備えた自動等化器において、第
二のフィルタには、第一のフィルタの出力信号の中で、
送信データを表す上位ピントと、下位ビットとして送信
データと受信データとの差を表す誤差信号が零になる信
号を入力する構成とし、制御回路には、識別信号の極性
と大きさおよび誤差信号の極性と大きさに応じた重み付
け量を設定するデコード回路を備えて構成する。

請求項２に記載の発明は、請求項１に記載の自動等化器
において、第二のフィルタの第二の加算器から第一タッ
プ経路の各回路を第一のフィルタの演算速度の整数倍で
高速演算させ、第一のフィルタと前記第二のフィルタと
の間に、第二のフィルタの第一タップ経路の各回路と等
しい演算速度で動作する遅延回路を挿入して構成する。

〔作　用〕

本発明は、自動等化器の重み付け制御信号（タップ係数
）を生成する制御回路において、デコード回路が受信デ
ータの大きさを示す識別信号の極性と大きさ、および識
別基準値に対する誤差量の大きさを示す誤差信号の極性
と大きさの相関検出を行い、それに応じた重み付け量を
設定することにより、高精度でかつ高速収束による応答
特性の優れた制御を可能にすることができる。

また、第二のフィルタの入力信号ビット数を必要最小限
とすることにより、重み付け回路の回路規模を削減する
ことができ、さらにデコード回路を用いることにより自
動等化器全体の回路規模の低減を図ることが可能となる
。

また、第二のフィルタの第二の加算器から第一タップ経
路の各回路を高速演算させ、第一のフィルタ出力との遅
延を調整する遅延回路を挿入することにより、第一のフ
ィルタの最終タップと第二のフィルタの第一タンプのタ
ップ間隔を連続にすることができる。

〔実施例〕

以下、図面に基づいて本発明の実施例について詳細に説
明する。

第１図は、本発明自動等化器の制御回路の構成および機
能を説明する図である。

なお、第１図（ａ）は制御回路の全体構成であり、回路
構成は従来のものと同一である。また、ここでは４４ｆ
ｉ信号の場合において、４種類の信号の大きさに対して
誤差信号の大きさも４種類とし、パス１からパス４まで
の信号を用いるものとする。

第１図（ａ）において、識別信号入力端子１１には、識
別信号の極性を表すパス１の信号およびその大きさを表
すパス２の信号が入力され、誤差信号入力端子１２には
、誤差信号の極性を表すパス３の信号およびその大きさ
を表すパス４の信号が入力される。

識別信号および誤差信号は、それぞれＩタイムスロット
の遅延が与えられる遅延回路１３．．１３□および遅延
回路１４．．１４□を介して、それぞれ異なるタイミン
グ関係で各相関器１５゜〜１５、に入力され、各重み付
け回路に与える重み付け制御信号（タップ係数Ｃ−２〜
ＣＺ）を生成する。

第１図（ハ）は一つの相関器の構成例である。

第１図（ｂ）において、デコード回路１６には、互いに
所定のタイミング関係を有する識別信号（パスｌ、パス
２）および誤差信号（パス３、パス４）が入力される。

デコード回路１６の出力は、多ビツト２入力の加算器１
７を介して取り出される。

ここで、デコード回路１６の設定例を第１図（Ｃ）に示
す。

第１図（Ｃ）において、例えば識別信号が「１ｘ（Ｘは
１あるいはＯを示す、以下同様）」の場合には、誤差信
号が「１ｘ」のときに負の値を出力する。なお、出力例
は３ビツト構成であるが、最初のビットが極性を示し、
「１」のときが負、ｒＱＪのときが正である。また、下
位２ビツトが制御量を示しているが、第１ビツトが負を
示す場合には２の補数表現で表示されている。

また、この場合には誤差信号「１１」が「１０」に比べ
て大きい負の値が出力される。すなわち、例えば識別信
号が「１１」のときに、誤差信号が「ｌｌ」の出力は２
の補数表現でｒｌｏｌ（−１１）」であり、誤差信号が
「１０」の出力は同様にｒｌｌｏ（−１０）Ｊであるの
で、誤差信号「１１Ｊの方が誤差信号「１０Ｊに比べて
大きい負の値となる。

同様に、誤差信号が「ＯＸ」のときに正の値を出力し、
かつ誤差信号「ＯＯ」が「Ｏｌ」に比べて大きい正の値
が出力される。

また、識別信号が「ＯＸ」の場合においては、論理を反
転させることにより同様に説明される。

このように、受信信号が識別基準値（第４図に示す黒丸
）からのずれが大きい場合には、その極性とともに絶対
値の大きい重み付け制御信号（タップ係数）が出力され
るので、収束が速くなり応答特性が向上する。

なお、加算器１７の容量は設計により適宜設定可能であ
るが、通常入力ビツト数Ｍで安定性を保つために、それ
より大きいＬビット（Ｌ＞Ｍ）の出力となるように構成
される。また、加算器】７は、その出力ビットが帰還さ
れて積分器として動作する構成である。

次に、回路規模を低減させ、フィードフォワード部とフ
ィードバック部のタップ間隔を連続にすることができる
判定帰還型等化器の実施例構成について説明する。

第２図は、本発明による判定帰還型等化器の実施例構成
を示すブロック図である。

なお、判定帰還型等化器２１の基本構成は、第５図に示
す従来の判定帰還型等化器と同様であり、同等の機能を
有するものは同一番号により示して基本動作についての
説明は省略する。また、制御回路２３は、第１図で示し
たデコード回路を有するものとする。

以下、まず請求項２に記載の本発明の特徴であるフィー
ドハック部を高速演算させてタップ間隔を連続にするた
めの構成および動作について説明する。

第２図において、フィードバック部の重み付け回路５７
．．５７□および加算器５５．５８の演算時間は、フィ
ードフォワード部に用いている基本クロックの３倍の速
度とする。さらに、フィードフォワード部の加算器５４
とフィードバック部の加算器５５との間に、同様に３倍
速のクロックが供給される遅延回路２５を挿入し、タッ
プ間隔が連続になるように構成する。なお、この演算速
度は、システム構成に応した加算器その他の構成段数に
応して適宜、フィードフォワード部の演算速度（信号伝
送速度）の整数倍に設定される。

すなわち、この判定帰還型等化器２１が正常に動作する
ためには、フィードフォワード部の重み付け回路５３□
の出力信号と、フィードバック部の重み付け回路５７．
の出力信号が、加算器５５のところで１タイムスロツト
のずれに抑える必要あるが、重み付け回路５７１の出力
信号は重み付け回路５３□の出力信号に比べて、加算器
５５を基準として重み付け回路５７１、加算器５８．５
５の３つの余分な経路を通るので、その分高速に動作さ
せる必要があるからである。

ここで、フィードフォワード部の加算器５４とフィード
バック部の加算器５５との間に、同様に演算速度が３倍
の遅延回路２５を挿入することにより、フィードフォワ
ード部のセンタタップ（Ｃ０）である重み付け回路５３
□の出力データをｘ（ｔ）とすると、遅延回路２１の入
力データについて同じくχ（１）となり、加算器５５は
１時刻前のデータｘ（ｔ−１）を出力する。したがって
、フィードバック部の重み付け回路（ＣＩ）５７．の入
力データおよび加算器５８の出力データはｘ（ｔ−１）
となり、加算器５５の出力にはｘ（ｔ−２）が出力され
る。

このように、遅延回路２５では、重み付け回路５７１お
よび加算器５８の遅延分に相当する遅延が与えられ、加
算器５５の遅延分を加えて１タイムスロツト分の遅延が
与えられるので、フィードフォワード部とフィードバッ
ク部のタップ間隔を連続にすることができる。

また、フィードバック部では、入力信号の上位ビット（
識別信号２ビツト）と、下位ピントとして誤差信号が０
となる識別基準値を示すデータ（ｒｌ　ＯＪ　）を判定
信号として入力し、重み付け制御信号と乗算する。した
がって、アナログ／ディジタル変換器３３の量子化ビッ
ト数を８ビツトとすると、フィードフォワード部では、
入力信号が８ビツト、重み付け制御信号（タンプ係数）
が１０ビツトで８×１０ピントの重み付け回路を用いる
のに対して、フィードバック部では４Ｘ１０ビツトの重
み付け回路を用いれば十分であり、回路規模の削減を図
ることができる。

なお、以上示した実施例では、データ信号のクロック周
期、すなわち１タイムスロツトに相当する遅延量Ｔの遅
延回路を用いて説明したが、Ｔ／ｎ（ｎは自然数）の遅
延回路で構成される公知のフラクシジナルタイプの等化
器においても、本発明の適用が可能である。

〔発明の効果］ 上述したように、本発明は、極性（方向）のみならず、
その大きさの情報を含んだ識別信号と誤差信号の相関検
出を行うことにより、誤差量が大きい場合には重み付け
量（タップ係数）を大きくして制御の応答特性の向上を
図り、また誤差量が小さい場合には重み付け量を小さく
して制御の安定化を図ることができる。

また、重み付け量（タップ係数）の決定にデコード回路
を用い、さらに第二のフィルタ（フィードバック部）の
重み付け回路の入力ビツト数を必要最小限とすることに
より、自動等化器（判定帰還型等化器）全体の回路規模
の低減を図ることが可能となる。

また、第二のフィルタ（フィードバック部）を高速演算
させ、第一のフィルタ（フィードフォワード部）側出力
に遅延を調整する遅延回路を挿入することにより、タッ
プ間隔が連続な自動等化器（判定帰還型等化器）を構成
することができる。

【図面の簡単な説明】

第１図は本発明自動等化器の制御回路の構成および機能
を説明する図。 第２図は本発明による判定帰還型等化器の実施例構成を
示すブロック図。 第３図は従来のトランスバーサル型等化器の構成例を示
すブロック図。 第４図は４値信号をアナログ／ディジタル変換器で識別
したときの入出力関係を示す図。 第５図は従来の判定帰還型等化器の構成例を示すブロッ
ク図。 １１・・・識別信号入力端子、１２・・・誤差信号入力
端子、１３．１４・・・遅延回路、１５・・・重み付け
回路、１６・・・デコード回路、１７・・・加算器、２
１・・・判定帰還型等化器、２３・・・制御回路、２５
・・・遅延回路、３１・・・端子、３２・・・復調器、
３３・・・アナログ／ディジタル変換器、３４・・・ト
ランスノく一すル型等化器、３５・・・遅延回路、３６
・・・重み付け回路、３７・・・加算器、３８・・・制
御回路、５１・・・判定帰還型等化器、５２．５６・・
・遅延回路、５３．５７・・・重み付け回路、５４．５
５．５８・・・加算器、５９・・・制御回路。 （ａ）　　制御回路 （′ｂ） （ｅ） 第 図 第 図

Claims (2)

【特許請求の範囲】
1. （１）受信データを順次遅延させて複数タップの信号を
   生成する縦続接続された遅延回路と、各タップごとにそ
   れぞれ所定の重み付けを行う重み付け回路と、各重み付
   け回路の出力を合成する加算器とを有する第一のフィル
   タと、 等化器出力信号を順次遅延させて複数タップの信号を生
   成する縦続接続された遅延回路と、各タップごとにそれ
   ぞれ所定の重み付けを行う重み付け回路と、各重み付け
   回路の出力を合成する第一の加算器と、この加算出力と
   前記第一のフィルタの出力とを合成し、前記等化器出力
   信号として出力する第二の加算器とを有する第二のフィ
   ルタと、前記受信データの大きさを示す識別信号および
   識別基準値に対する誤差量の大きさを示す誤差信号を取
   り込み、前記各重み付け回路に与える重み付け量を生成
   する制御回路と を備えた自動等化器において、 前記第二のフィルタには、前記第一のフィルタの出力信
   号の中で、送信データを表す上位ビットと、下位ビット
   として送信データと受信データとの差を表す誤差信号が
   零になる信号を入力する構成とし、 前記制御回路には、前記識別信号の極性と大きさおよび
   前記誤差信号の極性と大きさに応じた重み付け量を設定
   するデコード回路を備えた ことを特徴とする自動等化器。
2. （２）請求項１に記載の自動等化器において、第二のフ
   ィルタの第二の加算器から第一タップ経路の各回路を第
   一のフィルタの演算速度の整数倍で高速演算させ、前記
   第一のフィルタと前記第二のフィルタとの間に、前記第
   二のフィルタの第一タップ経路の各回路と等しい演算速
   度で動作する遅延回路を挿入した ことを特徴とする自動等化器。