JPH0630054A - ビタビ検出器 - Google Patents

Abstract

(57)【要約】 【目的】 符号間干渉を受けた入力信号を検出するビタ
ビ検出器に関し、回路規模を縮小し、経済化を図る。 【構成】 等化器７により等化した入力信号ｘと仮定値
ｍとの差の二乗を二乗誤差計算部１により求め、ＡＣＳ
回路２の加算器４により前回のパスメトリック値と加算
し、比較器５により比較して、小さい値の方を今回のパ
スメトリック値として出力するように選択器６を制御す
るビタビ検出器に於いて、前記仮定値ｍを±２ⁿ の値と
し、仮定データ列対応に入力信号のビットシフトや反転
による±２ｘｍと、仮定値ｍの二乗のｍ² とを加算する
加算器３により、二乗誤差計算部１を構成した。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、符号間干渉を受けた入
力信号を検出するビタビ検出器に関する。データ伝送系
やデータ記録系に於いては、受信又は再生した信号は符
号間干渉を受けたものとなるから、これを誤りなく識別
検出することが必要となる。そこで、等化器により波形
等化した後、最尤復号を行うビタビ復号器の構成を有す
るビタビ検出器により検出する構成が提案されている。

【０００２】

【従来の技術】図４は等化器とビタビ検出器との説明図
であり、（Ａ）に示すように、データ伝送系又はデータ
記録系に於ける受信信号又は再生信号をサンプリングし
てディジタル信号に変換し、等化器４１により、例え
ば、パーシャルレスポンス（１＋Ｄ）² の等化を行い、
ビタビ検出器４２に入力する。この場合のＤは１ビット
分の時間を示し、波形の丸印はサンプリング位置を示
す。等化出力信号のピーク値を１で規格化すると、その
ピーク値となる前後のサンプリングタイミングに於いて
１／２の振幅が現れる。この場合の符号間干渉の影響が
及ぶ範囲は３ビットである。そして、ビタビ検出器４２
により３ビットの畳込み符号化された信号の復号と同様
に処理して、図示のような、０，＋１／２，１，＋１／
２，０の振幅値の等化出力信号波形の場合に、“００１
００”の識別検出データが得られる。

【０００３】又データ伝送系に於けるバイポーラ信号又
はデータ記録系に於ける再生信号に於いては、＋１の次
に−１となるように信号極性が交互に反転するものであ
り、例えば、仮定データ列を“０，＋１，−１”とする
と、（Ｂ）に示すように、３ビットの符号間干渉を受け
た＋１／２，＋１，＋１／２の信号波形と、それより１
ビットずれた−１／２，−１，−１／２の信号波形とを
重ね合わせた点線波形の信号となる。

【０００４】図５は従来例の要部ブロック図であり、５
１は等化器、５２はビタビ検出器、５３は二乗誤差計算
回路、５４はＡＣＳ回路、５５は加算器（Ａ）、５６は
比較器（Ｃ）、５７は選択器（Ｓ）を示す。前述のよう
に、データ伝送系に於ける受信信号又はデータ記録系に
於ける再生信号は、ディジタル信号に変換されて等化器
５１により、例えば、パーシャルレスポンス（１＋Ｄ）
² の等化処理を施されてビタビ検出器５２に入力され
る。ビタビ検出器５２の二乗誤差計算回路５３は、それ
ぞれ仮定値ｍ₁ ，ｍ₂ ，・・・と入力信号との差の二乗
を求めてＡＣＳ回路５４に加える。

【０００５】ＡＣＳ回路５４に於いては、前回のパスメ
トリック値Ｍ_A ，Ｍ_B ，Ｍ_C ，Ｍ_D，・・・と二乗誤差
計算回路５３からの二乗誤差信号とを加算し、比較器５
６により比較して、小さい方の値を選択器５７から今回
のパスメトリック値として出力し、又比較器５６から選
択器５７を制御する選択制御信号をパスメモリ（図示せ
ず）に加え、最尤パスを求めることにより、データの識
別検出が行われる。

【０００６】例えば、前回のパスメトリック値をＭ_A ，
Ｍ_B 、等化器５１により等化された入力信号をｘ、二乗
誤差計算回路５３に於ける仮定値をｍ₁ ，ｍ₂ とする
と、比較器５６は、加算器５５の出力信号を比較して、
小さい方をパスメトリック値として選択器５７から出力
するように制御するものであり、そのパスメトリック値
をＭ_X とすると、 Ｍ_X ＝ＭＩＮ〔Ｍ_A ＋（ｘ−ｍ₁ ）² ，Ｍ_B ＋（ｘ−ｍ₂ ）² 〕 …（１） と表すことができる。なお、ＭＩＮ〔Ｘ，Ｙ〕は、第１
項Ｘと第２項Ｙとの値の小さい方を選択することを示
す。

【０００７】

【発明が解決しようとする問題点】前述の従来例に於け
る二乗誤差計算回路５３は、入力信号ｘと仮定値ｍとの
差の二乗を求めるものであるから、二乗計算を行う為の
乗算器を設けているものである。この乗算器は、同一入
力ビット数の加算器と比較して回路規模が非常に大きく
なり、且つ高速動作を行わせる為には、高価な構成とな
る。従って、全体としてのコストアップとなる欠点があ
った。本発明は、乗算器の機能を加算器によって実現す
ることを目的とする。

【０００８】

【課題を解決するための手段】本発明のビタビ検出器
は、図１を参照して説明すると、等化器７により等化さ
れた入力信号ｘと仮定値ｍ_i （ｉ＝１，２，・・ｋ）と
の差の二乗を求める二乗誤差計算部１と、この二乗誤差
計算部１の出力信号と前回のパスメトリック値とを加算
器４により加算して、比較器５により比較し、小さい値
の方を選択器６から今回のパスメトリック値として出力
するＡＣＳ回路２とを備えたビタビ検出器に於いて、仮
定値ｍ_i を±２ⁿ の値として、仮定データ列対応のビッ
トシフトや反転を行った入力信号と仮定値とを加算する
加算器３により二乗誤差計算部１を構成した。

【０００９】又等化器を、１ビット時間をＤとして、
（１＋Ｄ）² の等化を行う構成とし、仮定値ｍ_i の０以
外と前記入力信号とを加算する１０個の加算器３によ
り、二乗計算部１を構成した。

【００１０】

【作用】ＡＣＳ回路２は、ビタビ復号器と同様に、加算
器４と比較器５と選択器６とを含む構成を有し、入力信
号と仮定値との差の二乗が加算器に入力されて、前回の
パスメトリック値と加算器４により加算され、比較器５
により比較されて小さい値が選択器６から選択出力され
る。又二乗誤差計算部１は、加算器３により構成され、
各加算器３に入力される仮定値ｍ_i を±２ⁿ の値に選定
する。そして、ＡＣＳ回路２の比較器では、（１）式に
示すように、前回のパスメトリック値Ｍ_A，Ｍ_B に、入
力信号と仮定値との差の二乗の値の二乗誤差を加算した
値を比較するものであり、その（１）式を展開した時
に、第１項と第２項との入力信号ｘの二乗の値は等しく
なるから、このｘ² の計算は必要がないことになる。又
仮定値ｍ_i の二乗の項は、±２ⁿ の二乗であるから、仮
定値ｍ_i のビットシフトで済むことになる。従って、加
算器３により（２ｘｍ_i ）＋（ｍ² _i ）の加算を行うこ
とにより、ＡＣＳ回路２の比較器５に於いて比較する為
の二乗誤差を出力することができる。

【００１１】又入力信号を（１＋Ｄ）² の等化器７によ
り等化した場合、符号間干渉の影響が及ぶビット数は３
となり、３ビットの仮定データ列に対して、仮定値ｍ_i
が０となるもの以外の仮定データ列は１０個となる。従
って、１０個の仮定データ列に対応する仮定値と入力信
号との加算処理を行うことにより、二乗誤差を求めてＡ
ＣＳ回路２に入力することができる。

【００１２】

【実施例】図２は本発明の実施例の要部ブロック図であ
り、等化された入力信号ｘを符号ビットを含めて５ビッ
ト構成とした場合を示し、１１は二乗誤差計算部、１２
はＡＣＳ回路、１３−１，１３−２は加算器、１７はイ
ンバータである。ＡＣＳ回路１２は、ビタビ復号器のＡ
ＣＳ回路と同様に、加算器１４と比較器１５と選択器１
６とを含むものである。

【００１３】前述の（１）式を展開すると、 Ｍ_X ＝MIN[Ｍ_A ＋ｘ² −２ｘｍ₁ ＋ｍ₁ ² ，Ｍ_B ＋ｘ² −２ｘｍ₂ ＋ｍ₂ ² ] …（２） となる。ＡＣＳ回路１２の比較器１５では、第１項の
（Ｍ_A ＋ｘ² −２ｘｍ₁ ＋ｍ₁ ²）と、第２項の（Ｍ_B ＋
ｘ² −２ｘｍ₂ ＋ｍ₂ ²）とを比較するものであるが、ｘ
²については第１項も第２項も等しいから、このｘ² を
除外して比較しても良いことになる。即ち、ｘ² の演算
を行う必要がないことを示す。従って、前記（２）式
は、 Ｍ_X ´＝Ｍ_X −ｘ² ＝MIN[Ｍ_A −２ｘｍ₁ ＋ｍ₁ ² ，Ｍ_B −２ｘｍ₂ ＋ｍ₂ ² ] …（３） と表すことができる。

【００１４】ＡＣＳ回路１２の加算器１４は、前回のパ
スメトリック値Ｍ_A ，Ｍ_B と二乗誤差計算部１１からの
二乗誤差とを加算するものであるが、（３）式から判る
ように、二乗誤差計算部１１は、（−２ｘｍ₁ ＋ｍ₁ ²）
と（−２ｘｍ₂ ＋ｍ₂ ²）とを求めれば良いことになる。
又仮定値ｍを±２ⁿ の値とするものであるから、ｍ₁ ²＝
（２ⁿ ）² ＝２²ⁿとなり、同様に、ｍ₂ ²＝（２ⁿ ）² ＝
２²ⁿとなる。

【００１５】又入力信号を等化器により（１＋Ｄ）² の
等化を行った場合、符号間干渉の影響が及ぶビット数は
３となるから、その場合の仮定データ列と仮定値ｍとの
関係は、図３に示すものとなり、仮定値ｍは、０，＋１
／２，＋１，−１／２，−１の５値となる。又仮定デー
タ列を“０，＋１，−１”とすると、図４の（Ｂ）に示
すように、＋１の信号波形と−１の信号波形とを重ね合
わせた波形となり、その時の仮定値ｍを＋２^-1＝＋１／
２とするものである。同様に各仮定データ列についての
仮定値ｍを定めることができる。

【００１６】図２に於いては、ｍ₁ ＝−２⁰ ＝−１，ｍ
₂ ＝＋２^-1＝＋１／２とした場合を示す。従って、−２
ｘｍ₁ ＝２ｘ、ｍ₁ ² ＝１、−２ｘｍ₂ ＝−ｘ、ｍ₂ ²
＝＋１／４となる。加算器１３−１には、符号ビット
（ＭＳＢ）を残して、入力信号ｘを１ビットシフトする
ことにより、入力信号ｘを２倍したことになり、２ｘの
値を入力することができる。その場合、シフタ等を用い
ることなく、加算器１３−１の入力端子との接続構成に
より、１ビットシフトして入力する構成とすることがで
きる。又１ビットシフトしたことにより、最下位ビット
（ＬＳＢ）として０を入力し、符号ビットを含めて５ビ
ットを入力する。又キャリー端子Ｃに０を入力する。又
仮定値ｍ₁ の二乗の値は１であるから、５ビットの“０
０１００”とする。又加算器１３−２には、インバータ
１７により入力信号ｘを反転することにより、−ｘが入
力されることになり、その時にキャリー端子Ｃに１を入
力する。又仮定値ｍ₂ の二乗の値は＋１／４であるか
ら、５ビットの“００００１”を入力する。

【００１７】加算器１３−１，１３−２の出力信号がＡ
ＣＳ回路１２に入力されて、ＡＣＳ回路１２の加算器１
４により、前回のパスメトリック値Ｍ_A ，Ｍ_B と二乗誤
差信号とが加算される。即ち、（３）式の第１項と第２
項との演算が行われる。そして、比較器１５により第１
項と第２項との大小関係が比較される。その比較出力信
号が選択器１６に選択制御信号として加えられ、小さい
方の値が今回のパスメトリック値Ｍ_X として出力され
る。

【００１８】又仮定値ｍを、例えば、ｍ₁ ＝＋２⁰ ＝＋
１、ｍ₂ ＝−２^-1＝−１／２とすると、−２ｘｍ₁ ＝−
２ｘ、ｍ₁ ² ＝＋１、−２ｘｍ₂ ＝＋ｘ、ｍ₂ ² ＝＋１
／４となるから、図２の加算器１３−１の入力信号の入
力端子にはインバータが接続され、仮定値ｍ₁ の二乗の
値は図２の場合と同様となり、キャリー端子Ｃには１が
入力される。又加算器１３−２の入力信号の入力端子の
インバータ１７が取外され、仮定値ｍ₂ の二乗の値は図
２の場合と同様にとなり、キャリー端子Ｃには０が入力
される。

【００１９】従って、図３に示す仮定データ列と仮定値
ｍとの関係に於いて、０以外の仮定値ｍに対応して加算
器を設ければ良いことになり、仮定値ｍが０でない仮定
データ列は１０個となるから、これに対応して、二乗誤
差計算部１１を１０個の加算器で構成することができ
る。従って、乗算器を用いて構成する場合に比較して、
回路規模を著しく縮小することができる。

【００２０】なお、前述の実施例は、パーシャルレスポ
ンスの（１＋Ｄ）² の等化を行った場合を示すが、他の
等化の場合には、それに対応して仮定値ｍを±２ⁿ に選
定し、二乗誤差計算部１１を加算器とインバータとによ
り構成することができる。又インバータを接続する加算
器は、減算器の構成に相当するものであるから、二乗誤
差計算部１１は、加算器と減算器とにより構成すること
ができる。

【００２１】

【発明の効果】以上説明したように、本発明は、二乗誤
差計算部１とＡＣＳ回路２とからなるビタビ検出器に於
いて、仮定値ｍを±２ⁿ の値とし、仮定データ列対応に
ビットシフトや反転を行って入力信号ｘと仮定値ｍとを
加算する加算器３により、二乗誤差計算部１を構成した
ものであり、加算器３は、乗算器に比較して回路規模が
小さくて済むものであるから、小型化，検出処理の高速
化が可能となる利点がある。

【図面の簡単な説明】

【図１】本発明の原理説明図である。

【図２】本発明の実施例の要部ブロック図である。

【図３】仮定データ列と仮定値との説明図である。

【図４】等化器とビタビ検出器との説明図である。

【図５】従来例の要部ブロック図である。

【符号の説明】

１ 二乗誤差計算部 ２ ＡＣＳ回路 ３ 加算器 ４ 加算器 ５ 比較器 ６ 選択器 ７ 等化器

Claims (2)

【特許請求の範囲】
1. 【請求項１】 入力信号を等化器により等化し、該入力
   信号と仮定値との差の二乗を求める二乗誤差計算部
   （１）と、該二乗誤差計算部（１）の出力信号と前回の
   パスメトリック値とを加算して比較し、小さい値の方を
   選択して今回のパスメトリック値とするＡＣＳ回路
   （２）とを備えたビタビ検出器に於いて、 前記仮定値を±２ⁿ の値とし、仮定データ列対応にビッ
   トシフトや反転を行った前記入力信号と前記仮定値とを
   加算する加算器（３）により前記二乗誤差計算部（１）
   を構成したことを特徴とするビタビ検出器。
2. 【請求項２】 前記等化器を１ビット時間をＤとして
   （１＋Ｄ）² の等化を行う構成とし、前記仮定値の０以
   外と前記入力信号とを加算する１０個の加算器により、
   前記二乗誤差計算部（１）を構成したことを特徴とする
   請求項１記載のビタビ検出器。