JPS61222072A - デイジタル磁気記録再生装置 - Google Patents
デイジタル磁気記録再生装置Info
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- JPS61222072A JPS61222072A JP60064574A JP6457485A JPS61222072A JP S61222072 A JPS61222072 A JP S61222072A JP 60064574 A JP60064574 A JP 60064574A JP 6457485 A JP6457485 A JP 6457485A JP S61222072 A JPS61222072 A JP S61222072A
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- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
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- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0334—Processing of samples having at least three levels, e.g. soft decisions
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- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Computer Networks & Wireless Communication (AREA)
- Multimedia (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は磁気テープデータ記録再生装置の改良に関し、
特に複数トラックを有するテープデータの再生信号を時
分割処理方式によりディジタル処理を行うに際し、ジッ
タ、ワウフラッタ等に対処して、再生クロックの位相同
期を容易にしたディジタル磁気記録再生装置に関するも
のである。
特に複数トラックを有するテープデータの再生信号を時
分割処理方式によりディジタル処理を行うに際し、ジッ
タ、ワウフラッタ等に対処して、再生クロックの位相同
期を容易にしたディジタル磁気記録再生装置に関するも
のである。
〈発明の概要〉
本発明はテープ記録データを再生、時分割処理方式によ
り・ディジタル処理を行なう、複数のトラックを有する
ディジタル磁気記録再生装置において、再生信号のサン
プリングデータの前後の位相情報の比較及びサンプリン
グデータより算出した位相差の大きさの比較を各々行な
ってクロック抽出の判定をし、その判定信号の結果によ
り、位相情報を変えるようにして、再生信号のジッタ、
ワウフラッタ等に対処して位相同期を容易になしたもの
である。
り・ディジタル処理を行なう、複数のトラックを有する
ディジタル磁気記録再生装置において、再生信号のサン
プリングデータの前後の位相情報の比較及びサンプリン
グデータより算出した位相差の大きさの比較を各々行な
ってクロック抽出の判定をし、その判定信号の結果によ
り、位相情報を変えるようにして、再生信号のジッタ、
ワウフラッタ等に対処して位相同期を容易になしたもの
である。
〈従来の技術〉
従来より、ディジタル信号が記録された磁気テープの再
生信号からデータ及びクロックを抽出するディジタル磁
気記録再生装置は種々提案されており、その−例として
、特開昭５９−９２４１０号公報「データ検出装置」が
提案されている。
生信号からデータ及びクロックを抽出するディジタル磁
気記録再生装置は種々提案されており、その−例として
、特開昭５９−９２４１０号公報「データ検出装置」が
提案されている。
この提案の目的は、例えば、ｋビットでＰＣＭ化された
ディジタルオーディオ信号を、磁気テープ上のｎ木のト
ラックに記録するような場合、各トラックの信号をシリ
アルにディジタル処理することにより、ハードウェアの
かなりの部分を各トラック間で共用することができ、且
つＩＣ化が容易なデータ検出装置を提供することである
。
ディジタルオーディオ信号を、磁気テープ上のｎ木のト
ラックに記録するような場合、各トラックの信号をシリ
アルにディジタル処理することにより、ハードウェアの
かなりの部分を各トラック間で共用することができ、且
つＩＣ化が容易なデータ検出装置を提供することである
。
〈発明が解決しようとする問題点〉
しかし提案された装置は、φ１．φ２．φ３という固定
周波数クロックにより駆動されておシ、テープフラッタ
等によるジッタ変動に対処することが出来ず、データ誤
シ率が大きくなるという欠点がある。
周波数クロックにより駆動されておシ、テープフラッタ
等によるジッタ変動に対処することが出来ず、データ誤
シ率が大きくなるという欠点がある。
本発明はこのような点に鑑みて創案されたもので、再生
信号よりデータ及びクロックを抽出するディジタル処理
回路において、再生クロックの位相を再生信号のジッタ
、ワウフラッタ等に対処して容易に制御し得るようにし
たディジタル磁気記録再生装置を提供することを目的と
している。
信号よりデータ及びクロックを抽出するディジタル処理
回路において、再生クロックの位相を再生信号のジッタ
、ワウフラッタ等に対処して容易に制御し得るようにし
たディジタル磁気記録再生装置を提供することを目的と
している。
〈問題点を解決するだめの手段〉
本発明は、テープ記録データを再生、時分割処理方式に
より、ディジタル処理を行なう複数のトラックを有する
ディジタル磁気記録再生装置において、再生信号のサン
プリングデータの前後の位相情報の比較を行なう比較手
段と、サンプリングデータより算出した位相差の大きさ
の比較を行なう比較手段と１．これらの各比較手段の比
較出力にもとずいてクロック抽出の判定を行なう判定手
段と、この判定手段の判定信号の結果により、位相情報
を変えて再生信号よりデータクロックを抽出する位相同
期ループ回路手段を制御する手段とを備えるように構成
している。
より、ディジタル処理を行なう複数のトラックを有する
ディジタル磁気記録再生装置において、再生信号のサン
プリングデータの前後の位相情報の比較を行なう比較手
段と、サンプリングデータより算出した位相差の大きさ
の比較を行なう比較手段と１．これらの各比較手段の比
較出力にもとずいてクロック抽出の判定を行なう判定手
段と、この判定手段の判定信号の結果により、位相情報
を変えて再生信号よりデータクロックを抽出する位相同
期ループ回路手段を制御する手段とを備えるように構成
している。
〈作 用〉
上記の如き構成により、再生信号よりデータ、クロック
を抽出する位相同期ループ回路手段において、再生信号
のサンプリングデータの前後の位相情報の比較及びサン
プリングデータより算出した位相差の大きさの比較を各
々行なって、クロック抽出の判定を行ない、この判定信
号の結果により、位相情報を変えるようにして、再生信
号のジッタ、ワウフラッタ等に対処して位相同期が容易
に行なわれる。
を抽出する位相同期ループ回路手段において、再生信号
のサンプリングデータの前後の位相情報の比較及びサン
プリングデータより算出した位相差の大きさの比較を各
々行なって、クロック抽出の判定を行ない、この判定信
号の結果により、位相情報を変えるようにして、再生信
号のジッタ、ワウフラッタ等に対処して位相同期が容易
に行なわれる。
〈実施例〉
以下図面にしたがって、本発明の一実施例を詳細に説明
するが、例として磁気最小反転間隔（Ｔｍｉｎ）＝１．
５７．磁気最大反転間隔（Ｔｍａｘ）＝４．ＯＴ、ＮＲ
Ｚ型変調方式について述べる。
するが、例として磁気最小反転間隔（Ｔｍｉｎ）＝１．
５７．磁気最大反転間隔（Ｔｍａｘ）＝４．ＯＴ、ＮＲ
Ｚ型変調方式について述べる。
第１図は本発明のディジタル磁気記録再生装置のクロッ
ク、データ抽出部のブロック構成図である。
ク、データ抽出部のブロック構成図である。
第１図において、１はＡ／Ｄ変換器であシ、このＡ／Ｄ
変換器】において、ヘッドから読み出された再生信号■
（増幅、波形等化されている）をにビットのディジタル
データに変換する。この変換は例えば２の補数を用いて
、再生信号の＋、−の極性をＭ Ｓ Ｂ （Ｍｏ５ｔ
５１ｇｎ１ｆ １ｃａｎｔ Ｂｉｔ ）の“０”、“１
”で表わしている。
変換器】において、ヘッドから読み出された再生信号■
（増幅、波形等化されている）をにビットのディジタル
データに変換する。この変換は例えば２の補数を用いて
、再生信号の＋、−の極性をＭ Ｓ Ｂ （Ｍｏ５ｔ
５１ｇｎ１ｆ １ｃａｎｔ Ｂｉｔ ）の“０”、“１
”で表わしている。
Ａ／Ｄ変換器１の出力はにビット並列遅延回路２に導か
れ、現在のデータ■と前のデータ■を後述の排他的論理
和ゲート３、絶対値回路４．５及び演算回路６等によっ
て比較して再生信号のサンプリング点に′おける位相位
置、並びに極性を検出する。即ち、再生信号は０レベル
検出され、再生信号の０レベル交叉点を検出して位相補
正を行うものである。排他的論理和（ＥＸ−ＯＲ）ゲー
ト３により、現在のデータ■と前のデータ■のデータの
符号ビット（ＭＳＢ ）を比較し、ＥＸ−ＯＲゲート３
の出力が“０″ならデータは同極性、“１″ならデータ
は異極性、すなわちゼロレベル交差ありと判定する。上
記現在のデータ■は絶対値回路４に入力されると共に前
のデータ■は絶対値回路５に入力されて、各々絶対値■
及び■に演算され、この演算結果の絶対値■及び■は各
々演算回路６に入力される。演算回路６は、現在のデー
タ■の絶対値■と前のデータ■の絶対値■から、きの演
算を行なって、ゼロレベル交差点からのＳｉ＋１点に対
する位相間隔値Ｐを算出するものである。
れ、現在のデータ■と前のデータ■を後述の排他的論理
和ゲート３、絶対値回路４．５及び演算回路６等によっ
て比較して再生信号のサンプリング点に′おける位相位
置、並びに極性を検出する。即ち、再生信号は０レベル
検出され、再生信号の０レベル交叉点を検出して位相補
正を行うものである。排他的論理和（ＥＸ−ＯＲ）ゲー
ト３により、現在のデータ■と前のデータ■のデータの
符号ビット（ＭＳＢ ）を比較し、ＥＸ−ＯＲゲート３
の出力が“０″ならデータは同極性、“１″ならデータ
は異極性、すなわちゼロレベル交差ありと判定する。上
記現在のデータ■は絶対値回路４に入力されると共に前
のデータ■は絶対値回路５に入力されて、各々絶対値■
及び■に演算され、この演算結果の絶対値■及び■は各
々演算回路６に入力される。演算回路６は、現在のデー
タ■の絶対値■と前のデータ■の絶対値■から、きの演
算を行なって、ゼロレベル交差点からのＳｉ＋１点に対
する位相間隔値Ｐを算出するものである。
算出された位相間隔値の出力Ｐは、比較器８において、
加算器１０とｍビット並列遅延回路１２によって構成さ
れている位相データ循環ループの出力０と比較され、比
較信号■は（Ｐ−Ｐｉ）となる。比較器８の出力■はル
ープゲインに相当する係数器９の係数Ｋ（０＜Ｋ＜］）
によって数値補正される。循環ループ内の位相データは
再生信号がゼロレベル交差点を横切るときのみ修正され
れば良いため、前述したＥＸ−ＯＲゲート３の出力が１
″のときのみ、ラッチ回路７の出力によってアンドゲー
ト（ＡＮＤ）を開いて修正されるようになっている。即
ち、ＥＸ−ＯＲゲート３の出力が“１“のとき、比較器
８の出力は、ループゲインに相当する係数器９の係数Ｋ
（０＜Ｋ＜１）により数値補正されて、加算器１０の他
方に入力される。加算された結果は、修正位相データ■
としてｍビット並列遅延回路】２に加えられる。
加算器１０とｍビット並列遅延回路１２によって構成さ
れている位相データ循環ループの出力０と比較され、比
較信号■は（Ｐ−Ｐｉ）となる。比較器８の出力■はル
ープゲインに相当する係数器９の係数Ｋ（０＜Ｋ＜］）
によって数値補正される。循環ループ内の位相データは
再生信号がゼロレベル交差点を横切るときのみ修正され
れば良いため、前述したＥＸ−ＯＲゲート３の出力が１
″のときのみ、ラッチ回路７の出力によってアンドゲー
ト（ＡＮＤ）を開いて修正されるようになっている。即
ち、ＥＸ−ＯＲゲート３の出力が“１“のとき、比較器
８の出力は、ループゲインに相当する係数器９の係数Ｋ
（０＜Ｋ＜１）により数値補正されて、加算器１０の他
方に入力される。加算された結果は、修正位相データ■
としてｍビット並列遅延回路】２に加えられる。
Ｅ Ｘ −ＯＲゲート３の出力が“０″のときは、再生
信号■がゼロレベル交差しないものとしてアンドゲート
（ＡＮＤ ）を閉じ、循環ループ内の位相データは、修
正されることなく、加算器１０→遅延回路１２−加算器
】０＞循環する。
信号■がゼロレベル交差しないものとしてアンドゲート
（ＡＮＤ ）を閉じ、循環ループ内の位相データは、修
正されることなく、加算器１０→遅延回路１２−加算器
】０＞循環する。
上述までの回路構成は、前掲した特開昭５９−９２４１
０号公報に記載されたものと基本的には同じである。
０号公報に記載されたものと基本的には同じである。
本発明は、加算器１０と遅延回路１２との間に加算器１
１を設けて、ワウ、フラッタ等に対処してクロックの位
相を変化して抽出することを特徴としている。
１を設けて、ワウ、フラッタ等に対処してクロックの位
相を変化して抽出することを特徴としている。
即ち、加算器１０と遅延回路】２の間に加Ｘ器】１を設
けて、通常ワウ、フラッタが小さいときは加算器】】は
“０“を加えることになシ、位相データ■はそのまま加
算器１１の出力信号０となって遅延回路】２に加えられ
る。また後述するようにクロックを抜き取る信号ＰＤが
連続して出る場合、ある条件を越えるとき、信号［相］
として“＋α“が加算器１１によって位相データ■に加
えられて位相補正する。また逆にクロックが２個出る信
号Ｐ■のときは信号［相］として“−α“が加算器１１
によって位相データ■に加えられて位相補正を行なう。
けて、通常ワウ、フラッタが小さいときは加算器】】は
“０“を加えることになシ、位相データ■はそのまま加
算器１１の出力信号０となって遅延回路】２に加えられ
る。また後述するようにクロックを抜き取る信号ＰＤが
連続して出る場合、ある条件を越えるとき、信号［相］
として“＋α“が加算器１１によって位相データ■に加
えられて位相補正する。また逆にクロックが２個出る信
号Ｐ■のときは信号［相］として“−α“が加算器１１
によって位相データ■に加えられて位相補正を行なう。
この補正により時間軸変動によるＮの補正を行なってい
るのと同じことになる。
るのと同じことになる。
本発明の実施例においては、データＳｉのサンプリング
点での位相ＰｉとＳｉ＋１のサンプリング点での位相Ｐ
ｉ ＋ １の大小比較及び比較器８の出力（Ｐ−Ｐｉ）
とＮ／２との大小比較を行なって、第２図に示すような
各条件の下のクロック抽出の判定を行なう。
点での位相ＰｉとＳｉ＋１のサンプリング点での位相Ｐ
ｉ ＋ １の大小比較及び比較器８の出力（Ｐ−Ｐｉ）
とＮ／２との大小比較を行なって、第２図に示すような
各条件の下のクロック抽出の判定を行なう。
第２図は本発明の実施例におけるクロック抽出判定基準
を説明するだめの図であり、同図（ａ）は再生信号のゼ
ロ点がＰｉとＰｉ＋１の間に１個ある場合の状態を示し
たものであり、条件 のとき、上記の状態であると判定する。また同図（ｂ）
は上記と同様ゼロ点がＰｉとＰｉ−＋−＋の間に】個あ
る場合（ただしゼロ点の位置が異なっ゛ている）の状態
を示したものであり、条件 のとき、上記の状態であると判定する。また同図（Ｃ）
はゼロ点がＰｉとＰｉ＋１の間に２個ある場合の状態を
示したものであり、条件 のとき、上記の状態であると判定する。また同図（ｄ）
はゼロ点がＰｉとＰｉ刊の間には存在しない場合の状態
を示したものであり、条件 のとき、上記の状態であると判定する。
を説明するだめの図であり、同図（ａ）は再生信号のゼ
ロ点がＰｉとＰｉ＋１の間に１個ある場合の状態を示し
たものであり、条件 のとき、上記の状態であると判定する。また同図（ｂ）
は上記と同様ゼロ点がＰｉとＰｉ−＋−＋の間に】個あ
る場合（ただしゼロ点の位置が異なっ゛ている）の状態
を示したものであり、条件 のとき、上記の状態であると判定する。また同図（Ｃ）
はゼロ点がＰｉとＰｉ＋１の間に２個ある場合の状態を
示したものであり、条件 のとき、上記の状態であると判定する。また同図（ｄ）
はゼロ点がＰｉとＰｉ刊の間には存在しない場合の状態
を示したものであり、条件 のとき、上記の状態であると判定する。
本発明の実施例においては、サンプリング周波数ｆｓの
２倍の周波数２ｆｓを用いて、上記第２図に示したクロ
ック判定に基づいてクロックの出し入れを行うように構
成している。
２倍の周波数２ｆｓを用いて、上記第２図に示したクロ
ック判定に基づいてクロックの出し入れを行うように構
成している。
本発明では、このクロック入出力判定、例えばクロック
を抜き取る信号をＰＤ１クロックを１個余分に出す信号
をＰｉとすると、これらＰＤ＝ＰＩ信号の出る回数を数
え、設定値を越えたとき、第１図に示す循環ループの位
相データ■のＰｉ＋１に加算器１１によって適正値αを
加えて遅延回路】２に入力する。この様に位相データ［
相］のＰｉをＰＤ、ＰＩ倍信号より制御することにより
、等測的にサンプリング点間隔Ｎを変えたことになシ、
テープ変動によるワウ、フラッグ等に対処することが可
能となる。
を抜き取る信号をＰＤ１クロックを１個余分に出す信号
をＰｉとすると、これらＰＤ＝ＰＩ信号の出る回数を数
え、設定値を越えたとき、第１図に示す循環ループの位
相データ■のＰｉ＋１に加算器１１によって適正値αを
加えて遅延回路】２に入力する。この様に位相データ［
相］のＰｉをＰＤ、ＰＩ倍信号より制御することにより
、等測的にサンプリング点間隔Ｎを変えたことになシ、
テープ変動によるワウ、フラッグ等に対処することが可
能となる。
第３図はクロック抽出判定回路の具体的構成を示すブロ
ック図であシ、この回路の特徴はサンプリング周波数ｆ
ｓの２倍の周波数２ｆｓを用いてクロックの出し入れを
行っていることである。また、これらのクロックに対す
るデータの判定を次表に示している。次表において、デ
ータの表示はＮＲ２表示であり、サンプリングデータの
正極がＨ″。
ック図であシ、この回路の特徴はサンプリング周波数ｆ
ｓの２倍の周波数２ｆｓを用いてクロックの出し入れを
行っていることである。また、これらのクロックに対す
るデータの判定を次表に示している。次表において、デ
ータの表示はＮＲ２表示であり、サンプリングデータの
正極がＨ″。
“１′が負の極性を表わしている。なお×は正負どちら
でもよいことを示している。
でもよいことを示している。
（ｄ）データの判定 Ｐｉ＜Ｐ・ （Ｐ−Ｐｉ）＞
工璽＋１ ’ −２ 第３図におい、て、１３〜１５はラッチ回路であシ、ラ
ッチ回路】３はｍビット並列遅延回路】２（第１図）の
出力［相］の信号Ｐｉを、ラッチ回路１４は加算器】０
の出力■の信号Ｐｉ＋１を、ラッチ回路】５は比較器８
の出力■の信号（Ｐ−Ｐｉ）をそれぞれｆｓのタイミン
グで保持する。Ｊ６及び１７はそれぞれコンパレータで
あす、コンパレータ１６にはラッチ回路１３の出力信号
Ｐｉが入力端Ａに入力されると共にラッチ回路１４の出
力信号Ｐｉ＋１が入力端Ｂに入力され、信号Ｐｉ と
Ｐｉ＋１の大小が比較され、Ａ＞Ｂ、Ａ＝Ｂ及びＡ＜Ｂ
の各判定結果が出力され、Ａ＞Ｂの判定出力はナントゲ
ートＧＩに入力され、Ａ＝Ｂの判定出力はオアゲートＧ
２に入力され、Ａ＜Ｈの判定出力はナントゲートＧ３に
入力される。またコンパレータ】７にはラッチ回路１５
の出力信号（Ｐの大小が比較され、Ａ）Ｂ、Ａ＝Ｂ及び
Ａ（Ｈの各判定結果が出力され、Ａ）Ｂ及びＡ＝Ｂの判
定出力は共にオアゲー）Ｇ４に入力され、Ａ（Ｂの判定
出力０はオアゲートＧ２に入力される。上記ナントゲー
トＧ１には、また出力■及びオアゲートＧ４の出力が入
力され、ナントゲートＧ１の出力［相］は信号ＰＩ と
して導出されると共にインバータＩＩに入力され、イン
バータＩ、の出力［相］は信号Ｐ■として導出されると
共にオアゲートＧ５及びアンドゲートＧ６に入力される
。上記ナントゲートＧ３には出力■及びオアゲートＧ、
の出力が入力され、ナントゲートＧ３の出力［相］は信
号ＰＤとして導出されると共にアンドゲートＧ７及びイ
ンバータＩ２に入力され、インバータ１２の出力［相］
は信号ＰＤとして導出される。上記アンドゲートＧ、に
は更に出力■（ｆｓ）が入力され、アントゲ−）Ｇ７の
出力はオアゲー）Ｇ５に入力され、オアゲートＧ５の出
力は出力Ｑ（２ｆｓ）の入力されたアントゲ−）Ｇａに
入力され、アンドゲートＧ８の出力＠はクロックとして
導出されると共にフリップフロップ回路ＦＦ、の端子Ｔ
に入力される。また上記出力■（ｆｓ）はインバータＩ
２を介してアンドゲートＧ６に入力されると共に出力■
か端子りに入力されるフリップフロップ。
工璽＋１ ’ −２ 第３図におい、て、１３〜１５はラッチ回路であシ、ラ
ッチ回路】３はｍビット並列遅延回路】２（第１図）の
出力［相］の信号Ｐｉを、ラッチ回路１４は加算器】０
の出力■の信号Ｐｉ＋１を、ラッチ回路】５は比較器８
の出力■の信号（Ｐ−Ｐｉ）をそれぞれｆｓのタイミン
グで保持する。Ｊ６及び１７はそれぞれコンパレータで
あす、コンパレータ１６にはラッチ回路１３の出力信号
Ｐｉが入力端Ａに入力されると共にラッチ回路１４の出
力信号Ｐｉ＋１が入力端Ｂに入力され、信号Ｐｉ と
Ｐｉ＋１の大小が比較され、Ａ＞Ｂ、Ａ＝Ｂ及びＡ＜Ｂ
の各判定結果が出力され、Ａ＞Ｂの判定出力はナントゲ
ートＧＩに入力され、Ａ＝Ｂの判定出力はオアゲートＧ
２に入力され、Ａ＜Ｈの判定出力はナントゲートＧ３に
入力される。またコンパレータ】７にはラッチ回路１５
の出力信号（Ｐの大小が比較され、Ａ）Ｂ、Ａ＝Ｂ及び
Ａ（Ｈの各判定結果が出力され、Ａ）Ｂ及びＡ＝Ｂの判
定出力は共にオアゲー）Ｇ４に入力され、Ａ（Ｂの判定
出力０はオアゲートＧ２に入力される。上記ナントゲー
トＧ１には、また出力■及びオアゲートＧ４の出力が入
力され、ナントゲートＧ１の出力［相］は信号ＰＩ と
して導出されると共にインバータＩＩに入力され、イン
バータＩ、の出力［相］は信号Ｐ■として導出されると
共にオアゲートＧ５及びアンドゲートＧ６に入力される
。上記ナントゲートＧ３には出力■及びオアゲートＧ、
の出力が入力され、ナントゲートＧ３の出力［相］は信
号ＰＤとして導出されると共にアンドゲートＧ７及びイ
ンバータＩ２に入力され、インバータ１２の出力［相］
は信号ＰＤとして導出される。上記アンドゲートＧ、に
は更に出力■（ｆｓ）が入力され、アントゲ−）Ｇ７の
出力はオアゲー）Ｇ５に入力され、オアゲートＧ５の出
力は出力Ｑ（２ｆｓ）の入力されたアントゲ−）Ｇａに
入力され、アンドゲートＧ８の出力＠はクロックとして
導出されると共にフリップフロップ回路ＦＦ、の端子Ｔ
に入力される。また上記出力■（ｆｓ）はインバータＩ
２を介してアンドゲートＧ６に入力されると共に出力■
か端子りに入力されるフリップフロップ。
回路ＦＦ２の端子Ｔに入力される。またオアゲートＧ９
にはアンドゲートＧ６及びオアゲートＧ２の出力がそれ
ぞれ入力され、オアゲートＧ、の出力［相］が排他的論
理和ゲー）Ｇｏｏの一方の入力端に入力され、他方の入
力端にフリップフロップ回路ＦＦ２の出力［相］の入力
されたゲートＧ、。のＱ出力［相］はフリップフロップ
ＦＦ、のＤ入力端に入力され、フリップフロップＦＦｌ
のＱ出力がインバータＩ３を介して出力［相］（データ
）として導出される。
にはアンドゲートＧ６及びオアゲートＧ２の出力がそれ
ぞれ入力され、オアゲートＧ、の出力［相］が排他的論
理和ゲー）Ｇｏｏの一方の入力端に入力され、他方の入
力端にフリップフロップ回路ＦＦ２の出力［相］の入力
されたゲートＧ、。のＱ出力［相］はフリップフロップ
ＦＦ、のＤ入力端に入力され、フリップフロップＦＦｌ
のＱ出力がインバータＩ３を介して出力［相］（データ
）として導出される。
上記の如き構成において、第２図の判定にしたがって、
クロックパルスを抜き取るときはコンパレータ１６にお
いてＡ（Ｂが判定されると共にコンパレータＪ７におい
てＡ＞Ｂが判定され、その結果出力［相］の信号Ｐ、が
“１“、出力［相］の信号Ｐ。
クロックパルスを抜き取るときはコンパレータ１６にお
いてＡ（Ｂが判定されると共にコンパレータＪ７におい
てＡ＞Ｂが判定され、その結果出力［相］の信号Ｐ、が
“１“、出力［相］の信号Ｐ。
が“０５となシ、出力■の２ｆｓ信号は出力されない。
また、クロックパルスを１個余分に出すときは出力［相
］の信号Ｐ１が“Ｊ“、出力［相］の信号ＦＤが“Ｏ“
となシ、アントゲ−）Ｇａが開いて出力■の２ｆｓ信号
が２個出力されることになる。そして、通常の場合は信
号ｐＤ、ｐ、共に“Ｏ″となシ、出力０の２ｆｓ信号は
アンドゲートＧ８より１個出力されることになる。
］の信号Ｐ１が“Ｊ“、出力［相］の信号ＦＤが“Ｏ“
となシ、アントゲ−）Ｇａが開いて出力■の２ｆｓ信号
が２個出力されることになる。そして、通常の場合は信
号ｐＤ、ｐ、共に“Ｏ″となシ、出力０の２ｆｓ信号は
アンドゲートＧ８より１個出力されることになる。
次に、このクロック判別に対応して上記各部に示したデ
ータ判定に基づいてデータを抽出する。
ータ判定に基づいてデータを抽出する。
この動作は同じ第３図のゲート回路で構成されたいる部
分で行う。特にゼロレベル交叉点を横切るときのデータ
Ｓｉ 、 Ｓｉ＋１の符号について判定する。したがっ
て（Ｓｉの符号×Ｓｉ＋１の符号）〈０の関係となって
いる。循環ループを自走しているときは２ｆｓ信号は１
個であり、データはＳｉｔたけＳｉ＋１の符号のみによ
ってＨ″又は”Ｌ″と判定してもよい。
分で行う。特にゼロレベル交叉点を横切るときのデータ
Ｓｉ 、 Ｓｉ＋１の符号について判定する。したがっ
て（Ｓｉの符号×Ｓｉ＋１の符号）〈０の関係となって
いる。循環ループを自走しているときは２ｆｓ信号は１
個であり、データはＳｉｔたけＳｉ＋１の符号のみによ
ってＨ″又は”Ｌ″と判定してもよい。
第３図においてフリップフロップ回路ＦＦ２にはＳｉの
符号信号■が与えられ、排他的論理和ゲー）Ｇ、ｏ に
よってデータのＨ，Ｌが決められる。
符号信号■が与えられ、排他的論理和ゲー）Ｇ、ｏ に
よってデータのＨ，Ｌが決められる。
Ｐく丁・のときの信号＠と出力［相］のＰＩ倍信号和信
号［相］は上記のゲー）Ｇｔ。に入力され、Ｓｉの符号
信号■の半ビット遅れ信号［相］のＨ，Ｌによって正転
、反転となる。この信号［相］は抽出クロック［相］に
同期してデータ信号［相］としてデータ抽出されること
になる。
号［相］は上記のゲー）Ｇｔ。に入力され、Ｓｉの符号
信号■の半ビット遅れ信号［相］のＨ，Ｌによって正転
、反転となる。この信号［相］は抽出クロック［相］に
同期してデータ信号［相］としてデータ抽出されること
になる。
第４図に上記第３図に示した回路の動作状態を表わすタ
イミングチャートを示しており、各部の数字は第３図中
の数字と対応させている。
イミングチャートを示しており、各部の数字は第３図中
の数字と対応させている。
第５図は本発明の特徴をなす、ワウ、フラッタ対処用回
路の具体的構成を示すブロック図であり、第１図におけ
る加算器１１０周辺部分の詳細を示すものであり、出力
［相］の信号ＰＤ及び出力［相］の信号Ｐ■を受けて、
位相データを補正する。
路の具体的構成を示すブロック図であり、第１図におけ
る加算器１１０周辺部分の詳細を示すものであり、出力
［相］の信号ＰＤ及び出力［相］の信号Ｐ■を受けて、
位相データを補正する。
第５図において、】８はアップ・ダウンカウンタ、１９
．２０はコンパレータ、２］、２２はカウンタであり、
アップ・ダウンカウンタ１８にてクロックを余分に１個
挿入する信号■のＰＩかあるときその回数を数える。逆
にクロックを抜き取る信号［相］のＰＤがあるとき回数
を減じる。そしてコンパレータ１９，２０ではある値を
設定し、この例ではｕｐを“４“に、ｄｏｗｎＯ方を“
ＩＩ”に決め、夫々、回数の増減が設定値に達したとき
カウンタ２１．２２に入力される。これらＰ ｌ＋ Ｐ
Ｄの回数が連続して発生し、設定値を２回以上越えたと
き、加算器】】を通して位相データ■のＰｉ＋１に、Ｐ
Ｄが連続する場合＋αを、Ｐｌ が連続する場合は一α
を加えて補正後の位相データ０、即ち第１図における出
力［相］のＰｉとする。この方法は位相データを補正し
ないでサンプリング点間隔Ｎを補正する方法と等価とな
る。
．２０はコンパレータ、２］、２２はカウンタであり、
アップ・ダウンカウンタ１８にてクロックを余分に１個
挿入する信号■のＰＩかあるときその回数を数える。逆
にクロックを抜き取る信号［相］のＰＤがあるとき回数
を減じる。そしてコンパレータ１９，２０ではある値を
設定し、この例ではｕｐを“４“に、ｄｏｗｎＯ方を“
ＩＩ”に決め、夫々、回数の増減が設定値に達したとき
カウンタ２１．２２に入力される。これらＰ ｌ＋ Ｐ
Ｄの回数が連続して発生し、設定値を２回以上越えたと
き、加算器】】を通して位相データ■のＰｉ＋１に、Ｐ
Ｄが連続する場合＋αを、Ｐｌ が連続する場合は一α
を加えて補正後の位相データ０、即ち第１図における出
力［相］のＰｉとする。この方法は位相データを補正し
ないでサンプリング点間隔Ｎを補正する方法と等価とな
る。
なお、信号ＰＤとＰｌあるいはＰＩとＰＤが交互にある
場合はカウンタはリセットされて誤った補正をしないよ
うに構成されている。なお、上記実施例においては、】
トラックの場合を例に説明してきたが、複数トラック（
ｎ）ラック数とする）のときにおいても、第１図の遅延
回路２をにビットｔＪＩｎビット直列のシフトレジスタ
またはに×ｎビットのＲＡＭに、また遅延回路】２をｍ
ビット並列、ｎビット直列のシフトレジスタまたはｍ×
ｎビットのＲＡＭに置換え、サンプリングパルス■の繰
り返し周波数をｎ倍することにより複数トラックにも適
用することができる。
場合はカウンタはリセットされて誤った補正をしないよ
うに構成されている。なお、上記実施例においては、】
トラックの場合を例に説明してきたが、複数トラック（
ｎ）ラック数とする）のときにおいても、第１図の遅延
回路２をにビットｔＪＩｎビット直列のシフトレジスタ
またはに×ｎビットのＲＡＭに、また遅延回路】２をｍ
ビット並列、ｎビット直列のシフトレジスタまたはｍ×
ｎビットのＲＡＭに置換え、サンプリングパルス■の繰
り返し周波数をｎ倍することにより複数トラックにも適
用することができる。
また第５図は１トラツクとして考えたものであるが、複
数トラック（ｎ）ラック数とする）のときにおいては、
例えば第６図に示すように構成すればよい。
数トラック（ｎ）ラック数とする）のときにおいては、
例えば第６図に示すように構成すればよい。
第６図は複数トラック（ｎ）ラック数）とする場合のワ
ウ、フラッタ対処用回路の他の実施例の構成を示すブロ
ック図であり、同図において、３１゜３２はフリップフ
ロップ回路、３３は加算器、３４は（ｎ−１））ラック
分のシフトレジスタ、３５はフリップフロップ回路、３
６，３７Ｈコンハレータである。
ウ、フラッタ対処用回路の他の実施例の構成を示すブロ
ック図であり、同図において、３１゜３２はフリップフ
ロップ回路、３３は加算器、３４は（ｎ−１））ラック
分のシフトレジスタ、３５はフリップフロップ回路、３
６，３７Ｈコンハレータである。
第６図において、各トラック毎のＰＤ、Ｐ１信号はそれ
ぞれフリップフロップ回路３１及び３２を介して加算器
３３に入力され、この加算器３３において信号Ｐ１の場
合は“＋“、信号ＰＤの場合は“−“として処理され、
加算結果は（ｎ−１）トラック分のシフトレジスタ３４
に導入される。
ぞれフリップフロップ回路３１及び３２を介して加算器
３３に入力され、この加算器３３において信号Ｐ１の場
合は“＋“、信号ＰＤの場合は“−“として処理され、
加算結果は（ｎ−１）トラック分のシフトレジスタ３４
に導入される。
またシフトレジスタ３４の後段にはフリップフロップ回
路３５が１段設けられておシ、各トラック毎のデータリ
セットを条件により行なっている。
路３５が１段設けられておシ、各トラック毎のデータリ
セットを条件により行なっている。
シフトレジスタ３４の出力はフリップフロップ回路３５
を介してコンパレータ３６及び３７に入力され、このコ
ンパレータ３６及び３７によってそれぞれ±αの設定値
と比較され、その結果が信号Ａ及びＢとして第１図（第
５図）における加算器１１に加えられて、順次トラック
毎に応じて位相補正されて、ワウ７ラツタの対処がなさ
れる。
を介してコンパレータ３６及び３７に入力され、このコ
ンパレータ３６及び３７によってそれぞれ±αの設定値
と比較され、その結果が信号Ａ及びＢとして第１図（第
５図）における加算器１１に加えられて、順次トラック
毎に応じて位相補正されて、ワウ７ラツタの対処がなさ
れる。
なお、上記実施例においては、Ｔｍ１ｎ ＝ １＝ ５
Ｔの変調方式について述べたが、他の変調方式の場合
においても適用可能であシ、例えばＮＲＺＩ型Ｔｍ１ｎ
＝０．８Ｔの変調方式の場合及び位相データの代りにＮ
の値を帰還補正しても支障なく適用することができる。
Ｔの変調方式について述べたが、他の変調方式の場合
においても適用可能であシ、例えばＮＲＺＩ型Ｔｍ１ｎ
＝０．８Ｔの変調方式の場合及び位相データの代りにＮ
の値を帰還補正しても支障なく適用することができる。
〈発明の効果〉
以上のように本発明は、簡単な回路構成の付加により再
生信号の位相変動、特にワウ、フラッタによる変動に対
応して、再生クロックの位相を制御することが出来るも
のであシ、ワウ、フラッタ等による変動に対処してデー
タ誤り率の小さい、有用なディジタル磁気記録再生装置
を提供することが出来る。
生信号の位相変動、特にワウ、フラッタによる変動に対
応して、再生クロックの位相を制御することが出来るも
のであシ、ワウ、フラッタ等による変動に対処してデー
タ誤り率の小さい、有用なディジタル磁気記録再生装置
を提供することが出来る。
第１図は本発明の一実施例を示す要部ブロック構成図、
第２図（ａ）乃至（ｄ）はそれぞれ本発明の実施例にお
けるクロック抽出判定基準を説明するための図、第３図
はクロック及びデータ抽出回路の具体的構成例を示すブ
ロック図、第４図はクロック抽出、データ抽出回路の各
部信号のタイミングを示す図、第５図は本発明における
ワウフラッタ対策回路の構成例を示すブロック図、第６
図は本発明におけるワウフラッタ対策回路の他の構成例
を示すブロック図である。 １・・・ｋピッ）Ａ／Ｄ変換器、 ２・・・ｋビット
並列遅延回路、 ３・・・排他的論理和ゲート、 ４，
５・・・絶対値演算器、 ６・・・演算回路、 ７・・
・ラッチ回路、 ８・・・比較器、 ９・・・係数器、
】０゜】】・・・加算器、 １２・・・ｍビット
並列遅延回路、１６．１７・・・コンパレータ、 １
８・・・アップ・ダウンカウンタ、 １９．２０・・
・コンパレータ、２］、２２・・・カウンタ。 代理人 弁理士 福 士 愛 彦（他２名）第１図 第３図 第５図
第２図（ａ）乃至（ｄ）はそれぞれ本発明の実施例にお
けるクロック抽出判定基準を説明するための図、第３図
はクロック及びデータ抽出回路の具体的構成例を示すブ
ロック図、第４図はクロック抽出、データ抽出回路の各
部信号のタイミングを示す図、第５図は本発明における
ワウフラッタ対策回路の構成例を示すブロック図、第６
図は本発明におけるワウフラッタ対策回路の他の構成例
を示すブロック図である。 １・・・ｋピッ）Ａ／Ｄ変換器、 ２・・・ｋビット
並列遅延回路、 ３・・・排他的論理和ゲート、 ４，
５・・・絶対値演算器、 ６・・・演算回路、 ７・・
・ラッチ回路、 ８・・・比較器、 ９・・・係数器、
】０゜】】・・・加算器、 １２・・・ｍビット
並列遅延回路、１６．１７・・・コンパレータ、 １
８・・・アップ・ダウンカウンタ、 １９．２０・・
・コンパレータ、２］、２２・・・カウンタ。 代理人 弁理士 福 士 愛 彦（他２名）第１図 第３図 第５図
Claims (1)
- 【特許請求の範囲】 １、テープ記録データを再生、時分割処理方式によりデ
ィジタル処理を行なう複数のトラックを有するディジタ
ル磁気記録再生装置において、再生信号のサンプリング
データの前後の位相情報の比較を行なう比較手段と、 サンプリングデータより算出した位相差の大きさの比較
を行なう比較手段と、 上記各比較手段の比較出力にもとずいてクロック抽出の
判定を行なう判定手段と、 該判定手段の判定信号の結果により、位相情報を変えて
再生信号よりデータクロックを抽出する位相同期ループ
回路手段を制御する手段とを備えてなることを特徴とす
るディジタル磁気記録再生装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60064574A JPS61222072A (ja) | 1985-03-26 | 1985-03-26 | デイジタル磁気記録再生装置 |
| DE8686103950T DE3671560D1 (de) | 1985-03-26 | 1986-03-22 | Anordnung zur aufzeichnung und wiedergabe digitaler signale. |
| EP86103950A EP0196034B1 (en) | 1985-03-26 | 1986-03-22 | Apparatus for recording and reproducing digital signal |
| CA000505001A CA1241110A (en) | 1985-03-26 | 1986-03-25 | Apparatus for recording and reproducing digital signal |
| US06/843,722 US4700241A (en) | 1985-03-26 | 1986-03-25 | Apparatus for recording and reproducing digital signals |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60064574A JPS61222072A (ja) | 1985-03-26 | 1985-03-26 | デイジタル磁気記録再生装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61222072A true JPS61222072A (ja) | 1986-10-02 |
Family
ID=13262135
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60064574A Pending JPS61222072A (ja) | 1985-03-26 | 1985-03-26 | デイジタル磁気記録再生装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4700241A (ja) |
| EP (1) | EP0196034B1 (ja) |
| JP (1) | JPS61222072A (ja) |
| CA (1) | CA1241110A (ja) |
| DE (1) | DE3671560D1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4910517A (en) * | 1987-07-22 | 1990-03-20 | Sharp Kabushiki Kaisha | Digital data detector |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0619912B2 (ja) * | 1985-06-18 | 1994-03-16 | シャープ株式会社 | デジタル磁気記録再生装置 |
| JP2540805B2 (ja) * | 1986-04-12 | 1996-10-09 | ソニー株式会社 | ディジタル信号の伝送装置 |
| JP2642421B2 (ja) * | 1988-06-28 | 1997-08-20 | 富士通株式会社 | デジタル位相差検出回路及び位相差検出方法 |
| US5400188A (en) * | 1993-12-06 | 1995-03-21 | Ford Motor Company | Blank detector for cassette tape player |
| EP0695089B1 (en) * | 1994-07-19 | 2001-10-10 | Canon Kabushiki Kaisha | Digital signal processing apparatus |
| US6205103B1 (en) * | 1998-06-30 | 2001-03-20 | Plasmon Lms, Inc. | Enhanced adaptive and selective ISI cancellation for a read channel in storage technologies |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2139404C3 (de) * | 1971-08-06 | 1980-12-04 | Licentia Patent-Verwaltungs-Gmbh, 6000 Frankfurt | Verfahren zur Synchronisierung |
| US3946323A (en) * | 1974-07-25 | 1976-03-23 | General Dynamics Corporation | Digital circuit for generating output pulses synchronized in time to zero crossings of incoming waveforms |
| GB2026796B (en) * | 1978-07-14 | 1982-09-29 | Fujitsu Ltd | Clock synchronization circuit |
| EP0062541A1 (en) * | 1981-04-07 | 1982-10-13 | Honeywell Information Systems Inc. | Phase-locked oscillators |
| JPS5992410A (ja) * | 1982-11-17 | 1984-05-28 | Sony Corp | デ−タ検出装置 |
| JPS59124014A (ja) * | 1982-12-28 | 1984-07-18 | Toshiba Corp | 位相比較器 |
| US4626933A (en) * | 1983-08-18 | 1986-12-02 | Amcodyne Incorporated | Method and apparatus for qualifying data |
-
1985
- 1985-03-26 JP JP60064574A patent/JPS61222072A/ja active Pending
-
1986
- 1986-03-22 EP EP86103950A patent/EP0196034B1/en not_active Expired
- 1986-03-22 DE DE8686103950T patent/DE3671560D1/de not_active Expired - Lifetime
- 1986-03-25 US US06/843,722 patent/US4700241A/en not_active Expired - Lifetime
- 1986-03-25 CA CA000505001A patent/CA1241110A/en not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4910517A (en) * | 1987-07-22 | 1990-03-20 | Sharp Kabushiki Kaisha | Digital data detector |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3671560D1 (de) | 1990-06-28 |
| EP0196034A3 (en) | 1987-08-19 |
| EP0196034A2 (en) | 1986-10-01 |
| EP0196034B1 (en) | 1990-05-23 |
| CA1241110A (en) | 1988-08-23 |
| US4700241A (en) | 1987-10-13 |
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