JPH0629785A - 波形等化器 - Google Patents
波形等化器Info
- Publication number
- JPH0629785A JPH0629785A JP4184859A JP18485992A JPH0629785A JP H0629785 A JPH0629785 A JP H0629785A JP 4184859 A JP4184859 A JP 4184859A JP 18485992 A JP18485992 A JP 18485992A JP H0629785 A JPH0629785 A JP H0629785A
- Authority
- JP
- Japan
- Prior art keywords
- equalization
- equalization unit
- stage
- signal
- waveform
- Prior art date
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- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
- Filters That Use Time-Delay Elements (AREA)
Abstract
(57)【要約】
【目的】 データ伝送系に於ける受信信号又はデータ記
録系に於ける再生信号の波形を等化する波形等化器に関
し、等化制御構成を簡単化し、且つクロック信号の抽出
を容易にする。 【構成】 １ビット周期の遅延時間をＤとした時、パー
シャルレスポンス方式の（１＋Ｄ）n の等化を行う波形
等化器に於いて、複数の遅延素子３と複数の係数乗算器
４と加算器５とからなる前段等化部１と、１個の遅延素
子６と１個の加算器７とからなる演算回路８を縦属接続
した後段等化部２とにより構成し、前段等化部１を（１
＋Ｄ）の等化特性とした時、ｎ−１個の演算回路８によ
り後段等化部２を構成する。
録系に於ける再生信号の波形を等化する波形等化器に関
し、等化制御構成を簡単化し、且つクロック信号の抽出
を容易にする。 【構成】 １ビット周期の遅延時間をＤとした時、パー
シャルレスポンス方式の（１＋Ｄ）n の等化を行う波形
等化器に於いて、複数の遅延素子３と複数の係数乗算器
４と加算器５とからなる前段等化部１と、１個の遅延素
子６と１個の加算器７とからなる演算回路８を縦属接続
した後段等化部２とにより構成し、前段等化部１を（１
＋Ｄ）の等化特性とした時、ｎ−１個の演算回路８によ
り後段等化部２を構成する。
Description
【０００１】
【産業上の利用分野】本発明は、データ伝送系又はデー
タ記録系に於ける受信信号又は再生信号の波形を等化す
る波形等化器に関する。データ伝送系に於ける有線又は
無線の伝送路を介して受信した信号は、伝送路の損失や
周波数特性等により波形歪が大きいものとなるから、等
化した後に識別検出する必要がある。同様に、データ記
録系に於いても、再生信号は符号間干渉を受けることに
より、信号波形が大きく歪むものであるから、等化した
後に識別検出する必要がある。その為に、パーシャルレ
スポンス方式の波形等化器が採用されている。このよう
な波形等化器の特性を改善することが要望されている。
タ記録系に於ける受信信号又は再生信号の波形を等化す
る波形等化器に関する。データ伝送系に於ける有線又は
無線の伝送路を介して受信した信号は、伝送路の損失や
周波数特性等により波形歪が大きいものとなるから、等
化した後に識別検出する必要がある。同様に、データ記
録系に於いても、再生信号は符号間干渉を受けることに
より、信号波形が大きく歪むものであるから、等化した
後に識別検出する必要がある。その為に、パーシャルレ
スポンス方式の波形等化器が採用されている。このよう
な波形等化器の特性を改善することが要望されている。
【０００２】
【従来の技術】従来例のパーシャルレスポンス方式の
（１＋Ｄ）n の波形等化器は、例えば、図４に示すよう
に、複数の１サンプル時間の遅延時間を有する遅延素子
５１と、複数の係数乗算器５２と、加算器５３とからな
り、アナログ入力信号がサンプリングされてディジタル
信号に変換され、縦属接続された遅延素子５１に加えら
れる。入力信号と各遅延素子５１の出力信号とがそれぞ
れ係数乗算器５２に加えられ、それぞれ係数Ｋ1 ’〜Ｋ
m ’が乗算されて加算器５３に入力される。各係数乗算
器５２の出力信号が加算器５３により加算されることに
より、波形等化された信号が出力される。
（１＋Ｄ）n の波形等化器は、例えば、図４に示すよう
に、複数の１サンプル時間の遅延時間を有する遅延素子
５１と、複数の係数乗算器５２と、加算器５３とからな
り、アナログ入力信号がサンプリングされてディジタル
信号に変換され、縦属接続された遅延素子５１に加えら
れる。入力信号と各遅延素子５１の出力信号とがそれぞ
れ係数乗算器５２に加えられ、それぞれ係数Ｋ1 ’〜Ｋ
m ’が乗算されて加算器５３に入力される。各係数乗算
器５２の出力信号が加算器５３により加算されることに
より、波形等化された信号が出力される。
【０００３】係数乗算器５２に於ける係数Ｋ1 ’〜
Ｋm ’は、入力信号と（１＋Ｄ）n の等化波形とに基づ
いて選定される。又ｎ＝１とすると、（１＋Ｄ）となる
から、等化出力信号のレベルは３値となり、ｎ＝２とす
ると、（１＋２Ｄ＋Ｄ2 ）となり、等化出力信号は５値
となる。即ち、ｎを大きくするに従って、等化出力信号
のレベルは多値となり、高域ノイズ成分による影響を少
なくして、入力信号を等化することができる。
Ｋm ’は、入力信号と（１＋Ｄ）n の等化波形とに基づ
いて選定される。又ｎ＝１とすると、（１＋Ｄ）となる
から、等化出力信号のレベルは３値となり、ｎ＝２とす
ると、（１＋２Ｄ＋Ｄ2 ）となり、等化出力信号は５値
となる。即ち、ｎを大きくするに従って、等化出力信号
のレベルは多値となり、高域ノイズ成分による影響を少
なくして、入力信号を等化することができる。
【０００４】波形等化器の等化出力信号は、例えば、ビ
タビ復号器に入力されて、データの識別検出が行われる
もので、ビタビ復号器は、例えば、等化出力信号と、仮
定データ列に対応した仮定値との差の二乗演算を行った
二乗誤差信号をＡＣＳ回路に入力する。このＡＣＳ回路
は、加算器（Ａ）と比較器（Ｃ）と選択器（Ｓ）とから
構成され、このＡＣＳ回路の加算器（Ａ）により前回の
パスメトリック値と二乗誤差信号とを加算し、二種類の
加算出力信号を比較器（Ｃ）により比較し、小さい値の
方を選択するように選択器（Ｓ）を制御し、選択器
（Ｓ）から今回のパスメトリック値を出力し、その時の
選択情報をパスメモリに保持し、パスメモリの最終段か
ら最尤パスに対応する値を、最尤復号出力信号として出
力する。
タビ復号器に入力されて、データの識別検出が行われる
もので、ビタビ復号器は、例えば、等化出力信号と、仮
定データ列に対応した仮定値との差の二乗演算を行った
二乗誤差信号をＡＣＳ回路に入力する。このＡＣＳ回路
は、加算器（Ａ）と比較器（Ｃ）と選択器（Ｓ）とから
構成され、このＡＣＳ回路の加算器（Ａ）により前回の
パスメトリック値と二乗誤差信号とを加算し、二種類の
加算出力信号を比較器（Ｃ）により比較し、小さい値の
方を選択するように選択器（Ｓ）を制御し、選択器
（Ｓ）から今回のパスメトリック値を出力し、その時の
選択情報をパスメモリに保持し、パスメモリの最終段か
ら最尤パスに対応する値を、最尤復号出力信号として出
力する。
【０００５】
【発明が解決しようとする問題点】前述の（１＋Ｄ）n
の波形等化器に於いては、その等化出力信号を基にクロ
ック信号の抽出や自動等化制御等を行うものであるが、
ｎを大きくする程、信号の高域成分が抑圧されるから、
クロック信号抽出が容易でなくなり、クロック信号再生
の為の回路構成が複雑化する欠点がある。又係数乗算器
５２を適応的に制御する場合のループの追従性が劣化す
る欠点があった。本発明は、等化制御構成を簡単化し、
且つクロック信号の抽出も簡単となるようにすることを
目的とする。
の波形等化器に於いては、その等化出力信号を基にクロ
ック信号の抽出や自動等化制御等を行うものであるが、
ｎを大きくする程、信号の高域成分が抑圧されるから、
クロック信号抽出が容易でなくなり、クロック信号再生
の為の回路構成が複雑化する欠点がある。又係数乗算器
５２を適応的に制御する場合のループの追従性が劣化す
る欠点があった。本発明は、等化制御構成を簡単化し、
且つクロック信号の抽出も簡単となるようにすることを
目的とする。
【０００６】
【課題を解決するための手段】本発明の波形等化器は、
図１を参照して説明すると、１ビット周期の遅延時間を
Ｄとして、パーシャルレスポンスの（１＋Ｄ）n の等化
を行う波形等化器に於いて、前段等化部１と後段等化部
２とを縦属接続し、後段等化部２を、１個の遅延素子６
と１個の加算器７とからなる（１＋Ｄ）の演算を行う演
算回路８の縦属接続により構成した。なお、前段等化部
１は、遅延素子３と係数乗算器４と加算器５とからなる
ものである。
図１を参照して説明すると、１ビット周期の遅延時間を
Ｄとして、パーシャルレスポンスの（１＋Ｄ）n の等化
を行う波形等化器に於いて、前段等化部１と後段等化部
２とを縦属接続し、後段等化部２を、１個の遅延素子６
と１個の加算器７とからなる（１＋Ｄ）の演算を行う演
算回路８の縦属接続により構成した。なお、前段等化部
１は、遅延素子３と係数乗算器４と加算器５とからなる
ものである。
【０００７】又前段等化部１を（１＋Ｄ）の等化特性と
し、後段等化部２を、それぞれ遅延素子６と加算器７と
からなるｎ−１個の演算回路８の縦属接続により構成
し、全体で（１＋Ｄ）n の等化特性を得るものである。
し、後段等化部２を、それぞれ遅延素子６と加算器７と
からなるｎ−１個の演算回路８の縦属接続により構成
し、全体で（１＋Ｄ）n の等化特性を得るものである。
【０００８】又前段等化部１をインパルス応答波形に等
化する構成とし、後段等化部２を、ｎ個の演算回路８の
縦属接続により構成し、全体で（１＋Ｄ）n の等化特性
を得るものである。
化する構成とし、後段等化部２を、ｎ個の演算回路８の
縦属接続により構成し、全体で（１＋Ｄ）n の等化特性
を得るものである。
【０００９】又前段等化部１の（１＋Ｄ）の等化出力信
号又はインパルス応答波形の等化出力信号を基にクロッ
ク信号を再生する構成とするものである。
号又はインパルス応答波形の等化出力信号を基にクロッ
ク信号を再生する構成とするものである。
【００１０】又後段等化部２を構成する遅延素子６と加
算器７とからなる演算回路８の接続段数を切替える構成
とするものである。
算器７とからなる演算回路８の接続段数を切替える構成
とするものである。
【００１１】
【作用】波形等化器を、前段等化部１と後段等化部２と
に分けて構成し、前段等化部１は、図示のように、遅延
素子３と係数乗算器４と加算器５とにより構成し、係数
乗算器４の係数Ｋ1 〜Ｋm の選定により、（１＋Ｄ）の
等化又はインパルス応答波形の等化を行うことができる
ものであり、係数乗算器４の係数Ｋ1 〜Ｋm の選択が容
易となるから、適応的に制御することができる。又後段
等化部２は、遅延素子６と加算器７とからなる演算回路
８を縦属接続して構成したもので、乗算器を含まないか
ら、回路規模は僅かな増加で済むことになる。
に分けて構成し、前段等化部１は、図示のように、遅延
素子３と係数乗算器４と加算器５とにより構成し、係数
乗算器４の係数Ｋ1 〜Ｋm の選定により、（１＋Ｄ）の
等化又はインパルス応答波形の等化を行うことができる
ものであり、係数乗算器４の係数Ｋ1 〜Ｋm の選択が容
易となるから、適応的に制御することができる。又後段
等化部２は、遅延素子６と加算器７とからなる演算回路
８を縦属接続して構成したもので、乗算器を含まないか
ら、回路規模は僅かな増加で済むことになる。
【００１２】又前段等化部１を（１＋Ｄ）の等化特性と
した場合は、後段等化部２を（１＋Ｄ）n-1 の等化特性
が得られるように、演算回路８をｎ−１個縦属接続する
ことにより、前段等化部１と後段等化部２とにより（１
＋Ｄ）n の等化特性が得られる。
した場合は、後段等化部２を（１＋Ｄ）n-1 の等化特性
が得られるように、演算回路８をｎ−１個縦属接続する
ことにより、前段等化部１と後段等化部２とにより（１
＋Ｄ）n の等化特性が得られる。
【００１３】又前段等化部１をインパルス応答波形の等
化特性とした場合は、（１＋Ｄ）nのｎを０にした場合
に相当するから、後段等化部２により（１＋Ｄ）n の等
化特性が得られるように、遅延素子６と加算器７とから
なる演算回路８をｎ個縦属接続するものである。
化特性とした場合は、（１＋Ｄ）nのｎを０にした場合
に相当するから、後段等化部２により（１＋Ｄ）n の等
化特性が得られるように、遅延素子６と加算器７とから
なる演算回路８をｎ個縦属接続するものである。
【００１４】又前段等化部１の（１＋Ｄ）又はインパル
ス応答波形の等化出力信号は、信号の高域成分を多く含
むものであるから、クロック信号の抽出が容易となる。
特にインパルス応答波形の等化出力信号は、（１＋Ｄ）
の等化出力信号よりも、クロック信号成分を多く含むも
のであるから、クロック信号の抽出が容易となる。
ス応答波形の等化出力信号は、信号の高域成分を多く含
むものであるから、クロック信号の抽出が容易となる。
特にインパルス応答波形の等化出力信号は、（１＋Ｄ）
の等化出力信号よりも、クロック信号成分を多く含むも
のであるから、クロック信号の抽出が容易となる。
【００１５】又後段等化部２にビタビ復号器を接続した
場合、符号間干渉が大きい時に、等化特性の次数ｎを大
きくし、反対に符号間干渉が小さい時に、等化特性の次
数ｎを小さくすることにより、入力信号のＳ／Ｎが小さ
い場合でも、復号誤り率が劣化しないものであるから、
等化特性の次数ｎは、後段等化部２の演算回路８の接続
段数を切替えることにより、容易に対処できることにな
る。
場合、符号間干渉が大きい時に、等化特性の次数ｎを大
きくし、反対に符号間干渉が小さい時に、等化特性の次
数ｎを小さくすることにより、入力信号のＳ／Ｎが小さ
い場合でも、復号誤り率が劣化しないものであるから、
等化特性の次数ｎは、後段等化部２の演算回路８の接続
段数を切替えることにより、容易に対処できることにな
る。
【００１６】
【実施例】図２は本発明の一実施例の説明図であり、１
１は前段等化部、１２は後段等化部、１３は１ビット周
期の遅延時間Ｄの遅延素子、１４は加算器、１５は演算
回路、１６はＡＤ変換器（Ａ／Ｄ）、１７は電圧制御発
振器（ＶＣＯ）、１８はループフィルタ（ＬＰＦ）、１
９はＤＡ変換器（Ｄ／Ａ）、２０はループフィルタ（Ｌ
ＰＦ）、２１は３値判定器、２２，２３は演算回路であ
る。
１は前段等化部、１２は後段等化部、１３は１ビット周
期の遅延時間Ｄの遅延素子、１４は加算器、１５は演算
回路、１６はＡＤ変換器（Ａ／Ｄ）、１７は電圧制御発
振器（ＶＣＯ）、１８はループフィルタ（ＬＰＦ）、１
９はＤＡ変換器（Ｄ／Ａ）、２０はループフィルタ（Ｌ
ＰＦ）、２１は３値判定器、２２，２３は演算回路であ
る。
【００１７】この実施例は、前段等化部１１を（１＋
Ｄ）の等化特性とし、後段等化部１２を（１＋Ｄ）n-1
の等化特性とするもので、この後段等化部１２は遅延素
子１３と加算器１４とからなる演算回路１５をｎ−１個
縦属接続して構成されている。この演算回路１５は、遅
延素子１３により１Ｄの遅延を受けた信号と、遅延を受
けない信号とを加算器１４により加算するものであるか
ら、（１＋Ｄ）の演算を行う構成となる。又前段等化部
１１は、図１に示す前段等化部１と同様に、複数の遅延
素子３と複数の係数乗算器４と加算器５とから構成さ
れ、係数乗算器４の係数Ｋ1 〜Ｋm を選定することによ
り、（１＋Ｄ）の等化特性を得ることができる。
Ｄ）の等化特性とし、後段等化部１２を（１＋Ｄ）n-1
の等化特性とするもので、この後段等化部１２は遅延素
子１３と加算器１４とからなる演算回路１５をｎ−１個
縦属接続して構成されている。この演算回路１５は、遅
延素子１３により１Ｄの遅延を受けた信号と、遅延を受
けない信号とを加算器１４により加算するものであるか
ら、（１＋Ｄ）の演算を行う構成となる。又前段等化部
１１は、図１に示す前段等化部１と同様に、複数の遅延
素子３と複数の係数乗算器４と加算器５とから構成さ
れ、係数乗算器４の係数Ｋ1 〜Ｋm を選定することによ
り、（１＋Ｄ）の等化特性を得ることができる。
【００１８】データ伝送系の伝送路を介して伝送された
受信信号、又はデータ記録系の記録媒体からヘッドによ
り読出した再生信号を入力信号として、ＡＤ変換器１６
に加えるもので、ＡＤ変換器１６に於いては、電圧制御
発振器１７の出力信号を再生クロック信号として、入力
信号のサンプリングを行い、そのサンプル値をディジタ
ル信号に変換して、前段等化部１１に入力することにな
る。
受信信号、又はデータ記録系の記録媒体からヘッドによ
り読出した再生信号を入力信号として、ＡＤ変換器１６
に加えるもので、ＡＤ変換器１６に於いては、電圧制御
発振器１７の出力信号を再生クロック信号として、入力
信号のサンプリングを行い、そのサンプル値をディジタ
ル信号に変換して、前段等化部１１に入力することにな
る。
【００１９】前段等化部１１により（１＋Ｄ）の等化が
行われた等化出力信号Ｙは、後段等化部１２と、３値判
定器２１と、演算回路２２，２３とに入力される。等化
出力信号Ｙは３値信号となるから、３値判定器２１によ
りレベル判定されて、判定出力信号Ｘは演算回路２２，
２３に入力される。演算回路２２は、（−Ｙt-1 Ｘt＋
Ｙt Ｘt-1 ）の演算を行う構成を有し、或る時刻ｔより
１ビット周期前の時刻ｔ−１に於ける等化出力信号Ｙ
t-1 と、時刻ｔに於ける判定出力信号Ｘt との積と、時
刻ｔに於ける等化出力信号Ｙt と、その時刻ｔより１ビ
ット周期前の時刻ｔ−１に於ける判定出力信号Ｘt-1 と
の積との差分を出力するもので、その演算出力信号をＤ
Ａ変換器１９によりアナログ信号に変換し、ループフィ
ルタ１８を介して電圧制御発振器１７の制御電圧とする
ものである。それにより、電圧制御発振器１７の出力信
号の位相、即ち、クロック信号の位相を制御するループ
が構成される。
行われた等化出力信号Ｙは、後段等化部１２と、３値判
定器２１と、演算回路２２，２３とに入力される。等化
出力信号Ｙは３値信号となるから、３値判定器２１によ
りレベル判定されて、判定出力信号Ｘは演算回路２２，
２３に入力される。演算回路２２は、（−Ｙt-1 Ｘt＋
Ｙt Ｘt-1 ）の演算を行う構成を有し、或る時刻ｔより
１ビット周期前の時刻ｔ−１に於ける等化出力信号Ｙ
t-1 と、時刻ｔに於ける判定出力信号Ｘt との積と、時
刻ｔに於ける等化出力信号Ｙt と、その時刻ｔより１ビ
ット周期前の時刻ｔ−１に於ける判定出力信号Ｘt-1 と
の積との差分を出力するもので、その演算出力信号をＤ
Ａ変換器１９によりアナログ信号に変換し、ループフィ
ルタ１８を介して電圧制御発振器１７の制御電圧とする
ものである。それにより、電圧制御発振器１７の出力信
号の位相、即ち、クロック信号の位相を制御するループ
が構成される。
【００２０】又演算回路２３は、（Ｙt-1 Ｘt ＋Ｙt+1
Ｘt ）の演算を行う構成を有し、或る時刻ｔより１ビッ
ト周期前の時刻ｔ−１に於ける等化出力信号Ｙt-1 と、
時刻ｔに於ける判定出力信号Ｘt との積と、或る時刻ｔ
より１ビット周期後の時刻ｔ＋１に於ける等化出力信号
Ｙt+1 と、時刻ｔに於ける判定出力信号Ｘt との積との
和を出力するもので、その演算出力信号をループフィル
タ２０を介して、前段等化器１１の係数乗算器の係数を
制御する制御信号Ｋとするものである。それにより、
（１＋Ｄ）の等化特性を適応的に制御する自動等化特性
を得ることができる。
Ｘt ）の演算を行う構成を有し、或る時刻ｔより１ビッ
ト周期前の時刻ｔ−１に於ける等化出力信号Ｙt-1 と、
時刻ｔに於ける判定出力信号Ｘt との積と、或る時刻ｔ
より１ビット周期後の時刻ｔ＋１に於ける等化出力信号
Ｙt+1 と、時刻ｔに於ける判定出力信号Ｘt との積との
和を出力するもので、その演算出力信号をループフィル
タ２０を介して、前段等化器１１の係数乗算器の係数を
制御する制御信号Ｋとするものである。それにより、
（１＋Ｄ）の等化特性を適応的に制御する自動等化特性
を得ることができる。
【００２１】又後段等化部１２は、（１＋Ｄ）n-1 の等
化特性を得る為に、１ビット周期の遅延時間Ｄの遅延素
子１３と、２入力の加算器１４とからなる演算回路１５
をｎ−１個縦属接続して構成したもので、遅延素子１３
と加算器１４との構成は比較的簡単であり、前段等化部
１１のように、係数乗算器を含まないから、演算回路１
５の縦属接続数をｎ−１個としても、回路規模の増大は
比較的少なくて済む利点がある。
化特性を得る為に、１ビット周期の遅延時間Ｄの遅延素
子１３と、２入力の加算器１４とからなる演算回路１５
をｎ−１個縦属接続して構成したもので、遅延素子１３
と加算器１４との構成は比較的簡単であり、前段等化部
１１のように、係数乗算器を含まないから、演算回路１
５の縦属接続数をｎ−１個としても、回路規模の増大は
比較的少なくて済む利点がある。
【００２２】図３は本発明の他の実施例の説明図であ
り、３１は前段等化部、３２は後段等化部、３３は１ビ
ット周期の遅延時間Ｄの遅延素子、３４は加算器、３５
は演算回路、３６はＡＤ変換器（Ａ／Ｄ）、３７は電圧
制御発振器（ＶＣＯ）、３８はループフィルタ（ＬＰ
Ｆ）、３９はＤＡ変換器（Ｄ／Ａ）、４０はループフィ
ルタ（ＬＰＦ）、４１は３値判定器、４２は演算回路で
ある。
り、３１は前段等化部、３２は後段等化部、３３は１ビ
ット周期の遅延時間Ｄの遅延素子、３４は加算器、３５
は演算回路、３６はＡＤ変換器（Ａ／Ｄ）、３７は電圧
制御発振器（ＶＣＯ）、３８はループフィルタ（ＬＰ
Ｆ）、３９はＤＡ変換器（Ｄ／Ａ）、４０はループフィ
ルタ（ＬＰＦ）、４１は３値判定器、４２は演算回路で
ある。
【００２３】前段等化部３１は、図１に示す前段等化部
１と同様に、遅延素子３と係数乗算器４と加算器５から
なり、その係数乗算器４の係数Ｋ1 〜Ｋm を選定するこ
とにより、インパルス応答波形が得られる等化特性とす
るものである。又後段等化部３２は、１ビット周期の遅
延時間Ｄを有する遅延素子３３と加算器３４とからなる
（１＋Ｄ）の演算を行う演算回路３５をｎ個縦属接続し
て（１＋Ｄ）n の等化特性を得るものである。
１と同様に、遅延素子３と係数乗算器４と加算器５から
なり、その係数乗算器４の係数Ｋ1 〜Ｋm を選定するこ
とにより、インパルス応答波形が得られる等化特性とす
るものである。又後段等化部３２は、１ビット周期の遅
延時間Ｄを有する遅延素子３３と加算器３４とからなる
（１＋Ｄ）の演算を行う演算回路３５をｎ個縦属接続し
て（１＋Ｄ）n の等化特性を得るものである。
【００２４】又前段等化部３１の等化出力信号Ｙと、そ
の等化出力信号Ｙを３値判定器４１により判定した判定
出力信号Ｘとを演算回路４２に入力する。この演算回路
４２を、（Ｙt-1 Ｘt ＋Ｙt+1 Ｘt ）の演算を行う構成
とし、演算出力信号をループフィルタ４０を介して、前
段等化部３１の係数乗算器の係数を制御する制御信号Ｋ
とし、又ＤＡ変換器３９によりアナログ信号に変換し、
ループフィルタ３８を介して電圧制御発振器３７の制御
電圧とし、ＡＤ変換器３６に加えるクロック信号の位相
を制御する。
の等化出力信号Ｙを３値判定器４１により判定した判定
出力信号Ｘとを演算回路４２に入力する。この演算回路
４２を、（Ｙt-1 Ｘt ＋Ｙt+1 Ｘt ）の演算を行う構成
とし、演算出力信号をループフィルタ４０を介して、前
段等化部３１の係数乗算器の係数を制御する制御信号Ｋ
とし、又ＤＡ変換器３９によりアナログ信号に変換し、
ループフィルタ３８を介して電圧制御発振器３７の制御
電圧とし、ＡＤ変換器３６に加えるクロック信号の位相
を制御する。
【００２５】図２に示す実施例に比較して、演算回路４
２の演算出力信号を、係数制御用とクロック信号再生用
とに兼用していることになり、その為に、演算回路４２
の演算出力信号が正の場合は、前段等化部３１に加える
制御信号Ｋを増加し、電圧制御発振器３７に加える制御
電圧をクロック周波数を減少する方向に制御し、又演算
出力信号が負の場合は、反対に、前段等化部３１に加え
る制御信号Ｋを減少し、電圧制御発振器３７に加える制
御電圧をクロック周波数を増加する方向に制御するもの
である。このような制御は、例えば、ＤＡ変換器３９の
変換特性の設定等により容易に実現することができる。
２の演算出力信号を、係数制御用とクロック信号再生用
とに兼用していることになり、その為に、演算回路４２
の演算出力信号が正の場合は、前段等化部３１に加える
制御信号Ｋを増加し、電圧制御発振器３７に加える制御
電圧をクロック周波数を減少する方向に制御し、又演算
出力信号が負の場合は、反対に、前段等化部３１に加え
る制御信号Ｋを減少し、電圧制御発振器３７に加える制
御電圧をクロック周波数を増加する方向に制御するもの
である。このような制御は、例えば、ＤＡ変換器３９の
変換特性の設定等により容易に実現することができる。
【００２６】図３に示す実施例に於いても、図２に示す
実施例と同様に、２個の演算回路を設けて、前段等化部
３１の制御と、クロック信号位相の制御とを別個のルー
プで行う構成とすることもできる。又インパルス応答波
形に等化するものであるから、波形整形等によりディジ
タル信号化して、ディジタルＰＬＬ回路によりクロック
信号を再生することもできる。又等化出力信号のピーク
検出によりクロック信号のタイミングを得ることができ
る。又はタンク回路を用いてクロック信号を再生するこ
とも可能となる。
実施例と同様に、２個の演算回路を設けて、前段等化部
３１の制御と、クロック信号位相の制御とを別個のルー
プで行う構成とすることもできる。又インパルス応答波
形に等化するものであるから、波形整形等によりディジ
タル信号化して、ディジタルＰＬＬ回路によりクロック
信号を再生することもできる。又等化出力信号のピーク
検出によりクロック信号のタイミングを得ることができ
る。又はタンク回路を用いてクロック信号を再生するこ
とも可能となる。
【００２７】前述の各実施例に於いて、後段等化部１
２，３２は、演算回路１５，３５を縦属接続して構成し
たものであり、この後段等化部１２，３２の等化出力信
号をビタビ復号器（図示せず）に入力して、最尤復号機
能によりデータの識別検出を行う場合、波形等化器への
入力信号の符号間干渉の大きさに従って、波形等化器の
等化特性を切替えることが好適である。
２，３２は、演算回路１５，３５を縦属接続して構成し
たものであり、この後段等化部１２，３２の等化出力信
号をビタビ復号器（図示せず）に入力して、最尤復号機
能によりデータの識別検出を行う場合、波形等化器への
入力信号の符号間干渉の大きさに従って、波形等化器の
等化特性を切替えることが好適である。
【００２８】例えば、符号間干渉が大きい場合に、波形
等化器の（１＋Ｄ）n のｎを大きくし、符号間干渉が小
さい場合には、ｎを小さくすることにより、所定の誤り
率が得られる入力信号のＳ／Ｎを低くすることができ
る。即ち、同一のＳ／Ｎの入力信号に対して、符号間干
渉の大小に対応して、ｎを切替えることにより、誤り率
の小さい等化検出が可能となる。その場合に、後段等化
部１２，３２は、演算回路１５，３５を縦属接続して構
成してあるから、接続段数を切替えることにより、簡単
にｎの値を切替えることができる。
等化器の（１＋Ｄ）n のｎを大きくし、符号間干渉が小
さい場合には、ｎを小さくすることにより、所定の誤り
率が得られる入力信号のＳ／Ｎを低くすることができ
る。即ち、同一のＳ／Ｎの入力信号に対して、符号間干
渉の大小に対応して、ｎを切替えることにより、誤り率
の小さい等化検出が可能となる。その場合に、後段等化
部１２，３２は、演算回路１５，３５を縦属接続して構
成してあるから、接続段数を切替えることにより、簡単
にｎの値を切替えることができる。
【００２９】又データ記録系の記録媒体を磁気ディスク
とした場合、磁気ディスクの内周より外周の記録密度が
低いから、内周から読出した信号の符号間干渉が大きい
ことになる。又ヘッドが内周側か外周側の何れに位置す
るかを、ヘッドの位置決めを行うトラック番号等により
容易に判別できるから、ヘッドの位置識別に従って後段
等化部１２，３２の演算回路１５，３５の接続段数を切
替えることにより、等化検出の誤り率の劣化を防止する
ことができる。又データ記録系或いはデータ伝送系に於
いて、等化検出誤り率を識別することにより、等化検出
誤り率が小さくなるように、後段等化部１２，３２の演
算回路１５，３５の接続段数を切替えることもできる。
とした場合、磁気ディスクの内周より外周の記録密度が
低いから、内周から読出した信号の符号間干渉が大きい
ことになる。又ヘッドが内周側か外周側の何れに位置す
るかを、ヘッドの位置決めを行うトラック番号等により
容易に判別できるから、ヘッドの位置識別に従って後段
等化部１２，３２の演算回路１５，３５の接続段数を切
替えることにより、等化検出の誤り率の劣化を防止する
ことができる。又データ記録系或いはデータ伝送系に於
いて、等化検出誤り率を識別することにより、等化検出
誤り率が小さくなるように、後段等化部１２，３２の演
算回路１５，３５の接続段数を切替えることもできる。
【００３０】
【発明の効果】以上説明したように、本発明は、パーシ
ャルレスポンス方式の（１＋Ｄ）n の等化を行う波形等
化器に於いて、前段等化部１と後段等化部２とに分け、
後段等化部２を、１個の遅延素子６と１個の加算器７と
からなる（１＋Ｄ）の演算回路８を縦属接続して構成し
たものであり、前段等化部１を（１＋Ｄ）又はインパル
ス応答波形の等化特性とすることにより、この前段等化
部１の等化出力信号を用いて、容易にクロック信号を再
生することができる。又前段等化部１を構成する係数乗
算器の係数は比較的簡単となるから、自動等化器として
制御することが容易となる。
ャルレスポンス方式の（１＋Ｄ）n の等化を行う波形等
化器に於いて、前段等化部１と後段等化部２とに分け、
後段等化部２を、１個の遅延素子６と１個の加算器７と
からなる（１＋Ｄ）の演算回路８を縦属接続して構成し
たものであり、前段等化部１を（１＋Ｄ）又はインパル
ス応答波形の等化特性とすることにより、この前段等化
部１の等化出力信号を用いて、容易にクロック信号を再
生することができる。又前段等化部１を構成する係数乗
算器の係数は比較的簡単となるから、自動等化器として
制御することが容易となる。
【００３１】又後段等化部２は、遅延素子６と加算器７
とからなる演算回路８により構成され、乗算器を含まな
いから、回路規模の増加は僅かで済むことになり、又等
化特性のｎを切替えることが容易となるから、ビタビ復
号器と組合せた場合に、等化検出の最適化構成を実現す
ることができる利点がある。
とからなる演算回路８により構成され、乗算器を含まな
いから、回路規模の増加は僅かで済むことになり、又等
化特性のｎを切替えることが容易となるから、ビタビ復
号器と組合せた場合に、等化検出の最適化構成を実現す
ることができる利点がある。
【図面の簡単な説明】
【図１】本発明の原理説明図である。
【図２】本発明の一実施例の説明図である。
【図３】本発明の他の実施例の説明図である。
【図４】従来例の波形等化器の説明図である。
１ 前段等化部 ２ 後段等化部 ３ 遅延素子 ４ 係数乗算器 ５ 加算器 ６ 遅延素子 ７ 加算器 ８ 演算回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 下田 金保 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内
Claims (5)
- 【請求項１】 １ビット周期の遅延時間をＤとして、パ
ーシャルレスポンス方式の（１＋Ｄ）n の等化を行う波
形等化器に於いて、 前段等化部（１）と後段等化部（２）とを縦属接続して
構成し、且つ前記後段等化部（２）を、１個の遅延素子
（６）と１個の加算器（７）とからなる（１＋Ｄ）の演
算を行う演算回路（８）を縦属接続して構成したことを
特徴とする波形等化器。 - 【請求項２】 前記前段等化部（１）を（１＋Ｄ）の等
化特性とし、前記後段等化部（２）を、ｎ−１個の前記
演算回路（８）の縦属接続により構成したことを特徴と
する請求項１記載の波形等化器。 - 【請求項３】 前記前段等化部（１）をインパルス応答
波形に等化する構成とし、且つ前記後段等化部（２）
を、ｎ個の前記演算回路（８）の縦属接続により構成し
たことを特徴とする請求項１記載の波形等化器。 - 【請求項４】 前記前段等化部（１）の出力信号を基に
クロック信号を再生する構成としたことを特徴とする請
求項１記載の波形等化器。 - 【請求項５】 前記後段等化部（２）を構成する複数の
前記演算回路（８）の接続段数を切替える構成としたこ
とを特徴とする請求項１記載の波形等化器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18485992A JP3316594B2 (ja) | 1992-07-13 | 1992-07-13 | 波形等化器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18485992A JP3316594B2 (ja) | 1992-07-13 | 1992-07-13 | 波形等化器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0629785A true JPH0629785A (ja) | 1994-02-04 |
| JP3316594B2 JP3316594B2 (ja) | 2002-08-19 |
Family
ID=16160558
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18485992A Expired - Fee Related JP3316594B2 (ja) | 1992-07-13 | 1992-07-13 | 波形等化器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3316594B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5920533A (en) * | 1995-05-26 | 1999-07-06 | Nec Corporation | Clock signal extraction system for high density recording apparatus |
| US6501610B1 (en) | 1995-02-06 | 2002-12-31 | Fujitsu Limited | Detecting circuit for read signal from magnetic recording system using partial response |
| WO2005002051A1 (ja) * | 2003-06-27 | 2005-01-06 | Neuro Solution Corp. | デジタルフィルタ |
-
1992
- 1992-07-13 JP JP18485992A patent/JP3316594B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6501610B1 (en) | 1995-02-06 | 2002-12-31 | Fujitsu Limited | Detecting circuit for read signal from magnetic recording system using partial response |
| US5920533A (en) * | 1995-05-26 | 1999-07-06 | Nec Corporation | Clock signal extraction system for high density recording apparatus |
| WO2005002051A1 (ja) * | 2003-06-27 | 2005-01-06 | Neuro Solution Corp. | デジタルフィルタ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3316594B2 (ja) | 2002-08-19 |
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