JP2014078798A - Ｐｗｍ制御装置 - Google Patents

Abstract

【課題】同時に通電する負荷の組合せを変えながら複数の負荷を駆動する場合や、ＰＷＭ信号のデューティ比が各負荷（ＳＷ素子）で異なる場合であっても、より確実に電源変動を抑制することのできるＰＷＭ制御装置を提供する。
【解決手段】同時に通電する負荷の組合せ（通電パターンＡ〜Ｅ）を変えながら、各負荷Ｌａ〜Ｌｄにそれぞれ接続されたＳＷ素子Ｑａ〜Ｑｄを、共通する周期Ｔ０を持ったそれぞれのＰＷＭ信号Ｓａ〜ＳｄでＯＮ／ＯＦＦし、ＰＷＭ信号Ｓａ〜Ｓｄのデューティ比で負荷Ｌａ〜Ｌｄに供給する電流を制御するＰＷＭ制御装置であって、前記組合せ毎に、該組合せを構成するＰＷＭ信号の周期Ｔ０内における立ち上りまたは立ち下りの位相が設定されてなるＰＷＭ制御装置１０とする。
【選択図】図６

Description

本発明は、複数の負荷にそれぞれ接続されたスイッチング素子（以下、ＳＷ素子と略記）を共通する周期のＰＷＭ信号でＯＮ／ＯＦＦする、ＰＷＭ制御装置に関する。

複数の負荷にそれぞれ接続されたＳＷ素子を共通する周期のＰＷＭ信号でＯＮ／ＯＦＦするＰＷＭ制御装置が、例えば、特開平９−３３１６９６号公報（特許文献１）と特開２００４−２７４９７５号公報（特許文献２）に開示されている。

図１１は、特許文献１，２と同様の従来のＰＷＭ制御装置による制御例を説明する図で、ＰＷＭ信号Ｓａ〜Ｓｄのタイミングチャートである。

図１１に示す４つのＰＷＭ信号Ｓａ〜Ｓｄは、電源とグランドの間に並列接続された４本のソレノイド（負荷）をそれぞれ駆動するＳＷ素子の制御信号で、共通する周期Ｔ０を有しており、該周期Ｔ０でそれぞれのＳＷ素子をＯＮ／ＯＦＦしている。一方、各負荷に供給する電流は、それぞれの負荷で異なっており、図中に括弧付きで示したＰＷＭ信号Ｓａ〜Ｓｄのデューティ比（パルス幅）Ｄａ〜Ｄｄで制御する。

図１１に示す４つのＰＷＭ信号Ｓａ〜Ｓｄは、一番上のＰＷＭ信号Ｓａを基準にして、残りのＰＷＭ信号Ｓｂ〜Ｓｄの周期Ｔ０内における立ち上りの位相が、順に、決められた一定の位相差Ｕ０だけ遅れた設定となっている。これによれば、４つのＰＷＭ信号Ｓａ〜Ｓｄのうち、いずれかの立ち上りの位相が重なる場合に較べて、ＰＷＭ信号Ｓａ〜Ｓｄの急激な立ち上りに伴って発生する電磁ノイズを抑制することが可能である。また、図１１の位相差Ｕ０を９０°に設定すれば、例えばデューティ比Ｄａ〜Ｄｄが０．５で等しい場合、ＰＷＭ信号Ｓａ〜Ｓｄのそれぞれのパルスを、周期Ｔ０内で均一に分散させることができる。従って、これによれば、ＰＷＭ信号Ｓａ〜Ｓｄによる各ＳＷ素子のＯＮ／ＯＦＦに伴った、電源電圧の変動を抑制することができる。

特開平９−３３１６９６号公報 特開２００４−２７４９７５号公報

電源とグランドの間に並列接続された複数の負荷に対して、各負荷にそれぞれ接続されたＳＷ素子を共通する周期のＰＷＭ信号でＯＮ／ＯＦＦする場合、複数の負荷の全てを同時に通電させて駆動する用途だけでなく、同時に通電する負荷の組合せを変えながら、該複数の負荷を駆動する用途が多数ある。従って、図１１に示した従来のＰＷＭ制御装置で、例えば上の２つのＰＷＭ信号Ｓａ，ＳｂでＳＷ素子をＯＮ／ＯＦＦする場合、それらのパルスは、周期Ｔ０内で片寄って存在することになる。また、４つのＰＷＭ信号Ｓａ〜Ｓｄのデューティ比Ｄａ〜Ｄｄは、必ずしも等しくない。従ってこの場合には、図１１に示したＰＷＭ信号Ｓａ〜Ｓｄのように一定の位相差Ｕ０だけ遅れた設定としても、必ずしもＰＷＭ信号Ｓａ〜Ｓｄのそれぞれのパルスが周期Ｔ０内で均一に分散するわけではない。例えば、ＰＷＭ信号Ｓａ〜Ｓｃのデューティ比Ｄａ〜Ｄｃが１に近く、ＰＷＭ信号Ｓｄのデューティ比Ｄｄが０．１に近い場合である。従って、上記した同時に通電する負荷の組合せを変えながら複数の負荷を駆動する場合や、ＰＷＭ信号のデューティ比が各負荷（ＳＷ素子）で異なる場合には、電源変動を抑える上で、図１１に示した従来のＰＷＭ制御装置による制御が最適であるとは言えない。

そこで本発明は、同時に通電する負荷の組合せを変えながら複数の負荷を駆動する場合や、ＰＷＭ信号のデューティ比が各負荷（ＳＷ素子）で異なる場合であっても、より確実に電源変動を抑制することのできるＰＷＭ制御装置を提供することを目的としている。

本発明に係るＰＷＭ制御装置は、Ｎ個（Ｎ≧２）の負荷が、電源とグランドの間に並列接続され、同時に通電する負荷の組合せを変えながら、各負荷にそれぞれ接続されたＳＷ素子を、共通する周期を持ったそれぞれのＰＷＭ信号でＯＮ／ＯＦＦし、ＰＷＭ信号のデューティ比（パルス幅）で、負荷に供給する電流を制御するＰＷＭ制御装置で、前記組合せ毎に、該組合せを構成するＰＷＭ信号の前記周期内における立ち上りまたは立ち下りの位相が設定されている。

電源とグランドの間に並列接続された複数の負荷に対して、各負荷にそれぞれ接続されたＳＷ素子を共通する周期のＰＷＭ信号でＯＮ／ＯＦＦする場合、複数の負荷の全てを同時に通電させて駆動する用途だけでなく、同時に通電する負荷の組合せを変えながら、該複数の負荷を駆動する用途が多数ある。

上記した本発明に係るＰＷＭ制御装置は、後者の用途にも最適に適用できるように構成されたものであり、同時に通電する負荷の組合せ毎に、該組合せを構成するＰＷＭ信号の周期内における立ち上りまたは立ち下りの位相が設定されている点に特徴がある。すなわち、従来のＰＷＭ制御装置のようにＮ個（Ｎ≧２）の複数の負荷を駆動する各ＰＷＭ信号に対して一定の位相差を一律に設定するのではなく、同時に通電するｎ個（２≦ｎ≦Ｎ）の負荷の組合せ（従って、該負荷を駆動するＰＷＭ信号の組合せ）毎に、ＰＷＭ信号の立ち上りまたは立ち下りの位相を予め細かく設定する構成としている。これによって、従来のＰＷＭ制御装置では行われていなかった、電源変動を抑制するための後述する種々の設定が可能となる。

上記ＰＷＭ制御装置において、同時に通電する負荷の組合せ毎に位相を設定する効果は、特に、電源とグランドの間に並列接続される負荷の数Ｎが３以上で、並列接続される負荷の数Ｎが多くなるほど有効である。

上記ＰＷＭ制御装置は、前記組合せにおいて、前記周期内の任意の時刻で同時にＯＮするＳＷ素子の数が最小となるように、前記ＰＷＭ信号の位相が設定されてなることが好ましい。

これによれば、同時に通電する負荷の各組合せにおいて、同時にＯＮ状態となるＳＷ素子の重なり数が最小となるため、電源の最大電流負荷能力を抑制できると共に、電源電圧および負荷電流の最大変動幅も小さくすることができる。

また、例えば、フェールセーフのためＮ個の負荷への通電を一括してＯＮ／ＯＦＦするように、共通スイッチング素子（以下、共通ＳＷ素子と略記）が、Ｎ個の負荷とグランド間または電源間に挿入されている場合がある。この場合には、該共通ＳＷ素子への電力集中および該共通ＳＷ素子での損失や発熱を抑えることができ、該共通ＳＷ素子の小型化や信頼性の向上を図ることができる。

同時に通電する負荷の各組合せにおいて、上記した周期内の任意の時刻で同時にＯＮするＳＷ素子の数を最小とする位相設定は、言わば、組合せを構成するＰＷＭ信号の各時刻における瞬間的な規定である。電源電圧や負荷電流の変動幅を抑制するためには、上記した各時刻における瞬間的な規定に加えて、組合せを構成するＰＷＭ信号の各パルスが周期内で均一に分散して、周期内においても電源電圧や負荷電流の変動幅が平均化されていることが好ましい。

例えばデューティ比が０．２の４つのＰＷＭ信号で上記組合せが構成される場合は、デューティ比の合計が０．８（＜１）であり、いずれのＰＷＭ信号のパルスも重ならないように周期内に分散配置できる。従って、一つのＰＷＭ信号がＯＦＦした後、０．０５×周期の間隔を開けて次のＰＷＭ信号がＯＮすれば、４つのＰＷＭ信号のＯＮパルスを周期内に均一に分散させることができる。位相間隔で表せば、０．０５×３６０°＝１８°である。

逆に、例えばデューティ比が０．３の４つのＰＷＭ信号で上記組合せが構成される場合は、デューティ比Ｄａ〜Ｄｄの合計が１．２（＞１）であり、ＰＷＭ信号の各パルスを周期内に配置したとき、必ず重なりが生じる。この場合には、一つのＰＷＭ信号がＯＦＦする前に、０．０５×周期だけ重なるように次のＰＷＭ信号を先行してＯＮすれば、４つのＰＷＭ信号の重なりを周期内に均一に分散させることができる。

そこで、上記した各時刻における瞬間的な規定に加えて、組合せを構成するＰＷＭ信号の各パルスを周期内でできるだけ均一に分散し、周期内において電源電圧や負荷電流の変動幅が平均化するためには、組合せを構成するＰＷＭ信号を、次のように定式化しておくことが好ましい。

すなわち、前記組合せを構成する負荷をｎ個（２≦ｎ≦Ｎ）とした時、該組合せを構成するＰＷＭ信号のいずれか１つを基準のＰＷＭ信号Ｓ１として選択し、前記ＰＷＭ信号Ｓ１のデューティ比をＤ_１とし、残りのＰＷＭ信号Ｓｊ（ｊ＝２，・・・，ｎ）のデューティ比をＤ_ｊとして、前記ＰＷＭ信号Ｓ１の立ち上りの位相Ｕ_１を０°とした時、前記ＰＷＭ信号Ｓｊの立ち上りの位相Ｕ_ｊが、
（数１） Ｕ_ｊ＝ｓ〈ΣＤ_ｋ−１＋（ｊ−１）×α０〉×３６０°、（但し、ｓ〈ｘ〉は、ｘの小数部。Σは、ｋが２〜ｊまでの和。α０は、互いに隣接するＰＷＭ信号のＯＮパルスの間隔または重なり期間の周期に対する比率で、−１＜α０＜１で、一定の値。）
に設定されてなる構成を採用する。

上記数式１による位相の定式化は、任意デューティ比Ｄ_ｉのｎ個のＰＷＭ信号Ｓｉ（ｉ＝１，・・・，ｎ）で組合せが構成されているとき、α０＞０の場合には、一つのＰＷＭ信号がＯＦＦした後で、一定のα０の期間を開けて次のＰＷＭ信号がＯＮするように、立ち上りの位相を設定するものである。また、α０＜０の場合には、一つのＰＷＭ信号がＯＦＦする前に、一定のα０の重なり期間を設けて次のＰＷＭ信号がＯＮするように、立ち上りの位相を設定するものである。言い換えれば、上記数式１による位相の定式化は、任意デューティ比を持つｎ個のＰＷＭ信号の組合せについて、ｎ個のＰＷＭ信号のＯＮパルスを、一定のα０の期間を開けてまたは一定のα０の期間を重ねて、順に周期内に配置する設定である。

また、α０が０に設定される場合には、一つのＰＷＭ信号がＯＦＦすると同時に次のＰＷＭ信号がＯＮする設定で、任意デューティ比のｎ個のＰＷＭ信号が、間隔を置かずに、重なりなく周期内で順にＯＮしていく設定である。

この設定は、各ＰＷＭ信号のパルスの重なりが最小限に抑えられる設定であり、周期内の任意の時刻で、同時にＯＮするＳＷ素子の数を最小とする位相設定となっている。尚、一般的には、この設定において、任意デューティ比を持つ各ＰＷＭ信号の立ち上りの位相が一致することはほとんどない。しかしながら、特定のＰＷＭ信号で立ち上りの位相がたまたま一致する場合には、α０を０とわずかに異なる値に設定することで、ＰＷＭ信号の立ち上りが重なることに起因した大きな電磁ノイズの発生を防止することができる。

また、例えば、前記組合せを構成するＰＷＭ信号のデューティ比Ｄ_１〜Ｄ_ｎが、一定の値Ｄ０である場合において、ｎ×Ｄ０≦１の時には、数式１による位相の定式化で、前記α０が、
（数２） α０＝（１−ｎ×Ｄ０）／ｎ
に設定されてなり、ｎ×Ｄ０＞１の時には、数式１による位相の定式化で、前記α０が、
（数３） α０＝−（ｎ×Ｄ０−１）／ｎ
に設定されてなることが好ましい。

組合せを構成するｎ個のＰＷＭ信号のデューティ比Ｄ_１〜Ｄ_ｎが全て等しく、一定の値Ｄ０である場合において、ｎ×Ｄ０≦１の時には、ｎ個のＰＷＭ信号のＯＮパルスを重ならないように周期内に配置することができる。数式２は、一周期内における全てのＰＷＭ信号のＯＦＦ期間を合計した比率をｎ等分した値である。前述したように、α０＞０の場合には、各ＰＷＭ信号のＯＮパルスをα０の比率の期間を開けて順に周期内に配置する設定であり、各ＰＷＭ信号のデューティ比は一定の値Ｄ０であるため、数式２の設定によれば、各ＰＷＭ信号のＯＦＦ期間を周期内で均一に分散配置することができる。

逆に、ｎ×Ｄ０＞１の時には、ｎ個のＰＷＭ信号のＯＮパルスを周期内に配置したとき、必ず重なりが生じる。数式３は、一周期内に収まらない全てのＰＷＭ信号のＯＮ期間の重なりを合計した比率をｎ等分した値である。前述したように、α０＜０の場合には、各ＰＷＭ信号のＯＮパルスをα０の比率の期間を重ねて順に周期内に配置する設定であり、各ＰＷＭ信号のデューティ比は一定の値Ｄ０であるため、数式３の設定によれば、各ＰＷＭ信号のＯＮ期間の重なりを周期内で均一に分散配置することができる。

以上のようにして、ｎ個のＰＷＭ信号のデューティ比が一定の値Ｄ０である場合には、数式１と数式２または数式１と数式３により、組合せを構成するＰＷＭ信号の各パルスを周期内で均一に分散し、周期内において電源電圧や負荷電流の変動幅を平均化することが可能である。

上記ＰＷＭ制御装置においては、同時に通電する負荷の組合せ毎にＰＷＭ信号の位相が設定されるが、該組合せを構成するＰＷＭ信号の立ち上りまたは立ち下りの位相は、前記周期内で、互いに異なる値に設定されることが好ましい。これによれば、ＰＷＭ信号の立ち上りまたは立ち下りが重なって、大きな電磁ノイズが発生しないようにすることができる。

また、上記したＰＷＭ制御装置では、前記組合せを変更する場合において、変更の前後で通電を継続する負荷が有る場合には、該負荷のＰＷＭ信号を基準にして、変更後の組合せにおける残りのＰＷＭ信号の立ち上りまたは立ち下りの位相を設定することが好ましい。

通電パターンを変化させる場合において、上記のように通電を継続するＰＷＭ信号がある場合には、該ＰＷＭ信号を基準にすることで、他のＰＷＭ信号の位相設定を１周期内で完了することができる。

以上のようにして、上記したＰＷＭ制御装置は、同時に通電する負荷の組合せを変えながら複数の負荷を駆動する場合や、ＰＷＭ信号のデューティ比が各負荷（ＳＷ素子）で異なる場合であっても、より確実に電源変動を抑制することのできるＰＷＭ制御装置とすることができる。

本発明に係るＰＷＭ制御装置の回路構成の一例を示した図で、車載用のＰＷＭ制御装置１０の要部を示した図である。 図１に示したＰＷＭ制御装置１０による、４個の負荷Ｌａ〜Ｌｄに対する通電パターン（同時に通電する負荷の組合せ）の一例と、各通電パターンＡ〜Ｅを構成するＰＷＭ信号の位相差の設定例を示した図である。 （ａ），（ｂ）は、図２に示した通電パターンＡ，Ｂと位相差について、各負荷Ｌａ〜Ｌｄにそれぞれ接続されたＳＷ素子を駆動するＰＷＭ信号Ｓａ〜Ｓｄのタイミングチャートを示した図である。 （ａ），（ｂ）は、図２に示した通電パターンＣ，Ｄと位相差について、各負荷Ｌａ〜Ｌｄにそれぞれ接続されたＳＷ素子を駆動するＰＷＭ信号Ｓａ〜Ｓｄのタイミングチャートを示した図である。 図２に示した通電パターンＥと位相差について、各負荷Ｌａ〜Ｌｄにそれぞれ接続されたＳＷ素子を駆動するＰＷＭ信号Ｓａ〜Ｓｄのタイミングチャートを示した図である。 図３〜５に示した各通電パターンＡ〜Ｅを順に切り替えた場合の例について、ＰＷＭ信号Ｓａ〜Ｓｄのタイミングチャートを示した図である。 ４つの負荷Ｌａ〜Ｌｄを同時に通電する場合において、（ａ）は、周期Ｔ０内で同時にＯＮするＳＷ素子の数が最大となる位相設定であり、（ｂ）は、周期Ｔ０内で同時にＯＮするＳＷ素子の数が最小となる位相設定である。 ＰＷＭ信号Ｓａ〜Ｓｄの各パルスを周期Ｔ０内で均一に分散する位相設定条件を説明する図で、（ａ）は、ＰＷＭ信号Ｓａ〜Ｓｄのデューティ比が一定の０．２であり、（ｂ）は、ＰＷＭ信号Ｓａ〜Ｓｄのデューティ比が０．３である。 ＰＷＭ信号Ｓａ〜Ｓｄのデューティ比がそれぞれ異なっており、数式１のα０が０に設定される場合の位相設定例を示した図で、（ａ）は、デューティ比の合計が１以下となる場合の例で、（ｂ）は、デューティ比の合計が１より大きい場合の例である。 同時に通電する負荷の組合せを変更する場合において、数式１〜３により新たな組合せを構成する各ＰＷＭ信号の位相を設定する際のフローチャートの一例である。 従来のＰＷＭ制御装置による制御例を説明する図で、ＰＷＭ信号Ｓａ〜Ｓｄのタイミングチャートである。

本発明に係るＰＷＭ制御装置は、Ｎ個（Ｎ≧２）の負荷が、電源とグランドの間に並列接続され、同時に通電する負荷の組合せを変えながら、各負荷にそれぞれ接続されたＳＷ素子を、共通する周期を持ったそれぞれのＰＷＭ信号でＯＮ／ＯＦＦし、ＰＷＭ信号のデューティ比（パルス幅）で、負荷に供給する電流を制御するＰＷＭ制御装置に関する。

以下、本発明を実施するための形態を、図に基づいて説明する。

図１は、本発明に係るＰＷＭ制御装置の回路構成の一例を示した図で、車載用のＰＷＭ制御装置１０の要部を示した図である。図２は、図１に示したＰＷＭ制御装置１０による、４個の負荷Ｌａ〜Ｌｄに対する通電パターン（同時に通電する負荷の組合せ）の一例と、各通電パターンＡ〜Ｅを構成するＰＷＭ信号の位相差の設定例を示した図である。図３〜図５は、図２に示した通電パターンＡ〜Ｅと位相差について、各負荷Ｌａ〜Ｌｄにそれぞれ接続されたＳＷ素子を駆動するＰＷＭ信号Ｓａ〜Ｓｄのタイミングチャートを示した図である。また、図６は、図３〜５に示した各通電パターンＡ〜Ｅを順に切り替えた場合の例について、ＰＷＭ信号Ｓａ〜Ｓｄのタイミングチャートを示した図である。

図１では、４個の負荷Ｌａ〜Ｌｄが、電源（＋Ｂ、車載バッテリ）とグランドの間に並列接続されている。一点鎖線で囲ったＰＷＭ制御装置１０は、同時に通電する負荷Ｌａ〜Ｌｄの組合せを変えながら、各負荷Ｌａ〜Ｌｄにそれぞれ接続されたＳＷ素子Ｑａ〜Ｑｄを、共通する周期Ｔ０を持ったそれぞれのＰＷＭ信号Ｓａ〜ＳｄでＯＮ／ＯＦＦする。また、各負荷Ｌａ〜Ｌｄに供給する電流は、それぞれ、ＰＷＭ信号Ｓａ〜Ｓｄのデューティ比Ｄａ〜Ｄｄで制御する。

各ＰＷＭ信号Ｓａ〜Ｓｄは、マイクロコンピュータ（以下、マイコンと略記）１から出力され、ゲート駆動回路２を介して、各ＳＷ素子Ｑａ〜Ｑｄのゲートに入力される。各負荷Ｌａ〜Ｌｄに流れる電流は、電流検出用のシャント抵抗３と差動アンプ４を介して、マイコン１にフィードバックされる。また、各ＳＷ素子Ｑａ〜Ｑｄの下流側には、ＰＷＭ信号Ｓａ〜ＳｄのＯＦＦ時において負荷Ｌａ〜Ｌｄに流れていた電流を還流するダイオード５が、各負荷Ｌａ〜Ｌｄと並列に接続されている。

負荷Ｌａ〜Ｌｄは、例えば、オートマチックトランスミッション（ＡＴ）制御用油圧ソレノイド、可変バルブタイミング装置（ＶＣＴ）の制御用油圧ソレノイドなどであり、これらの負荷Ｌａ〜Ｌｄに通電する目標電流は互いに異なる。このため、マイコン１が、負荷Ｌａ〜Ｌｄ毎に独立してＰＷＭ信号Ｓａ〜Ｓｄのデューティ比Ｄａ〜Ｄｄを設定し、これらの設定条件に合わせてＳＷ素子Ｑａ〜Ｑｄ（負荷Ｌａ〜Ｌｄ）を駆動制御する。

また、図１のＰＷＭ制御装置１０では、フェールセーフのため、４個の負荷Ｌａ〜Ｌｄへの通電を一括してＯＮ／ＯＦＦするように、共通ＳＷ素子ＱＸが、４個の負荷Ｌａ〜Ｌｄとグランド間に挿入されている。

図１に示したＰＷＭ制御装置１０のように、電源とグランドの間に並列接続された複数の負荷に対して、各負荷にそれぞれ接続されたＳＷ素子を共通する周期のＰＷＭ信号でＯＮ／ＯＦＦする場合、複数の負荷の全てを同時に通電させて駆動する用途だけでなく、同時に通電する負荷の組合せを変えながら、該複数の負荷を駆動する用途が多数ある。

本発明に係る図１のＰＷＭ制御装置１０は、後者の用途にも最適に適用できるように構成されたものであり、図２〜図６でその制御を例示するように、同時に通電する負荷Ｌａ〜Ｌｄの組合せを変えながらＳＷ素子Ｑａ〜ＱｄをＯＮ／ＯＦＦする場合において、同時に通電する組合せ毎に、ＰＷＭ信号Ｓａ〜Ｓｄの位相を設定して制御する点に特徴がある。

一方、図１１の制御例で説明した従来のＰＷＭ制御装置も、図１に例示したＰＷＭ制御装置１０と同様の回路構成からなる。しかしながら、先に課題欄で説明したように、従来のＰＷＭ制御装置では、図１１に示したように、上記した２種類の用途とは無関係に、４個の負荷Ｌａ〜Ｌｄをそれぞれ駆動するＰＷＭ信号Ｓａ〜Ｓｄの周期Ｔ０内における立ち上りの位相が、決められた一定の位相差Ｕ０を持つように、一律に設定されていた。このように、従来のＰＷＭ制御装置では位相差Ｕ０によって各ＰＷＭ信号Ｓａ〜Ｓｄの立ち上りまたは立ち下りの位相が重ならないように設定されているため、ＰＷＭ信号Ｓａ〜Ｓｄの立ち上りまたは立ち下りが重なりに起因する大きな電磁ノイズが発生しないようになっている。しかしながら、上記のように位相差Ｕ０が設定された従来のＰＷＭ制御装置では、前述した後者の用途に適用する場合、次のような問題点がある。

図１と同様の回路構成を持ち、４つの負荷Ｌａ〜Ｌｄを駆動できる従来のＰＷＭ制御装置において、例えば２つの負荷Ｌａ，Ｌｂだけを駆動する場合には、該２つの負荷Ｌａ，Ｌｂを駆動するＳＷ素子Ｑａ，Ｑｂの図１１に示したＰＷＭ信号Ｓａ，Ｓｂのパルスが、周期Ｔ０内で片寄って存在する。また、図１１に示した４つの負荷Ｌａ〜Ｌｄをそれぞれ駆動するＰＷＭ信号Ｓａ〜Ｓｄのデューティ比Ｄａ〜Ｄｄは、上述したように、必ずしも等しくない。従ってこの場合には、４つのＰＷＭ信号Ｓａ〜Ｓｄが一定の位相差Ｕ０を持つ設定としても、必ずしもＰＷＭ信号Ｓａ〜Ｓｄのそれぞれのパルスが周期Ｔ０内で均一に分散するわけではない。例えば、３つのＰＷＭ信号Ｓａ〜Ｓｃのデューティ比Ｄａ〜Ｄｃが１に近く、残る１つのＰＷＭ信号Ｓｄのデューティ比Ｄｄが０．１に近い場合である。従って、上記した同時に通電する負荷の組合せを変えながら複数の負荷を駆動する場合や、ＰＷＭ信号のデューティ比が各負荷（ＳＷ素子）で異なる場合には、一定の位相差を一律に設定する従来のＰＷＭ制御装置は、電源変動を抑える上で最適とは言えない。

以下、上記問題点を解決する本発明のＰＷＭ制御装置による制御を、図２〜図６に示した制御例で、具体的に説明する。尚、図２〜図６の制御例では、理解し易いように簡単化して、各ＰＷＭ信号Ｓａ〜Ｓｄのデューティ比Ｄａ〜Ｄｄを、一定の０．５としている。

図２では、４個の負荷Ｌａ〜Ｌｄに対する通電パターン（同時に通電する負荷の組合せ）の例として、通電パターンＡ〜Ｅが示されている。通電パターンＡは、２つの負荷Ｌａ，Ｌｂを同時に通電する組合せである。通電パターンＢは、２つの負荷Ｌｂ，Ｌｃを同時に通電する組合せである。通電パターンＣは、３つの負荷Ｌａ，Ｌｃ，Ｌｄを同時に通電する組合せである。通電パターンＤは、３つの負荷Ｌｂ，Ｌｃ，Ｌｄを同時に通電する組合せである。通電パターンＥは、４つの負荷Ｌａ〜Ｌｄを同時に通電する組合せである。

図１のＰＷＭ制御装置１０では、図６で例示したように、通電パターンＡ〜Ｅを切り替えて、同時に通電する負荷Ｌａ〜Ｌｄの組合せを変えながら、ＳＷ素子Ｑａ〜ＱｄをＯＮ／ＯＦＦする。

また、本発明に係るＰＷＭ制御装置では、同時に通電する組合せ毎に、ＰＷＭ信号の立ち上りまたは立ち下りの位相を設定する。図１のＰＷＭ制御装置１０では、図２〜図５に例示したように、通電パターン（同時に通電する負荷の組合せ）Ａ〜Ｅ毎に、ＰＷＭ信号Ｓａ〜Ｓｄの立ち上りの位相を設定している。図２〜図５の制御例において、図３（ａ）に示す２つの負荷Ｌａ，Ｌｂを同時に通電する通電パターンＡでは、ＰＷＭ信号Ｓａ，Ｓｂの立ち上りの位相差を１８０°としている。図３（ｂ）に示す２つの負荷Ｌｂ，Ｌｃを同時に通電する通電パターンＢでは、ＰＷＭ信号Ｓｂ，Ｓｃの立ち上りの位相差を１８０°としている。図４（ａ）に示す３つの負荷Ｌａ，Ｌｃ，Ｌｄを同時に通電する通電パターンＣでは、ＰＷＭ信号Ｓａ，Ｓｃ，Ｓｄの立ち上りの位相差を１２０°としている。図４（ｂ）に示す３つの負荷Ｌｂ，Ｌｃ，Ｌｄを同時に通電する通電パターンＤでは、ＰＷＭ信号Ｓｂ，Ｓｃ，Ｓｄの立ち上りの位相差を１２０°としている。図５に示す４つの負荷Ｌａ〜Ｌｄを同時に通電する通電パターンＥでは、ＰＷＭ信号Ｓａ〜Ｓｄの立ち上りの位相差を９０°としている。

上記したように、本発明に係るＰＷＭ制御装置は、同時に通電する負荷の組合せ毎に、該組合せを構成するＰＷＭ信号の周期内における立ち上りまたは立ち下りの位相が設定されている点に特徴がある。すなわち、従来のＰＷＭ制御装置のようにＮ個（Ｎ≧２）の複数の負荷を駆動する各ＰＷＭ信号に対して一定の位相差を一律に設定するのではなく、同時に通電するｎ個（２≦ｎ≦Ｎ）の負荷の組合せ（従って、該負荷を駆動するＳＷ素子のＰＷＭ信号の組合せ）毎に、ＰＷＭ信号の立ち上りまたは立ち下りの位相を予め細かく設定する構成としている。これによって、従来のＰＷＭ制御装置では行われていなかった、電源変動を抑制するための後述する種々の設定が可能となる。

本発明に係るＰＷＭ制御装置において、同時に通電する負荷の組合せ毎に位相を設定する効果は、特に、電源とグランドの間に並列接続される負荷の数Ｎが３以上で、並列接続される負荷の数Ｎが多くなるほど有効である。

本発明に係るＰＷＭ制御装置においては、上記したように同時に通電する負荷の組合せ毎にＰＷＭ信号の位相が設定されるが、該組合せを構成するＰＷＭ信号の立ち上りまたは立ち下りの位相は、周期内で、互いに異なる値に設定されることが好ましい。これによれば、図１１の制御例でも説明したように、ＰＷＭ信号の立ち上りまたは立ち下りが重なって、大きな電磁ノイズが発生しないようにすることができる。図２〜図６に例示した制御では、この設定条件が満たされている。すなわち、図３〜図５に例示した通電パターンＡ〜Ｅのいずれにおいても、ＰＷＭ信号Ｓａ〜Ｓｄの立ち上りの位相は、周期Ｔ０内で、互いに異なる値に設定されている。

また、本発明に係るＰＷＭ制御装置は、同時に通電する負荷の前記した各組合せにおいて、周期内の任意の時刻で同時にＯＮするＳＷ素子の数が最小となるように、ＰＷＭ信号の位相が設定されていることが好ましい。

図７は、図１の４つの負荷Ｌａ〜Ｌｄを同時に通電する場合において、上記した周期内の任意の時刻で同時にＯＮするＳＷ素子の数を最小とする位相設定条件を説明する図である。図７（ａ）は、周期Ｔ０内で同時にＯＮするＳＷ素子の数が最大となる位相設定であり、図７（ｂ）は、周期Ｔ０内で同時にＯＮするＳＷ素子の数が最小となる位相設定である。尚、図７の制御例では、理解し易いように簡単化して、各ＰＷＭ信号Ｓａ〜Ｓｄのデューティ比Ｄａ〜Ｄｄを、一定の０．２５としている。

図７（ａ）に示す位相設定は、ＰＷＭ信号Ｓａ〜Ｓｄを全て同時に立ち上げる位相設定で、この場合には、周期Ｔ０内で同時にＯＮするＳＷ素子の数が４となる期間がある。一方、図７（ｂ）に示す位相設定は、ＰＷＭ信号Ｓａ〜Ｓｄを位相差９０°で順に立ち上げる位相設定で、この場合には、周期Ｔ０内で同時にＯＮするＳＷ素子の数が１となる期間がある。尚、（ａ）と（ｂ）の中間の位相設定で、ＰＷＭ信号Ｓａ〜Ｓｄを位相差４５°で順に立ち上げる位相設定では、周期Ｔ０内で同時にＯＮするＳＷ素子の数が２となる期間がある。従って、上記した周期内の任意の時刻で同時にＯＮするＳＷ素子の数が最小となるＰＷＭ信号の位相設定条件は、（ｂ）の位相設定で実現されており、この場合には、周期Ｔ０内の任意の時刻で同時にＯＮするＳＷ素子の数１が最小となっている。

上記した位相設定条件によれば、同時に通電する負荷の各組合せにおいて、同時にＯＮ状態となるＳＷ素子の重なり数が最小となるため、図１に示す電源（＋Ｂ）の最大電流負荷能力を抑制できると共に、電源電圧および負荷電流の最大変動幅も小さくすることができる。

また、例えば、図１のＰＷＭ制御装置１０で例示したように、フェールセーフのためＮ個の負荷への通電を一括してＯＮ／ＯＦＦするように、共通ＳＷ素子が、Ｎ個の負荷とグランド間または電源間に挿入されている場合がある。図１のＰＷＭ制御装置１０では、４個の負荷Ｌａ〜Ｌｄへの通電を一括してＯＮ／ＯＦＦする共通ＳＷ素子ＱＸが、負荷Ｌａ〜Ｌｄとグランド間に挿入されている。この場合には、上記した位相設定条件により、該共通ＳＷ素子への電力集中および該共通ＳＷ素子での損失や発熱を抑えることができ、該共通ＳＷ素子の小型化や信頼性の向上を図ることができる。

同時に通電する負荷の各組合せにおいて、上記した組合せを構成するＰＷＭ信号の立ち上りまたは立ち下りを周期内で互いに異なる値にする位相設定や、周期内の任意の時刻で同時にＯＮするＳＷ素子の数を最小とする位相設定は、言わば、組合せを構成するＰＷＭ信号の各時刻における瞬間的な規定である。電源電圧や負荷電流の変動幅を抑制するためには、上記した各時刻における瞬間的な規定に加えて、組合せを構成するＰＷＭ信号の各パルスが周期内で均一に分散して、周期内においても電源電圧や負荷電流の変動幅が平均化されていることが好ましい。

図８は、図１の４つの負荷Ｌａ〜Ｌｄを同時に通電する場合において、上記したＰＷＭ信号Ｓａ〜Ｓｄの各パルスを周期Ｔ０内で均一に分散する位相設定条件を説明する図である。図８（ａ）は、各ＰＷＭ信号Ｓａ〜Ｓｄのデューティ比Ｄａ〜Ｄｄが一定の０．２で、ＰＷＭ信号Ｓａ〜Ｓｄの各パルスを周期Ｔ０内で互いに重ならないように配置できる場合である。図８（ｂ）は、各ＰＷＭ信号Ｓａ〜Ｓｄのデューティ比Ｄａ〜Ｄｄが一定の０．３で、ＰＷＭ信号Ｓａ〜Ｓｄの各パルスを周期Ｔ０内に配置したとき、必ず重なりが生じる場合である。

図８（ａ）に示すように、デューティ比Ｄａ〜Ｄｄが０．２の４つのＰＷＭ信号Ｓａ〜Ｓｄで組合せが構成される場合は、デューティ比Ｄａ〜Ｄｄの合計が０．８（＜１）であり、いずれのＰＷＭ信号Ｓａ〜Ｓｄのパルスも重ならないように周期Ｔ０（１）内に分散配置できる。従って、一つのＰＷＭ信号がＯＦＦした後、０．０５×周期の間隔を開けて次のＰＷＭ信号がＯＮすれば、４つのＰＷＭ信号のＯＮパルスを周期内に均一に分散させることができる。位相間隔で表せば、０．０５×３６０°＝１８°である。

逆に、デューティ比Ｄａ〜Ｄｄが０．３の４つのＰＷＭ信号Ｓａ〜Ｓｄで組合せが構成される場合は、デューティ比Ｄａ〜Ｄｄの合計が１．２（＞１）であり、ＰＷＭ信号Ｓａ〜Ｓｄの各パルスを周期Ｔ０内に配置したとき、必ず重なりが生じる。この場合には、図８（ｂ）に示すように、一つのＰＷＭ信号がＯＦＦする前に、０．０５×周期だけ重なるように次のＰＷＭ信号を先行してＯＮすれば、４つのＰＷＭ信号の重なりを周期Ｔ０内に均一に分散させることができる。位相間隔で表せば、−０．０５×３６０°＝−１８°である。

上記した各時刻における瞬間的な規定に加えて、組合せを構成するＰＷＭ信号の各パルスを周期内でできるだけ均一に分散し、周期内において電源電圧や負荷電流の変動幅が平均化するためには、組合せを構成するＰＷＭ信号を、次のように定式化しておくことが好ましい。

すなわち、電源とグランドの間に並列接続される負荷がＮ個（Ｎ≧２）で、期間毎に同時に通電する負荷の組合せを変えながら、負荷に電流を供給する場合において、ある期間の同時に通電する組合せを構成する負荷をｎ個（２≦ｎ≦Ｎ）とした時、該組合せを構成するＰＷＭ信号のいずれか１つを基準のＰＷＭ信号Ｓ１として選択する。この基準とするＰＷＭ信号Ｓ１のデューティ比をＤ_１とし、立ち上りの位相Ｕ_１を０°とする。

残りのＰＷＭ信号Ｓｊ（ｊ＝２，・・・，ｎ）のデューティ比をＤ_ｊとして、各ＰＷＭ信号Ｓｊの立ち上りの位相Ｕ_ｊを、
（数１） Ｕ_ｊ＝ｓ〈ΣＤ_ｋ−１＋（ｊ−１）×α０〉×３６０°、（但し、ｓ〈ｘ〉は、ｘの小数部。Σは、ｋが２〜ｊまでの和。α０は、互いに隣接するＰＷＭ信号のＯＮパルスの間隔または重なり期間の周期に対する比率で、−１＜α０＜１で、一定の値。）
に設定する。

上記数式１による位相の定式化は、任意デューティ比Ｄ_ｉのｎ個のＰＷＭ信号Ｓｉ（ｉ＝１，・・・，ｎ）で組合せが構成されているとき、α０＞０の場合には、一つのＰＷＭ信号がＯＦＦした後で、一定のα０の期間を開けて次のＰＷＭ信号がＯＮするように、立ち上りの位相を設定するものである。また、α０＜０の場合には、一つのＰＷＭ信号がＯＦＦする前に、一定のα０の重なり期間を設けて次のＰＷＭ信号がＯＮするように、立ち上りの位相を設定するものである。言い換えれば、上記数式１による位相の定式化は、任意デューティ比を持つｎ個のＰＷＭ信号の組合せについて、ｎ個のＰＷＭ信号のＯＮパルスを、一定のα０の期間を開けてまたは一定のα０の期間を重ねて、順に周期内に配置する設定である。

また、数式１のα０が０に設定される場合には、一つのＰＷＭ信号がＯＦＦすると同時に次のＰＷＭ信号がＯＮする設定で、任意デューティ比Ｄ_ｉのｎ個のＰＷＭ信号Ｓｉ（ｉ＝１，・・・，ｎ）が、間隔を置かずに、重なりなく周期Ｔ０内で順にＯＮしていく設定である。

図９は、図１の４つの負荷Ｌａ〜Ｌｄを同時に通電する場合において、４つのＰＷＭ信号Ｓａ〜Ｓｄのデューティ比Ｄａ〜Ｄｄがそれぞれ異なっており、数式１のα０が０に設定される場合の位相設定例を示した図である。

図９（ａ）は、デューティ比の合計が１以下となる場合の一例で、デューティ比（０．１，０．２，０．３，０．４）の４つの信号で通電パターンＥの組合せが構成されている。デューティ比の合計は１であり、この場合には、いずれのＰＷＭ信号のパルスも重ならないように周期Ｔ０（１）内に配置できる。この例では、デューティ比０．１の信号を基準のＰＷＭ信号Ｓ１として選択し、数式１によって、残ったＰＷＭ信号Ｓ２〜Ｓ３の図中に示した立ち上りの位相３６°，１０８°，２１６°を設定している。

図９（ｂ）は、デューティ比の合計が１より大きい場合の一例で、デューティ比（０．５，０．６，０．７，０．８）の４つの信号で通電パターンＥの組合せが構成されている。デューティ比の合計は２．６であり、この場合にはどのように配置しても、最小で３つのＰＷＭ信号のＯＮパルスが重なる時刻が周期Ｔ０（１）内で存在する。この例では、デューティ比０．５の信号を基準のＰＷＭ信号Ｓ１として選択し、数式１によって、残ったＰＷＭ信号Ｓ２〜Ｓ３の図中に示した立ち上りの位相１８０°，３６°，２８８°を設定している。

尚、（ａ）と（ｂ）のどちらにおいても、基準のＰＷＭ信号Ｓ１の選択は、いずれのデューティ比を持った信号でもよく、残ったＰＷＭ信号Ｓ２〜Ｓ３の立ち上げの順序も、任意である。

図９（ａ），（ｂ）の例からわかるように、数式１においてα０を０にする設定は、各ＰＷＭ信号のパルスの重なりが最小限に抑えられる設定であり、周期Ｔ０（１）内の任意の時刻で、同時にＯＮするＳＷ素子の数を最小とする位相設定となっている。尚、一般的には、この設定において、任意デューティ比を持つ各ＰＷＭ信号の立ち上りの位相が一致することはほとんどない。しかしながら、特定のＰＷＭ信号で立ち上りの位相がたまたま一致する場合には、α０を０とわずかに異なる値に設定することで、ＰＷＭ信号の立ち上りが重なることに起因した大きな電磁ノイズの発生を防止することができる。

また、図８（ａ），（ｂ）に例示した組合せを構成するＰＷＭ信号のデューティ比が等しい場合で、各ＰＷＭ信号のパルスを周期Ｔ０内で均一に分散する設定も、数式１の位相設定で可能である。

すなわち、組合せを構成するＰＷＭ信号のデューティ比Ｄ_１〜Ｄ_ｎが、一定の値Ｄ０である場合において、ｎ×Ｄ０≦１の時には、数式１による位相の定式化で、前記α０を、
（数２） α０＝（１−ｎ×Ｄ０）／ｎ
に設定する。図８（ａ）の例では、ｎ＝４で、Ｄ０＝０．２であり、数式２より、α０＝０．０５となり、１８°の位相間隔に相当する。

また、ｎ×Ｄ０＞１の時には、数式１による位相の定式化で、前記α０を、
（数３） α０＝−（ｎ×Ｄ０−１）／ｎ
に設定する。図８（ｂ）の例では、ｎ＝４で、Ｄ０＝０．３であり、数式３より、α０＝−０．０５となり、−１８°の位相間隔に相当する。

組合せを構成するｎ個のＰＷＭ信号のデューティ比Ｄ_１〜Ｄ_ｎが全て等しく、一定の値Ｄ０である場合において、ｎ×Ｄ０≦１の時には、ｎ個のＰＷＭ信号のＯＮパルスを重ならないように周期内に配置することができる。数式２は、一周期内における全てのＰＷＭ信号のＯＦＦ期間を合計した比率をｎ等分した値である。前述したように、α０＞０の場合には、各ＰＷＭ信号のＯＮパルスをα０の比率の期間を開けて順に周期内に配置する設定であり、各ＰＷＭ信号のデューティ比は一定の値Ｄ０であるため、数式２の設定によれば、各ＰＷＭ信号のＯＦＦ期間を周期内で均一に分散配置することができる。

逆に、ｎ×Ｄ０＞１の時には、ｎ個のＰＷＭ信号のＯＮパルスを周期内に配置したとき、必ず重なりが生じる。数式３は、一周期内に収まらない全てのＰＷＭ信号のＯＮ期間の重なりを合計した比率をｎ等分した値である。前述したように、α０＜０の場合には、各ＰＷＭ信号のＯＮパルスをα０の比率の期間を重ねて順に周期内に配置する設定であり、各ＰＷＭ信号のデューティ比は一定の値Ｄ０であるため、数式３の設定によれば、各ＰＷＭ信号のＯＮ期間の重なりを周期内で均一に分散配置することができる。

以上のようにして、ｎ個のＰＷＭ信号のデューティ比が一定の値Ｄ０である場合には、数式１と数式２または数式１と数式３により、組合せを構成するＰＷＭ信号の各パルスを周期内で均一に分散し、周期内において電源電圧や負荷電流の変動幅を平均化することが可能である。

尚、数式１による位相の定式化は、基準とするＰＷＭ信号Ｓ１の立ち上りの位相Ｕ_１を０°として、残りのＰＷＭ信号Ｓｊの立ち上りの位相Ｕ_ｊを記述するものである。各ＰＷＭ信号の立ち下がりの位相は、デューティ比Ｄ_１〜Ｄ_ｎが与えられているので、一意的に定まる。逆に、基準とするＰＷＭ信号Ｓ１の立ち下りの位相Ｖ_１を０°として、残りのＰＷＭ信号Ｓｊの立ち下りの位相Ｖ_ｊを記述することもできる。この場合には、各ＰＷＭ信号を逆向きに並べ、数式１の符号を反転することで記述可能となる。

次に、本発明に係るＰＷＭ制御装置において、同時に通電する負荷の組合せを変更する場合の好ましい方法について説明する。

図６に例示したが、組合せの変更の前後で通電を継続する負荷が有る場合には、該負荷のＰＷＭ信号を基準にして、変更後の組合せにおける残りのＰＷＭ信号の立ち上りまたは立ち下りの位相を設定することが好ましい。
通電パターンを変化させる場合において、上記のように通電を継続するＰＷＭ信号がある場合には、該ＰＷＭ信号を基準にすることで、他のＰＷＭ信号の位相設定を１周期内で完了することができる。

図６では、一点鎖線で示した各通電パターンの切替時点において、丸印で示した変更の前後で通電を継続するＰＷＭ信号（負荷）を基準にして、残りのＰＷＭ信号の立ち上り位相を設定している。前述した数式１で位相設定する場合には、丸印で示した変更の前後で通電を継続するＰＷＭ信号（負荷）を、基準のＰＷＭ信号Ｓ１とする。

図１０は、同時に通電する負荷の組合せ（通電パターン）を変更する場合において、上記した数式１〜３により新たな組合せを構成する各ＰＷＭ信号の位相を設定する際のフローチャートの一例である。

図１０に示すフローでは、通電パターンを変更する際に、最初のステップＰ１で、同時に通電する負荷の数ｎが、２以上であるかどうかを判定する。ｎが１であれば、該負荷のＰＷＭ信号は任意の位相に設定してよい。また、ｎが０であれば、全ての負荷の通電を停止する。従って、ｎが２より小さい場合は、位相の設定を終了する。ｎが２以上であれば、次のステップＰ２に進む。

ステップＰ２では、２以上の同時に通電される負荷のそれぞれのＰＷＭ信号から、基準のＰＷＭ信号Ｓ１を選択し、その立ち上りの位相Ｕ_１を０°に設定する。基準とするＰＷＭ信号は、ｎ個のＰＷＭ信号から任意の信号を選択可能であり、図６に示したように変更の前後で通電を継続する負荷がある場合には、そのＰＷＭ信号を選択することが好ましい。

次に、ステップＰ３では、全てのＰＷＭ信号のデューティ比Ｄ_１〜Ｄ_ｎが、一定の値Ｄ０であるかどうかを判定する。全てのＰＷＭ信号のデューティ比が同じであれば、次のステップＰ４に進み、異なるデューティ比のＰＷＭ信号がある場合には、ステップＰ７に進む。

ステップＰ４では、全ＰＷＭ信号のデューティ比の合計ｎ×Ｄ０が、１以下であるかどうかを判定する。ｎ×Ｄ０が１以下であれば、ステップＰ５へ進み、ｎ×Ｄ０が１より大きければ、ステップＰ６へ進む。

ｎ×Ｄ０が１以下である場合のステップＰ５では、ＰＷＭ信号Ｓ１を基準として、残りのＰＷＭ信号Ｓｊ（ｊ＝２，・・・，ｎ）の立ち上りの位相Ｕ_ｊを、数式１と数式２で計算し、位相の設定を終了する。このフローでは、例えば図８（ａ）に示したように、全てのＰＷＭ信号のＯＮパルスを周期内に均一に分散させる位相設定が得られる。

また、ｎ×Ｄ０が１より大きい場合のステップＰ６では、残りのＰＷＭ信号Ｓｊ（ｊ＝２，・・・，ｎ）の立ち上りの位相Ｕ_ｊを、数式１と数式３で計算し、位相の設定を終了する。このフローでは、例えば図８（ｂ）に示したように、各ＰＷＭ信号の重なりを周期内に均一に分散させる位相設定が得られる。

一方、異なるデューティ比のＰＷＭ信号がある場合のステップＰ７では、数式１において、最初にα０＝０に設定して、残りのＰＷＭ信号Ｓｊ（ｊ＝２，・・・，ｎ）の立ち上りの位相Ｕ_ｊを計算する。これによって、例えば図９（ａ），（ｂ）に示したように、一つのＰＷＭ信号がＯＦＦすると同時に次のＰＷＭ信号がＯＮする位相設定が得られる。

次に、ステップＰ８では、ステップＰ７で位相設定した各ＰＷＭ信号について、立ち上りまたは立ち下りの位相が互いに一致するものがあるかどうかを判定する。一致するものがあれば、次のステップＰ９に進み、一致するものがなければ、ステップＰ７で計算された値で位相の設定を終了する。

また、最初に計算された各ＰＷＭ信号の立ち上りまたは立ち下りの位相で、互いに一致するものがある場合のステップＰ９では、α０を別の値に変更して、数式１により立ち上りの位相Ｕ_ｊを再計算し、再びステップＰ８での判定を実施する。このサイクルを繰り返し、最終的に一致するものがなくなった時点で、ステップＰ９で計算された値で位相の設定を終了する。

以上の図１０に示したフローで、図２〜図９の各例で説明した、本発明に係るＰＷＭ制御装置の位相設定が可能である。

以上のようにして、上記した本発明に係るＰＷＭ制御装置は、同時に通電する負荷の組合せを変えながら複数の負荷を駆動する場合や、ＰＷＭ信号のデューティ比が各負荷（ＳＷ素子）で異なる場合であっても、より確実に電源変動を抑制することのできるＰＷＭ制御装置とすることができる。

１０ ＰＷＭ制御装置
Ｑａ〜Ｑｄ ＳＷ素子
Ｓａ〜Ｓｄ ＰＷＭ信号
１ マイクロコンピュータ（マイコン）
Ｌａ〜Ｌｄ 負荷
ＱＸ 共通スイッチング素子（共通ＳＷ素子）

Claims (9)

1. Ｎ個（Ｎ≧２）の負荷が、電源とグランドの間に並列接続され、
   同時に通電する前記負荷の組合せを変えながら、各負荷にそれぞれ接続されたスイッチング素子（以下、ＳＷ素子と略記）を、共通する周期を持ったそれぞれのＰＷＭ信号でＯＮ／ＯＦＦし、
   前記ＰＷＭ信号のデューティ比（パルス幅）で、前記負荷に供給する電流を制御するＰＷＭ制御装置であって、
   前記組合せ毎に、該組合せを構成する前記ＰＷＭ信号の前記周期内における立ち上りまたは立ち下りの位相が設定されてなることを特徴とするＰＷＭ制御装置。
2. 前記Ｎが、３以上であることを特徴とする請求項１に記載のＰＷＭ制御装置。
3. 前記組合せにおいて、
   前記周期内の任意の時刻で同時にＯＮするＳＷ素子の数が最小となるように、前記ＰＷＭ信号の位相が設定されてなることを特徴とする請求項１または２に記載のＰＷＭ制御装置。
4. 前記組合せを構成する負荷をｎ個（２≦ｎ≦Ｎ）とした時、該組合せを構成するＰＷＭ信号のいずれか１つを基準のＰＷＭ信号Ｓ１として選択し、
   前記ＰＷＭ信号Ｓ１のデューティ比をＤ_１とし、残りのＰＷＭ信号Ｓｊ（ｊ＝２，・・・，ｎ）のデューティ比をＤ_ｊとして、
   前記ＰＷＭ信号Ｓ１の立ち上りの位相Ｕ_１を０°とした時、
   前記ＰＷＭ信号Ｓｊの立ち上りの位相Ｕ_ｊが、
   （数１） Ｕ_ｊ＝ｓ〈ΣＤ_ｋ−１＋（ｊ−１）×α０〉×３６０°、（但し、ｓ〈ｘ〉は、ｘの小数部。Σは、ｋが２〜ｊまでの和。α０は、互いに隣接するＰＷＭ信号のＯＮパルスの間隔または重なり期間の周期に対する比率で、−１＜α０＜１で、一定の値。）
   に設定されてなることを特徴とする請求項３に記載のＰＷＭ制御装置。
5. 前記α０が、０に設定されてなることを特徴とする請求項４に記載のＰＷＭ制御装置。
6. 前記組合せを構成するＰＷＭ信号のデューティ比Ｄ_１〜Ｄ_ｎが、一定の値Ｄ０である場合において、
   ｎ×Ｄ０≦１の時には、前記α０が、
   （数２） α０＝（１−ｎ×Ｄ０）／ｎ
   に設定されてなり、
   ｎ×Ｄ０＞１の時には、前記α０が、
   （数３） α０＝−（ｎ×Ｄ０−１）／ｎ
   に設定されてなることを特徴とする請求項４に記載のＰＷＭ制御装置。
7. 前記組合せにおいて、
   前記立ち上りまたは立ち下りの位相が、前記周期内で、互いに異なる値に設定されてなることを特徴とする請求項１乃至６のいずれか一項に記載のＰＷＭ制御装置。
8. 前記組合せを変更する場合において、
   変更の前後で通電を継続する負荷が有る場合には、該負荷のＰＷＭ信号を基準にして、変更後の組合せにおける残りのＰＷＭ信号の立ち上りまたは立ち下りの位相を設定することを特徴とする請求項１乃至７のいずれか一項に記載のＰＷＭ制御装置。
9. 前記Ｎ個の負荷への通電を一括してＯＮ／ＯＦＦする一つの共通スイッチング素子が、前記Ｎ個の負荷とグランド間または前記Ｎ個の負荷と電源間に挿入されてなることを特徴とする請求項１乃至８いずれか一項に記載のＰＷＭ制御装置。

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