WO2012005482A2 - 4채널 펄스 폭 변조 신호 생성 장치 및 이를 포함하는 전자 시스템 - Google Patents

4채널 펄스 폭 변조 신호 생성 장치 및 이를 포함하는 전자 시스템 Download PDF

Info

Publication number
WO2012005482A2
WO2012005482A2 PCT/KR2011/004875 KR2011004875W WO2012005482A2 WO 2012005482 A2 WO2012005482 A2 WO 2012005482A2 KR 2011004875 W KR2011004875 W KR 2011004875W WO 2012005482 A2 WO2012005482 A2 WO 2012005482A2
Authority
WO
WIPO (PCT)
Prior art keywords
signal
program
pulse width
bit
count
Prior art date
Application number
PCT/KR2011/004875
Other languages
English (en)
French (fr)
Other versions
WO2012005482A3 (ko
Inventor
조재명
권미화
오영하
한솔
조혜민
조용민
Original Assignee
제이엠씨엔지니어링 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 제이엠씨엔지니어링 주식회사 filed Critical 제이엠씨엔지니어링 주식회사
Publication of WO2012005482A2 publication Critical patent/WO2012005482A2/ko
Publication of WO2012005482A3 publication Critical patent/WO2012005482A3/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K7/00—Modulating pulses with a continuously-variable modulating signal
    • H03K7/08—Duration or width modulation ; Duty cycle modulation

Definitions

  • the present invention relates to an apparatus for generating a drive signal, and more particularly, to an apparatus for generating a 4-channel pulse width modulated signal and an electronic system including the same.
  • Pulse width modulation is a method of modulating by changing the width of the output pulse, that is, the duty cycle of the output signal according to the size of the input signal. It is widely used in various applications such as communication, power control, and conversion, and is particularly widely used in amplifiers (eg, class D amplifiers) or data processing devices (eg, audio processing devices).
  • amplifiers eg, class D amplifiers
  • data processing devices eg, audio processing devices
  • a conventional pulse width modulated signal generating device generates one pulse width modulated signal by modulating one input signal, and is implemented by including a plurality of logic elements.
  • driving a plurality of applications requires generating a plurality of pulse width modulated signals that are changed independently of each other, and a plurality of pulse width modulated signal generating apparatuses are required.
  • power consumption may increase, and system size, circuit complexity, and manufacturing cost may increase. Therefore, there is a need for an apparatus capable of generating a plurality of pulse width modulated signals with low power consumption, a simple structure, and independent of each other.
  • One object of the present invention for solving the above problems is to provide a four-channel pulse width modulated signal generating apparatus for generating four independent pulse width modulated signals.
  • Another object of the present invention is to provide an electronic system including the apparatus for generating a four-channel pulse width modulated signal.
  • a four-channel pulse width modulated signal generating apparatus includes a programmable logic unit, a binary counter unit, a four-channel binary comparison unit and an output buffer unit.
  • the programmable logic unit receives an 8-bit digital input signal and a 4-bit selection signal, and latches the digital input signal based on a logic level of each bit of the selection signal, respectively, the first to fourth program signals having 8 bits. Are programmed to generate them.
  • the binary counter unit receives a clock signal and a control signal and generates an 8-bit count signal sequentially up counted based on the clock signal and the control signal.
  • the four-channel binary comparator compares the count signal with the first to fourth program signals, respectively, to generate first to fourth pulse width modulation signals independent of each other.
  • the output buffer unit stores and outputs the first to fourth pulse width modulation signals.
  • the frequency of the first to fourth pulse width modulation signals has a value obtained by dividing the frequency of the clock signal by a division ratio of 2 8 , respectively.
  • the logic level of the first to fourth pulse width modulation signals corresponds to a first logic level, respectively.
  • the logic levels of the first to fourth pulse width modulation signals correspond to the second logic levels, respectively.
  • the programmable logic unit may include a first programmable logic, a second programmable logic, a third programmable logic, and a fourth programmable logic.
  • the first programmable logic receives the digital input signal and the first bit of the selection signal and generates the first program signal by latching the digital input signal when the first bit of the selection signal is enabled. Stores and outputs the generated first program signal, and outputs the stored first program signal when the first bit of the selection signal is disabled.
  • the second programmable logic receives the digital input signal and the second bit of the selection signal, and generates the second program signal by latching the digital input signal when the second bit of the selection signal is enabled.
  • the third programmable logic receives the digital input signal and the third bit of the selection signal, and generates the third program signal by latching the digital input signal when the third bit of the selection signal is enabled. Store and output the generated third program signal, and output the stored third program signal when the third bit of the selection signal is disabled.
  • the fourth programmable logic receives the digital input signal and the fourth bit of the selection signal, and generates the fourth program signal by latching the digital input signal when the fourth bit of the selection signal is enabled. Stores and outputs the generated fourth program signal, and outputs the stored fourth program signal when the fourth bit of the selection signal is disabled.
  • the four-channel binary comparator may include a first binary comparator, a second binary comparator, a third binary comparator, and a fourth binary comparator.
  • the first binary comparator compares the count signal with the first program signal and has the first logic level when the count signal is greater than or equal to the magnitude of the first program signal.
  • the first pulse width modulated signal having the second logic level is generated when it is smaller than the magnitude of the first program signal.
  • the second binary comparator compares the count signal with the second program signal and has the first logic level when the count signal is greater than or equal to the magnitude of the second program signal.
  • the second pulse width modulated signal having the second logic level is generated when smaller than the magnitude of the second program signal.
  • the third binary comparator compares the count signal with the third program signal and has the first logic level when the count signal is greater than or equal to the magnitude of the third program signal.
  • the third pulse width modulated signal having the second logic level is generated when smaller than the magnitude of the third program signal.
  • the fourth binary comparison unit compares the count signal with the fourth program signal and has the first logic level when the count signal is greater than or equal to the magnitude of the fourth program signal.
  • the fourth pulse width modulated signal having the second logic level is generated when smaller than the magnitude of the fourth program signal.
  • the first binary comparator may include a lower bit comparator and an upper bit comparator.
  • the lower bit comparator receives a power supply voltage, a ground voltage, a lower 4 bits of the count signal and a lower 4 bits of the first program signal, and compares the lower 4 bits of the count signal with the lower 4 bits of the count signal based on the supply voltage and the ground voltage.
  • the first four bits of the first program signal are compared to generate a first comparison signal and a second comparison signal.
  • the upper bit comparator receives the power supply voltage, the first comparison signal, the second comparison signal, the upper 4 bits of the count signal, and the upper 4 bits of the first program signal, and the power supply voltage, the first comparison.
  • the first pulse width modulation signal is generated by comparing the upper four bits of the count signal with the upper four bits of the first program signal based on the signal and the second comparison signal.
  • each of the second to fourth binary comparison units may have the same configuration as that of the first binary comparison unit.
  • an electronic system includes a microprocessor, a four-channel pulse width modulated signal generating device, and a driver.
  • the microprocessor provides a clock signal, a control signal, an 8-bit digital input signal and a 4-bit select signal.
  • the four-channel pulse width modulated signal generating device latches the digital input signal based on a logic level of each bit of the selection signal to generate first to fourth program signals having 8 bits, respectively, the clock signal and the control.
  • An 8-bit count signal that is sequentially up-counted is generated based on the signal, and the first to fourth pulse width modulation signals independent of each other are generated by comparing the count signal and the first to fourth program signals, respectively.
  • the driver is driven based on the first to fourth pulse width modulation signals.
  • the frequency of the first to fourth pulse width modulation signals has a value obtained by dividing the frequency of the clock signal by a division ratio of 2 8 , respectively.
  • the logic level of the first to fourth pulse width modulation signals corresponds to a first logic level, respectively.
  • the logic levels of the first to fourth pulse width modulation signals correspond to the second logic levels, respectively.
  • the pulse width modulated signal generating apparatus generates a plurality of independent pulse width modulated signals, thereby reducing unnecessary power consumption, and the size, manufacturing cost, and complexity of the pulse width modulated signal generating apparatus. Can be reduced.
  • FIG. 1 is a block diagram illustrating an apparatus for generating a 4-channel pulse width modulated signal according to an exemplary embodiment of the present invention.
  • FIG. 2 is a block diagram illustrating an example of a programmable logic unit included in the apparatus for generating a 4-channel pulse width modulated signal of FIG. 1.
  • FIG. 3 is a circuit diagram illustrating an example of a binary counter included in the apparatus for generating a four-channel pulse width modulated signal of FIG. 1.
  • FIG. 4 is a block diagram illustrating an example of a four-channel binary comparator included in the four-channel pulse width modulated signal generator of FIG. 1.
  • FIG. 5 is a block diagram illustrating an example of a first binary comparison unit included in the four-channel binary comparison unit of FIG. 4.
  • FIG. 6 is a circuit diagram illustrating an example of a lower bit comparator included in the first binary comparator of FIG. 5.
  • FIG. 7 is a table illustrating logic levels of output signals according to logic levels of input signals of the lower bit comparator of FIG. 6.
  • FIG. 8 is a block diagram illustrating an electronic system including an apparatus for generating a 4-channel pulse width modulated signal, according to an exemplary embodiment.
  • first and second may be used to describe various components, but the components should not be limited by the terms. The terms are used only for the purpose of distinguishing one component from another.
  • the first component may be referred to as the second component, and similarly, the second component may also be referred to as the first component.
  • FIG. 1 is a block diagram illustrating a four-channel pulse width modulated signal generating apparatus 100 according to an embodiment of the present invention.
  • the apparatus for generating a 4 channel pulse width modulation signal 100 includes a programmable logic unit 200, a binary counter unit 300, a 4 channel binary comparison unit 400, and an output buffer unit 500. .
  • the programmable logic unit 200 is programmed for operation by a user. That is, the user may create a program using a tool such as a schematic through a design using a specific language or a symbol, and then download the created program to the programmable logic unit 200 to operate the program.
  • Language and hardware description language HDL
  • Altera HDL AHDL
  • Very High Speed Integrated Circuit VHSIC
  • Verilog used for low complexity devices such as PALASM, ABEL, etc.
  • a language used for a high complexity device such as the above may be used.
  • the programmable logic unit 200 may be implemented to include units having a field programmable gate array (FPGA), a complex programmable logic device (CPLD), a D fabric array (DFA), or other programmable logic device (PLD) structures.
  • FPGA field programmable gate array
  • CPLD complex programmable logic device
  • DFA D fabric array
  • PLD programmable logic device
  • the programmable logic unit 200 receives the digital input signal D and the selection signal S.
  • the programmable logic unit 200 performs a logic operation on the digital input signal D based on the logic level of the selection signal S and generates first to fourth program signals PS1, PS2, PS3, and PS4. Is programmed to.
  • the logic operation may be a latch operation, and the programmable logic unit 200 latches the digital input signal D based on the logic level of the selection signal S to form first to fourth program signals. It can be programmed in the form of a flip-flop to produce (PS1, PS2, PS3, PS4).
  • the digital input signal D and the selection signal S may consist of a plurality of bits.
  • the digital input signal D may be an 8-bit digital signal
  • the selection signal S may be a 4-bit digital signal.
  • the first to fourth program signals PS1, PS2, PS3, and PS4 may be 8-bit digital signals having the same number of bits as the digital input signal D, respectively.
  • the digital input signal D may be a digital signal composed of 4N bits (N is a natural number of two or more), and the selection signal S may be a digital signal composed of N bits.
  • the operation of the programmable logic unit 200 may be different according to the logic level of each bit of the selection signal S, which will be described later with reference to FIG. 2.
  • the binary counter unit 300 receives a clock signal CCK and a control signal CON.
  • the clock signal CCK may have a frequency that divides the main clock signal used in the main processor by a predetermined division ratio.
  • the predetermined division ratio may be 2 6 , that is, 64.
  • the frequency of the clock signal CCK may be 172.8 kHz.
  • the control signal CON may include a clock enable signal CCKEN, an initialization signal CCLR, a register clock signal RCK, an output enable signal G, and the like.
  • the binary counter unit 300 generates a count signal CS that is sequentially updated based on the clock signal CCK and the control signal CON. Since the digital input signal D and the first to fourth program signals PS1, PS2, PS3, and PS4 are 8-bit digital signals, the count signal CS may also be the same as the 8-bit digital signal. That is, the count signal CS may perform 2 8 , that is, 256 counts from "00000000” to "11111111". If the count is completed up to "11111111", the count signal CS may repeatedly count from "00000000" again. Can be.
  • the frequencies of the first to fourth pulse width modulation signals PWM1, PWM2, PWM3, and PWM4 that are finally generated may be determined based on the number of bits of the count signal CS.
  • the count signal CS is a digital signal composed of 4N bits
  • the frequency of the first to fourth pulse width modulation signals PWM1, PWM2, PWM3, and PWM4 is the clock signal CCK.
  • the frequency of 2 may be divided by the division ratio of 4N .
  • the first to fourth pulse width modulation signals PWM1, PWM2, PWM3, and PWM4 The frequency may be 675 Hz, which is a value obtained by dividing the frequency of the clock signal CCK at a division ratio of 2 8 , that is, 256.
  • the four-channel binary comparison unit 400 receives the count signal CS and the first to fourth program signals PS1, PS2, PS3, and PS4.
  • the four-channel binary comparator 400 compares the count signal CS and the first to fourth program signals PS1, PS2, PS3, and PS4, respectively, so that the first to fourth pulse width modulation signals independent of each other ( Generate a pulse width modulated signal set (PWM) comprising PWM1, PWM2, PWM3, PWM4). That is, the four-channel binary comparison unit 400 compares the count signal CS and the first program signal PS1 to generate the first pulse width modulation signal PWM1, and the count signal CS and the second program signal.
  • PWM pulse width modulated signal set
  • the fourth pulse width modulated signal PWM4 is generated by comparing the CS and the fourth program signal PS4.
  • the first to fourth pulse width modulated signals PWM1, PWM2, PWM3, and PWM4 are generated independently of each other, and a change in any one pulse width modulated signal does not affect the remaining pulse width modulated signals.
  • the first through fourth pulse width modulation signals PWM1 when the magnitude of the count signal CS is greater than or equal to the magnitude of the first through fourth program signals PS1, PS2, PS3, and PS4, respectively, the first through fourth pulse width modulation signals PWM1.
  • Logic levels of PWM2, PWM3, and PWM4 correspond to first logic levels, respectively, and the magnitude of the count signal CS is greater than the magnitude of the first to fourth program signals PS1, PS2, PS3, and PS4.
  • the logic levels of the first to fourth pulse width modulation signals PWM1, PWM2, PWM3, and PWM4 may correspond to the second logic levels, respectively.
  • the first logic level may be a logic low level
  • the second logic level may be a logic high level.
  • the logic level of the first pulse width modulation signal PWM1 has the first logic level when the magnitude of the count signal CS is greater than or equal to the magnitude of the first program signal PS1.
  • the count signal CS may have the second logic level.
  • the four-channel binary comparison unit 400 may continuously compare the count signal CS and the first program signal PS1 to change the logic level of the first pulse width modulation signal PWM1 according to the comparison result. A transition time of the logic level of the first pulse width modulation signal PWM1 may be adjusted. In the embodiments according to the present invention, since the count signal CS is counted up from "00000000", the logic level of the first pulse width modulation signal PWM1 may have the second logic level at the beginning of the count. When the magnitude of the count signal CS is equal to the magnitude of the first program signal PS1, the count signal CS may transition to the first logic level.
  • the four-channel binary comparison unit 400 adjusts the timing at which the magnitude of the count signal CS is equal to the magnitude of the first program signal PS1, thereby adjusting the logic of the first pulse width modulation signal PWM1.
  • the timing at which the level transitions can be adjusted, thus changing the duty cycle of the first pulse width modulation signal PWM1 and generating pulse width modulation signals having a desired duty cycle.
  • the duty cycle may be changed through the similar operation with respect to the second to fourth pulse width modulation signals PWM2, PWM3, and PWM4. At this time, the duty cycle of the first to fourth pulse width modulation signals PWM1, PWM2, PWM3, and PWM4 are independently changed.
  • the output buffer unit 500 receives and stores the pulse width modulation signal set PWM including the first to fourth pulse width modulation signals PWM1, PWM2, PWM3, and PWM4, and stores the first to fourth pulse widths. Output the modulation signals PWM1, PWM2, PWM3, PWM4.
  • FIG. 2 is a block diagram illustrating an example of a programmable logic unit 200a included in the four-channel pulse width modulated signal generating apparatus 100 of FIG. 1.
  • the programmable logic unit 200a may include a first programmable logic 210, a second programmable logic 220, a third programmable logic 230, and a fourth programmable logic 240.
  • the first programmable logic 210 receives the first bit S1 of the digital input signal D and the select signal S.
  • the first programmable logic 210 is programmed to perform a logic operation on the digital input signal D and generate a first program signal PS1 based on the logic level of the first bit S1 of the selection signal S. do.
  • the first programmable logic 210 may latch the digital input signal D to generate the first program signal PS1.
  • the generated first program signal PS1 may be stored and output at the same time. That is, the first programmable logic 210 may be programmed in the form of a flip flop.
  • the first programmable logic 210 may continuously output the previously generated and stored first program signal PS1.
  • the first programmable logic 210 may be implemented in structures such as FPGA, CPLD, and DFA, and may be programmed in languages such as PALASM, ABEL, HDL, AHDL, VHDL, and Verilog.
  • the second to fourth programmable logics 220, 230, and 240 are each of the first programmable logic 210 except for receiving the second to fourth bits S2, S3, and S4 of the selection signal S, respectively. And may have substantially the same configuration, and may perform substantially the same operation. That is, when the second bit S2 of the selection signal S is enabled, the second programmable logic 220 may generate the second program signal PS2 by latching the digital input signal D. The generated second program signal PS2 may be stored and output at the same time. When the second bit S2 of the selection signal S is disabled, the previously generated second program signal PS2 may be stored. You can print continuously.
  • the third programmable logic 230 may generate the third program signal PS3 by latching the digital input signal D when the third bit S3 of the selection signal S is enabled.
  • the third program signal PS3 may be stored and output at the same time.
  • the third program signal PS3 is generated and stored continuously.
  • the fourth programmable logic 240 may generate the fourth program signal PS4 by latching the digital input signal D when the fourth bit S4 of the selection signal S is enabled.
  • the fourth program signal PS4 may be stored and output at the same time.
  • the fourth bit S4 of the selection signal S is disabled, the fourth program signal PS4 is generated and stored continuously. You can print
  • characteristics of a symmetric operation such as latch timing or latch period of the first to fourth programmable logics 210, 220, 230, and 240 may be different according to a user's program method.
  • the first to fourth programmable logics 210, 220, 230, 240 are generated when the respective bits S1, S2, S3, S4 of the selection signal S are enabled.
  • Each of the first to fourth program signals PS1, PS2, PS3, and PS4 may include registers.
  • the first programmable logic 210 may include a first register (not shown), and generate a first program signal PS1 when the first bit S1 of the selection signal S is enabled. If the first bit S1 of the selection signal S is disabled, the first program signal PS1 generated and stored in the first register is continuously output. Can be.
  • the first to fourth programmable logics 210, 220, 230, and 240 receive only one of each of the bits S1, S2, S3, and S4 of the selection signal S, the received bits are enabled.
  • Each of the first to fourth program signals PS1, PS2, PS3, and PS4 may be updated through a latching operation. Therefore, the selection signal S may be one of the bits S1, S2, S3, and S4. Only bits of may be enabled, or two or more bits may be enabled simultaneously.
  • FIG. 3 is a circuit diagram illustrating an example of the binary counter unit 300a included in the four-channel pulse width modulated signal generating apparatus 100 of FIG. 1.
  • the binary counter unit 300a may include first to eighth flip-flops FF1 to FF8, first to eighth registers REG1 to REG8, a plurality of inverters INV11 to INV22, It may include a plurality of NAND gates NAND11-NAND27 and a plurality of NOR gates NOR11 -NOR15.
  • the binary counter unit 300a is based on the clock signal CCK, the clock enable signal CCKEN, the initialization signal CCLR, the register clock signal RCK, and the output enable signal G, and the counter signal CS. Generate first to eighth count bit signals CS0-CS7 corresponding to each bit of S and sequentially updated.
  • the binary counter unit 300a may be implemented in the form of a ripple counter in which an output of the front end of each of the first to eighth flip-flops FF1 to FF8 is applied to the input of the rear end.
  • the clock enable signal CCKEN may be provided to the input of the first flip-flop FF1 through the inverters INV15 and INV11, and the output of the first flip-flop FF1 is the NAND gate NAND11. It may be provided to the input of the second flip-flop (FF2) through.
  • outputs of the first to eighth flip-flops FF1-FF8 are provided to the first to eighth registers REG1-REG8, respectively, and the first to eighth registers REG1-REG8 are first to eighth.
  • the eighth count bit signals CS0-CS7 are output.
  • an output of the first flip-flop FF1 is provided to the first register REG1, and the first register REG is a first corresponding to the least significant nit LSB of the count signal CS.
  • the count bit signal CS0 is output.
  • the clock signal CCK drives the first through eighth flip-flops FF1-FF8, and the register clock signal RCK drives the first through eighth registers REG1-REG8, and the clock enable signal.
  • the CCKEN controls the clock signal CCK
  • the output enable signal G controls the output of the first through eighth count bit signals CS0-CS7
  • the initialization signal CCLR includes the first through The eighth count bit signals CS0-CS7 are initialized.
  • the ripple carry output signal RCO is a signal provided to improve the resolution of the binary counter unit 300a and may have a logic level as shown in Equation 1 below.
  • FIG. 4 is a block diagram illustrating an example of a four-channel binary comparison unit 400a included in the four-channel pulse width modulated signal generating apparatus 100 of FIG. 1.
  • the four-channel binary comparator 400a may include a first binary comparator 410, a second binary comparator 420, a third binary comparator 430, and a fourth binary comparator 440. It may include.
  • the first binary comparison unit 410 compares the count signal CS with the first program signal PS1, and when the magnitude of the count signal CS is greater than or equal to the magnitude of the first program signal PS1. When the magnitude of the count signal CS is smaller than the magnitude of the first program signal PS1 with the first logic level, the first pulse width modulation signal PWM1 having the second logic level is generated.
  • the first logic level may be a logic low level
  • the second logic level may be a logic high level.
  • the second to fourth binary comparison units 420, 430, and 440 are configured substantially the same as the first binary comparison unit 410 except for receiving the second to fourth program signals PS2, PS3, and PS4, respectively. Has substantially the same operation. That is, the second binary comparator 420 compares the count signal CS and the second program signal PS2 so that the magnitude of the count signal CS is greater than or equal to the magnitude of the second program signal PS2. In this case, when the magnitude of the count signal CS is smaller than the magnitude of the second program signal PS2 with the first logic level, the second pulse width modulation signal PWM2 having the second logic level is generated. can do.
  • the third binary comparator 430 compares the count signal CS with the third program signal PS3 and the magnitude of the count signal CS is greater than or equal to the magnitude of the third program signal PS3.
  • the third pulse width modulation signal PWM3 having the second logic level may be generated.
  • the fourth binary comparator 440 compares the count signal CS with the fourth program signal PS4, and when the magnitude of the count signal CS is greater than or equal to the magnitude of the fourth program signal PS4.
  • the fourth pulse width modulation signal PWM4 having the second logic level may be generated when the count logic CS has the first logic level and the magnitude of the count signal CS is smaller than that of the fourth program signal PS4. have.
  • FIG. 5 is a block diagram illustrating an example of a first binary comparator 410a included in the four-channel binary comparator 400a of FIG. 4.
  • the first binary comparator 410a may include a lower bit comparator 412 and an upper bit comparator 414.
  • the lower bit comparator 412 and the upper bit comparator 414 may each be four bit comparators and may be connected in a cascade form.
  • the lower bit comparator 412 includes the power supply voltage VDD, the ground voltage GND, the lower four bits CS0, CS1, CS2, and CS3 of the count signal CS, and the lower four bits of the first program signal PS1 ( PS10, PS11, PS12, PS13) are received.
  • the ground voltage GND is provided as a logic low level to the first cascade input terminal CI11 of the lower bit comparator 412
  • the power supply voltage VDD is the second and third casings of the lower bit comparator 412. It is provided as a logic high level to the cage input terminals CI12 and CI13.
  • the lower bit comparator 412 is a lower four of the count signal CS based on the power supply voltage VDD and the ground voltage GND input to the first to third cascade input terminals CI11, CI12, and CI13.
  • the comparison result is compared with the first through third output terminals CO11 and CO12. Through CO13).
  • the first comparison signal CA is provided through the first output terminal CO11
  • the second comparison signal CB is provided through the second output terminal CO12.
  • the lower four bits CS0, CS1, CS2, and CS3 of the count signal CS are the lower four bits PS10, PS11, PS12, and PS13 of the first program signal PS1. If greater than or equal to the first logic level, the lower four bits CS0, CS1, CS2, CS3 of the count signal CS are the lower four bits PS10, PS11, PS12, of the first program signal PS1. PS2) may have a second logic level.
  • the second comparison signal CB has the lower four bits CS0, CS1, CS2, and CS3 of the count signal CS being greater than the lower four bits PS10, PS11, PS12, and PS13 of the first program signal PS1.
  • the lower four bits PS0, CS1, CS2, and CS3 of the count signal CS and the lower four bits PS10, PS11, PS12, and PS13 of the count signal CS are provided. May have the second logic level.
  • the first logic level may be a logic low level
  • the second logic level may be a logic high level.
  • the higher bit comparator 414 includes a power supply voltage VDD, a first comparison signal CA, and a second comparison signal CB.
  • the upper four bits CS4, CS5, CS6 and CS7 of the count signal CS and the upper four bits PS14, PS15, PS16 and PS17 of the first program signal PS1 are received.
  • the first comparison voltage CA is provided to the first cascade input terminal CI21 of the upper bit comparator 414
  • the second comparison voltage CB is the second cascade input of the upper bit comparator 414.
  • a power supply voltage VDD is provided as a logic high level to third cascade input terminal CI23 of higher bit comparator 414.
  • the upper bit comparator 414 is a first and second comparison signal that is a result of comparing the power supply voltage VDD and the lower four bits, which are input to the first to third cascade input terminals CI21, CI22, and CI23. Based on (CA, CB), the upper four bits (CS4, CS5, CS6, CS7) of the count signal CS are compared with the upper four bits (PS14, PS15, PS16, PS17) of the first program signal PS1. The final comparison result is provided through the first to third output terminals CO21, CO22, and CO23. In particular, the first pulse width modulated signal PWM1 is provided through the first output terminal CO21.
  • the first pulse width modulation signal PWM1 has a first logic level when the count signal CS is greater than or equal to the first program signal PS1, and the count signal CS is the first program signal ( Smaller than PS1), it may have a second logic level.
  • FIG. 5 illustrates an example of the first binary comparison unit 410a among the binary comparison units 410, 420, 430, and 440 included in the four-channel binary comparison unit 400a of FIG. 4, according to an embodiment.
  • the second to fourth binary comparison units 420, 430, and 440 may also have the same configuration as the first binary comparison unit 410a of FIG. 5.
  • FIG. 6 is a circuit diagram illustrating an example of a lower bit comparator 412a included in the first binary comparator 410a of FIG. 5.
  • the lower bit comparator 412a may include a plurality of inverters INV31 -INV55, a plurality of NAND gates NAND31-NAND40, and a plurality of NOR gates NOR31 -NOR39.
  • the lower bit comparator 412a first compares each bit of the inputs to be compared with each other. For example, the lower bit comparator 412a may compare the least significant bit CS0 of the count signal CS and the least significant bit PS10 of the first program signal PS1 through a plurality of logical operations. The lower bit comparator 412a then performs a logical operation on the comparison results of the respective bits and the cascade input signals provided through the first to third cascade input terminals CI11, CI12, CI13. Therefore, the final comparison result may be provided through the first to third output terminals CO11, CO12, and CO13.
  • FIG. 7 illustrates output signals CO11 and 11 according to logic levels of input signals CS0, CS1, CS2, CS3, PS10, PS11, PS12, PS13, CI11, CI12, and CI13 of the lower bit comparator 412a of FIG. 6.
  • This table shows the logic levels of CO12 and CO13.
  • X represents a don't care state.
  • CASE1 represents a case where the lower four bits CS0, CS1, CS2, and CS3 of the count signal CS are larger than the lower four bits PS10, PS11, PS12, and PS13 of the first program signal PS1.
  • the most significant bit CS3 of the lower four bits CS0, CS1, CS2, and CS3 of the count signal CS is the lower four bits PS10, PS11, PS12, and PS13 of the first program signal PS1. If it is larger than the most significant bit PS13, the lower four bits CS0, CS1, CS2, and CS3 of the count signal CS are the lower four bits PS10, PS11, and PS12 of the first program signal PS1 without having to compare the remaining bits. , PS13).
  • the lower four bits CS0, CS1, CS2, and CS3 of the count signal CS are larger than the lower four bits PS10, PS11, PS12, and PS13 of the first program signal PS1, and the third cascade.
  • the outputs of the first to third output terminals CO11, CO12, and CO13 of the lower bit comparator 412a are connected to the first and second cascades. Regardless of the logic level of the signals provided to the input terminals CI11 and CI12, they may have a logic low level, a logic low level, and a logic high level, respectively.
  • CASE2 represents a case where the lower four bits CS0, CS1, CS2, and CS3 of the count signal CS and the lower four bits PS10, PS11, PS12, and PS13 of the first program signal PS1 are the same.
  • the outputs of the first to third output terminals CO11, CO12, and CO13 of the lower bit comparator 412a differ depending on the logic level of the signals provided to the cascade input terminals CI11, CI12, and CI13. May have a logic level.
  • CASE3 represents a case where the lower four bits CS0, CS1, CS2, and CS3 of the count signal CS are smaller than the lower four bits PS10, PS11, PS12, and PS13 of the first program signal PS1.
  • the outputs of the first to third output terminals CO11, CO12, CO13 of the lower bit comparator 412a are related to the logic level of the signals provided to the cascade input terminals CI11, CI12, CI13. Without a logic high level, a logic low level and a logic low level, respectively.
  • the ground voltage GND is applied to the first cascade input terminal CI11 and the power supply voltage VDD is applied to the second and third cascade input terminals CI12 and CI13.
  • the lower four bits CS0, CS1, CS2, CS3 of the count signal CS are larger than the lower four bits PS10, PS11, PS12, PS13 of the first program signal PS1
  • Only the third output terminal CO13 has a logic high level, and the lower four bits CS0, CS1, CS2 and CS3 of the count signal CS and the lower four bits PS10, PS11 and PS12 of the first program signal PS1.
  • the first comparison signal CA has the lower four bits CS0, CS1, CS2, and CS3 of the count signal CS than the lower four bits PS10, PS11, PS12, and PS13 of the first program signal PS1.
  • the second comparison signal CB has the lower four bits CS0, CS1, CS2, and CS3 of the count signal CS and the lower four bits PS10 and the first program signal PS1. Only when PS11, PS12, and PS13 are the same, they have a logic high level, and in other cases, the first and second comparison signals CA and CB each have a logic low level.
  • the upper bit comparator 414 may also be the lower bit comparator of FIG. 6. It may have the same configuration as 412a. Accordingly, the first pulse width modulation signal PWM1 has a logic low level when the count signal CS is greater than or equal to the first program signal PS1, and the count signal CS is the first program signal PS1. If smaller, it may have a logic high level.
  • the four-channel pulse width modulated signal generating apparatus 100 generates four independent pulse width modulated signals PWM1, PWM2, PWM3, and PWM4, thereby reducing unnecessary power consumption and generating pulses.
  • the size, manufacturing cost, and complexity of the width modulated signal generating apparatus can be reduced.
  • the apparatus for generating a pulse width modulated signal may be implemented to generate independent N pulse width modulated signals (N is a natural number of two or more).
  • N is a natural number of two or more.
  • the programmable logic unit 200 of FIG. 1 may be implemented to include N programmable logics, thereby generating N program signals based on an N-bit selection signal, and the 4-channel binary comparison unit 400. May be implemented in the form of an N-channel binary comparator that generates N pulse width modulated signals by including N binary comparators.
  • the pulse width modulated signal generating apparatus may be implemented to generate four independent pulse width modulated signals based on 4N (N is a natural number of 2 or more) bits.
  • the programmable logic unit 200 of FIG. 1 may be implemented to generate first to fourth program signals, each 4N bits, based on the 4N bit digital input signal, and the binary counter unit 300 may be implemented.
  • the 4N binary comparison unit 400 compares the 4N bit count signal with the first through fourth program signals, each of which is 4N bits, to generate 4N bit count signals. It can be implemented to generate pulse width modulated signals PWM1, PWM2, PWM3, PWM4.
  • FIG. 8 is a block diagram illustrating an electronic system 1000 including an apparatus for generating a 4-channel pulse width modulated signal, according to an exemplary embodiment.
  • the electronic system 1000 may include a microprocessor 1100, a four-channel pulse width modulated signal generating device 1200, and a driver 1300.
  • the microprocessor 1100 may provide a clock signal CCK, a control signal CON, a digital input signal D, and a selection signal S.
  • the microprocessor 1100 may be a processor such as 80C51 or the like.
  • the clock signal CCK may have a frequency (for example, 172.8 Khz) that divides the main clock signal (for example, 11.0592Mhz) of the microprocessor 1100 by a predetermined division ratio (for example, 64).
  • the control signal CON is a signal for controlling the four-channel pulse width modulation signal generating device 1200
  • the digital input signal D may be 8 bits
  • the selection signal S may be 4 bits.
  • the selection signal S may be N bits.
  • the digital input signal D may be 4N bits.
  • the four-channel pulse width modulated signal generating apparatus 1200 may be the four-channel pulse width modulated signal generating apparatus 100 of FIG. 1.
  • the four-channel pulse width modulated signal generating apparatus 1200 latches the digital input signal D based on the logic level of each bit of the selection signal S, so that the first to fourth program signals PS1 and PS2, PS3, and PS4 are generated, and an 8-bit count signal CS that is sequentially up counted based on the clock signal CCK and the control signal CON is generated, and the count signal CS and the first through to
  • the fourth program signals PS1, PS2, PS3, and PS4 are compared with each other to generate first to fourth pulse width modulation signals PWM1, PWM2, PWM3, and PWM4 independent of each other.
  • the frequencies of the first to fourth pulse width modulation signals PWM1, PWM2, PWM3, and PWM4 are divided by the frequency (for example, 172.8Khz) of the clock signal CCK at a division ratio of 2 8 , that is, 256 ( For example, 675 Hz).
  • the logic level of the first to fourth pulse width modulation signals is the first logic level.
  • the logic of the first to fourth pulse width modulation signals may correspond respectively to second logic levels.
  • the first logic level may be a logic low level
  • the second logic level may be a logic high level.
  • the driver 1300 is driven by the first to fourth pulse width modulation signals PWM1, PWM2, PWM3, and PWM4.
  • the driving unit 1300 may be a voltage or current detection circuit that detects a voltage or a current based on the first to fourth pulse width modulation signals PWM1, PWM2, PWM3, and PWM4.
  • the driver 1300 may be a light emitting diode circuit including light emitting diode elements that emit light based on the first to fourth pulse width modulation signals PWM1, PWM2, PWM3, and PWM4.
  • the driver 1300 may be implemented to include any circuit or device driven by the first to fourth pulse width modulation signals PWM1, PWM2, PWM3, PWM4.
  • the present invention by generating a plurality of independent pulse width modulated signals, it is possible to provide an apparatus for generating a pulse width modulated signal which reduces unnecessary power consumption and reduces size, manufacturing cost and complexity. Therefore, the present invention can be applied to an electronic system including the pulse width modulated signal generating device, and particularly to a system including a voltage, a current detection circuit, a light emitting diode circuit, and the like.

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Manipulation Of Pulses (AREA)
  • Control Of Amplification And Gain Control (AREA)

Abstract

4채널 펄스 폭 변조 신호 생성 장치는 프로그래머블 로직부, 이진 카운터부, 4채널 이진 비교부 및 출력 버퍼부를 포함한다. 프로그래머블 로직부는 4비트인 선택 신호의 논리 레벨을 기초로 8비트의 디지털 입력 신호를 래치하여 각각 8비트인 제1 내지 제4 프로그램 신호들을 생성하도록 프로그램된다. 이진 카운터부는 클럭 신호 및 제어 신호에 기초하여 순차적으로 업 카운트되는 8비트의 카운트 신호를 생성한다. 4채널 이진 비교부는 카운트 신호와 제1 내지 제4 프로그램 신호들을 각각 비교하여 서로 독립적인 제1 내지 제4 펄스 폭 변조 신호들을 생성한다. 출력 버퍼부는 제1 내지 제4 펄스 폭 변조 신호들을 저장하여 출력한다. 제1 내지 제4 펄스 폭 변조 신호들의 주파수는 클럭 신호의 주파수를 28 의 분주비로 분주한 값을 각각 가진다. 제1 내지 제4 펄스 폭 변조 신호들의 논리 레벨은 카운트 신호와 제1 내지 제4 프로그램 신호들의 비교 결과에 따라 제1 또는 제2 논리 레벨을 가진다.

Description

4채널 펄스 폭 변조 신호 생성 장치 및 이를 포함하는 전자 시스템
본 발명은 구동 신호를 생성하는 장치에 관한 것으로, 보다 상세하게는 4채널 펄스 폭 변조 신호 생성 장치 및 이를 포함하는 전자 시스템에 관한 것이다.
펄스 폭 변조(pulse width modulation, PWM) 방식은 입력 신호의 크기에 따라서 출력 펄스의 폭, 즉 출력 신호의 듀티 사이클(duty cycle)을 변화시켜 변조하는 방식으로서, 고효율, 고해상도 및 저전력 특성으로 인해 계측, 통신, 전력 제어 및 변환 등의 다양한 애플리케이션에 널리 적용되고 있으며, 특히 증폭기(예를 들어, 클래스 D 증폭기)나 데이터 처리 장치(예를 들어, 오디오 처리 장치)에 널리 사용되고 있다.
일반적으로, 종래의 펄스 폭 변조 신호 생성 장치는 하나의 입력 신호를 변조하여 하나의 펄스 폭 변조 신호를 생성하며, 복수의 논리 소자들을 포함하여 구현된다. 펄스 폭 변조 신호에 기초하여 구동되는 시스템에서, 복수의 애플리케이션들을 구동하기 위해서는 서로 독립적으로 변화되는 복수의 펄스 폭 변조 신호들을 생성해야 하며, 복수 개의 펄스 폭 변조 신호 생성 장치들이 필요하게 된다. 하지만, 이 경우 소비 전력이 증가하고 시스템의 크기, 회로의 복잡도 및 제조 비용이 증가하는 문제점이 발생할 수 있다. 따라서 소비 전력이 적고 구조가 간단하면서 서로 독립적인 복수의 펄스 폭 변조 신호들을 생성할 수 있는 장치가 요구된다.
상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은 독립적인 4개의 펄스 폭 변조 신호를 생성하는 4채널 펄스 폭 변조 신호 생성 장치를 제공하는 것이다.
본 발명의 다른 목적은 상기 4채널 펄스 폭 변조 신호 생성 장치를 포함하는 전자 시스템을 제공하는 것이다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 4채널 펄스 폭 변조 신호 생성 장치는 프로그래머블 로직부, 이진 카운터부, 4채널 이진 비교부 및 출력 버퍼부를 포함한다. 상기 프로그래머블 로직부는 8비트의 디지털 입력 신호 및 4비트의 선택 신호를 수신하고, 상기 선택 신호의 각 비트들의 논리 레벨을 기초로 상기 디지털 입력 신호를 래치하여 각각 8비트인 제1 내지 제4 프로그램 신호들을 생성하도록 프로그램된다. 상기 이진 카운터부는 클럭 신호 및 제어 신호를 수신하고, 상기 클럭 신호 및 상기 제어 신호에 기초하여 순차적으로 업 카운트되는 8비트의 카운트 신호를 생성한다. 상기 4채널 이진 비교부는 상기 카운트 신호와 상기 제1 내지 제4 프로그램 신호들을 각각 비교하여 서로 독립적인 제1 내지 제4 펄스 폭 변조 신호들을 생성한다. 상기 출력 버퍼부는 상기 제1 내지 제4 펄스 폭 변조 신호들을 저장하여 출력한다. 상기 제1 내지 제4 펄스 폭 변조 신호들의 주파수는 상기 클럭 신호의 주파수를 28 의 분주비로 분주한 값을 각각 가진다. 상기 카운트 신호의 크기가 상기 제1 내지 제4 프로그램 신호들의 크기보다 각각 크거나 같은 경우에 상기 제1 내지 제4 펄스 폭 변조 신호들의 논리 레벨은 제1 논리 레벨에 각각 상응하고, 상기 카운트 신호의 크기가 상기 제1 내지 제4 프로그램 신호들의 크기보다 각각 작은 경우에 상기 제1 내지 제4 펄스 폭 변조 신호들의 논리 레벨은 제2 논리 레벨에 각각 상응한다.
일 실시예에서, 상기 프로그래머블 로직부는 제1 프로그래머블 로직, 제2 프로그래머블 로직, 제3 프로그래머블 로직 및 제4 프로그래머블 로직을 포함할 수 있다. 상기 제1 프로그래머블 로직은 상기 디지털 입력 신호 및 상기 선택 신호의 제1 비트를 수신하고, 상기 선택 신호의 제1 비트가 인에이블된 경우에 상기 디지털 입력 신호를 래치하여 상기 제1 프로그램 신호를 생성하고 상기 생성된 제1 프로그램 신호를 저장하고 출력하며, 상기 선택 신호의 제1 비트가 디스에이블된 경우에 상기 저장된 제1 프로그램 신호를 출력한다. 상기 제2 프로그래머블 로직은 상기 디지털 입력 신호 및 상기 선택 신호의 제2 비트를 수신하고, 상기 선택 신호의 제2 비트가 인에이블된 경우에 상기 디지털 입력 신호를 래치하여 상기 제2 프로그램 신호를 생성하고 상기 생성된 제2 프로그램 신호를 저장하고 출력하며, 상기 선택 신호의 제2 비트가 디스에이블된 경우에 상기 저장된 제2 프로그램 신호를 출력한다. 상기 제3 프로그래머블 로직은 상기 디지털 입력 신호 및 상기 선택 신호의 제3 비트를 수신하고, 상기 선택 신호의 제3 비트가 인에이블된 경우에 상기 디지털 입력 신호를 래치하여 상기 제3 프로그램 신호를 생성하고 상기 생성된 제3 프로그램 신호를 저장하고 출력하며, 상기 선택 신호의 제3 비트가 디스에이블된 경우에 상기 저장된 제3 프로그램 신호를 출력한다. 상기 제4 프로그래머블 로직은 상기 디지털 입력 신호 및 상기 선택 신호의 제4 비트를 수신하고, 상기 선택 신호의 제4 비트가 인에이블된 경우에 상기 디지털 입력 신호를 래치하여 상기 제4 프로그램 신호를 생성하고 상기 생성된 제4 프로그램 신호를 저장하고 출력하며, 상기 선택 신호의 제4 비트가 디스에이블된 경우에 상기 저장된 제4 프로그램 신호를 출력한다.
일 실시예에서, 상기 4채널 이진 비교부는 제1 이진 비교부, 제2 이진 비교부, 제3 이진 비교부 및 제4 이진 비교부를 포함할 수 있다. 상기 제1 이진 비교부는 상기 카운트 신호와 상기 제1 프로그램 신호를 비교하여 상기 카운트 신호의 크기가 상기 제1 프로그램 신호의 크기보다 크거나 같은 경우에 상기 제1 논리 레벨을 가지고 상기 카운트 신호의 크기가 상기 제1 프로그램 신호의 크기보다 작은 경우에 상기 제2 논리 레벨을 가지는 상기 제1 펄스 폭 변조 신호를 생성한다. 상기 제2 이진 비교부는 상기 카운트 신호와 상기 제2 프로그램 신호를 비교하여 상기 카운트 신호의 크기가 상기 제2 프로그램 신호의 크기보다 크거나 같은 경우에 상기 제1 논리 레벨을 가지고 상기 카운트 신호의 크기가 상기 제2 프로그램 신호의 크기보다 작은 경우에 상기 제2 논리 레벨을 가지는 상기 제2 펄스 폭 변조 신호를 생성한다. 상기 제3 이진 비교부는 상기 카운트 신호와 상기 제3 프로그램 신호를 비교하여 상기 카운트 신호의 크기가 상기 제3 프로그램 신호의 크기보다 크거나 같은 경우에 상기 제1 논리 레벨을 가지고 상기 카운트 신호의 크기가 상기 제3 프로그램 신호의 크기보다 작은 경우에 상기 제2 논리 레벨을 가지는 상기 제3 펄스 폭 변조 신호를 생성한다. 상기 제4 이진 비교부는 상기 카운트 신호와 상기 제4 프로그램 신호를 비교하여 상기 카운트 신호의 크기가 상기 제4 프로그램 신호의 크기보다 크거나 같은 경우에 상기 제1 논리 레벨을 가지고 상기 카운트 신호의 크기가 상기 제4 프로그램 신호의 크기보다 작은 경우에 상기 제2 논리 레벨을 가지는 상기 제4 펄스 폭 변조 신호를 생성한다.
일 실시예에서, 상기 제1 이진 비교부는 하위 비트 비교기 및 상위 비트 비교기를 포함할 수 있다. 상기 하위 비트 비교기는 전원 전압, 접지 전압, 상기 카운트 신호의 하위 4비트 및 상기 제1 프로그램 신호의 하위 4비트를 수신하고, 상기 전원 전압 및 상기 접지 전압을 기초로 상기 카운트 신호의 하위 4비트와 상기 제1 프로그램 신호의 하위 4비트를 비교하여 제1 비교 신호 및 제2 비교 신호를 생성한다. 상기 상위 비트 비교기는 상기 전원 전압, 상기 제1 비교 신호, 상기 제2 비교 신호, 상기 카운트 신호의 상위 4비트 및 상기 제1 프로그램 신호의 상위 4비트를 수신하고, 상기 전원 전압, 상기 제1 비교 신호 및 상기 제2 비교 신호를 기초로 상기 카운트 신호의 상위 4비트와 상기 제1 프로그램 신호의 상위 4비트를 비교하여 상기 제1 펄스 폭 변조 신호를 생성한다.
일 실시예에서, 상기 제2 내지 제4 이진 비교부들은 각각 상기 제1 이진 비교부와 동일한 구성을 가질 수 있다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 전자 시스템은 마이크로 프로세서, 4채널 펄스 폭 변조 신호 생성 장치 및 구동부를 포함한다. 상기 마이크로 프로세서는 클럭 신호, 제어 신호, 8비트의 디지털 입력 신호 및 4비트의 선택 신호를 제공한다. 상기 4채널 펄스 폭 변조 신호 생성 장치는 상기 선택 신호의 각 비트들의 논리 레벨을 기초로 상기 디지털 입력 신호를 래치하여 각각 8비트인 제1 내지 제4 프로그램 신호들을 생성하고, 상기 클럭 신호 및 상기 제어 신호에 기초하여 순차적으로 업 카운트되는 8비트의 카운트 신호를 생성하며, 상기 카운트 신호와 상기 제1 내지 제4 프로그램 신호들을 각각 비교하여 서로 독립적인 제1 내지 제4 펄스 폭 변조 신호들을 생성한다. 상기 구동부는 상기 제1 내지 제4 펄스 폭 변조 신호들에 기초하여 구동된다. 상기 제1 내지 제4 펄스 폭 변조 신호들의 주파수는 상기 클럭 신호의 주파수를 28 의 분주비로 분주한 값을 각각 가진다. 상기 카운트 신호의 크기가 상기 제1 내지 제4 프로그램 신호들의 크기보다 각각 크거나 같은 경우에 상기 제1 내지 제4 펄스 폭 변조 신호들의 논리 레벨은 제1 논리 레벨에 각각 상응하고, 상기 카운트 신호의 크기가 상기 제1 내지 제4 프로그램 신호들의 크기보다 각각 작은 경우에 상기 제1 내지 제4 펄스 폭 변조 신호들의 논리 레벨은 제2 논리 레벨에 각각 상응한다.
상기와 같은 본 발명의 실시예들에 따른 펄스 폭 변조 신호 생성 장치는 독립적인 복수 개의 펄스 폭 변조 신호들을 생성함으로써, 불필요한 전력 소비를 감소시키고, 펄스 폭 변조 신호 생성 장치의 크기, 제조 비용 및 복잡도를 감소시킬 수 있다.
다만, 본 발명의 효과는 상기 언급된 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 4채널 펄스 폭 변조 신호 생성 장치를 나타내는 블록도이다.
도 2는 도 1의 4채널 펄스 폭 변조 신호 생성 장치에 포함된 프로그래머블 로직부의 일 예를 나타내는 블록도이다.
도 3은 도 1의 4채널 펄스 폭 변조 신호 생성 장치에 포함된 이진 카운터부의 일 예를 나타내는 회로도이다.
도 4는 도 1의 4채널 펄스 폭 변조 신호 생성 장치에 포함된 4채널 이진 비교부의 일 예를 나타내는 블록도이다.
도 5는 도 4의 4채널 이진 비교부에 포함된 제1 이진 비교부의 일 예를 나타내는 블록도이다.
도 6은 도 5의 제1 이진 비교부에 포함된 하위 비트 비교기의 일 예를 나타내는 회로도이다.
도 7은 도 6의 하위 비트 비교기의 입력 신호들의 논리 레벨에 따른 출력 신호들의 논리 레벨을 나타내는 표이다.
도 8은 본 발명의 일 실시예에 따른 4채널 펄스 폭 변조 신호 생성 장치를 포함하는 전자 시스템을 나타내는 블록도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 구성요소에 대해 사용하였다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 본 발명의 일 실시예에 따른 4채널 펄스 폭 변조 신호 생성 장치(100)를 나타내는 블록도이다.
도 1을 참조하면, 4채널 펄스 폭 변조 신호 생성 장치(100)는 프로그래머블 로직부(200), 이진 카운터부(300), 4채널 이진 비교부(400) 및 출력 버퍼부(500)를 포함한다.
프로그래머블 로직부(200)는 사용자에 의해 동작이 프로그램된다. 즉, 사용자는 특정한 언어나 심벌을 이용한 설계를 통해 스키메틱(schematic) 등의 툴을 사용하여 프로그램을 작성한 후 상기 작성된 프로그램을 프로그래머블 로직부(200)에 다운로딩하여 동작시킬 수 있다. 상기 프로그램을 작성하기 위해서 PALASM, ABEL 등과 같이 복잡도(complexity)가 낮은 장치에 사용되는 언어 및 HDL(Hardware Description Language), AHDL(Altera HDL), VHDL(Very High Speed Integrated Circuit (VHSIC) HDL), Verilog 등과 같이 복잡도가 높은 장치에 사용되는 언어 등이 사용될 수 있다. 한편, 프로그래머블 로직부(200)는 FPGA(Field Programmable Gate Array), CPLD(Complex Programmable Logic Device), DFA(D Fabric Array) 또는 그 밖의 PLD(Programmable logic device) 구조의 유닛들을 포함하여 구현될 수 있다.
프로그래머블 로직부(200)는 디지털 입력 신호(D) 및 선택 신호(S)를 수신한다. 프로그래머블 로직부(200)는 선택 신호(S)의 논리 레벨에 기초하여 디지털 입력 신호(D)에 대해 논리 연산을 수행하고 제1 내지 제4 프로그램 신호들(PS1, PS2, PS3, PS4)을 생성하도록 프로그램된다. 예를 들어, 상기 논리 연산은 래치 연산일 수 있으며, 프로그래머블 로직부(200)는 상기 선택 신호(S)의 논리 레벨을 기초로 디지털 입력 신호(D)를 래치하여 제1 내지 제4 프로그램 신호들(PS1, PS2, PS3, PS4)을 생성하도록 플립플롭의 형태로 프로그램될 수 있다.
일 실시예에서, 디지털 입력 신호(D) 및 선택 신호(S)는 복수의 비트들로 구성될 수 있다. 예를 들어 디지털 입력 신호(D)는 8비트의 디지털 신호일 수 있으며, 선택 신호(S)는 4비트의 디지털 신호일 수 있다. 이 경우 제1 내지 제4 프로그램 신호들(PS1, PS2, PS3, PS4)은 각각 디지털 입력 신호(D)와 동일한 비트수인 8비트의 디지털 신호들일 수 있다. 실시예에 따라서, 디지털 입력 신호(D)는 4N(N은 2이상의 자연수)개의 비트들로 구성된 디지털 신호일 수 있으며, 선택 신호(S)는 N개의 비트들로 구성된 디지털 신호일 수 있다. 또한 선택 신호(S)의 각 비트들의 논리 레벨에 따라 프로그래머블 로직부(200)의 동작이 상이할 수 있으며, 이에 대한 설명은 도 2를 참조하여 후술하도록 한다.
이진 카운터부(300)는 클럭 신호(CCK) 및 제어 신호(CON)를 수신한다. 일 실시예에서, 클럭 신호(CCK)는 메인 프로세서에서 사용되는 메인 클럭 신호를 미리 정해진 분주비만큼 분주한 주파수를 가질 수 있다. 예를 들어, 상기 미리 정해진 분주비는 26, 즉 64일 수 있으며, 상기 메인 클럭 신호의 주파수가 11.0592Mhz인 경우 클럭 신호(CCK)의 주파수는 172.8Khz일 수 있다. 또한 제어 신호(CON)는 클럭 인에이블 신호(CCKEN), 초기화 신호(CCLR), 레지스터 클럭 신호(RCK) 및 출력 인에이블 신호(G) 등을 포함할 수 있다.
이진 카운터부(300)는 클럭 신호(CCK) 및 제어 신호(CON)에 기초하여 순차적으로 업데이트되는 카운트 신호(CS)를 생성한다. 디지털 입력 신호(D) 및 제1 내지 제4 프로그램 신호들(PS1, PS2, PS3, PS4)이 각각 8비트의 디지털 신호이므로, 카운트 신호(CS) 또한 동일하게 8비트의 디지털 신호일 수 있다. 즉, 카운트 신호(CS)는 "00000000"부터 "11111111"까지 28, 즉 256회의 카운트를 수행할 수 있고, "11111111"까지 카운트 수행을 완료한 경우 "00000000"부터 다시 반복적으로 카운트를 수행할 수 있다.
일 실시예에서, 카운트 신호(CS)의 비트 수에 기초하여 최종적으로 생성되는 제1 내지 제4 펄스 폭 변조 신호들(PWM1, PWM2, PWM3, PWM4)의 주파수가 결정될 수 있다. 예를 들어 상기 카운트 신호(CS)가 4N개의 비트들로 구성된 디지털 신호인 경우, 상기 제1 내지 제4 펄스 폭 변조 신호들(PWM1, PWM2, PWM3, PWM4)의 주파수는 상기 클럭 신호(CCK)의 주파수를 24N 의 분주비로 분주한 값을 각각 가질 수 있다. 상술된 것처럼 카운트 신호(CS)가 8비트의 디지털 신호이고 상기 클럭 신호(CCK)의 주파수가 172.8Khz인 경우, 상기 제1 내지 제4 펄스 폭 변조 신호들(PWM1, PWM2, PWM3, PWM4)의 주파수는 각각 상기 클럭 신호(CCK)의 주파수를 28, 즉 256의 분주비로 분주한 값인 675Hz일 수 있다.
4채널 이진 비교부(400)는 카운트 신호(CS) 및 제1 내지 제4 프로그램 신호들(PS1, PS2, PS3, PS4)을 수신한다. 4채널 이진 비교부(400)는 카운트 신호(CS)와 제1 내지 제4 프로그램 신호들(PS1, PS2, PS3, PS4)을 각각 비교하여 서로 독립적인 제1 내지 제4 펄스 폭 변조 신호들(PWM1, PWM2, PWM3, PWM4)을 포함하는 펄스 폭 변조 신호 셋(PWM)을 생성한다. 즉, 4채널 이진 비교부(400)는 카운트 신호(CS)와 제1 프로그램 신호(PS1)를 비교하여 제1 펄스 폭 변조 신호(PWM1)를 생성하고, 카운트 신호(CS)와 제2 프로그램 신호(PS2)를 비교하여 제2 펄스 폭 변조 신호(PWM2)를 생성하고, 카운트 신호(CS)와 제3 프로그램 신호(PS3)를 비교하여 제3 펄스 폭 변조 신호(PWM3)를 생성하며, 카운트 신호(CS)와 제4 프로그램 신호(PS4)를 비교하여 제4 펄스 폭 변조 신호(PWM4)를 생성한다. 제1 내지 제4 펄스 폭 변조 신호들(PWM1, PWM2, PWM3, PWM4)은 서로 독립적으로 생성되며, 어느 하나의 펄스 폭 변조 신호의 변화가 나머지 펄스 폭 변조 신호들에 영향을 미치지 않는다.
일 실시예에서, 카운트 신호(CS)의 크기가 제1 내지 제4 프로그램 신호들(PS1, PS2, PS3, PS4)의 크기보다 각각 크거나 같은 경우 제1 내지 제4 펄스 폭 변조 신호들(PWM1, PWM2, PWM3, PWM4)의 논리 레벨은 제1 논리 레벨에 각각 상응하고, 상기 카운트 신호(CS)의 크기가 상기 제1 내지 제4 프로그램 신호들(PS1, PS2, PS3, PS4)의 크기보다 각각 작은 경우 상기 제1 내지 제4 펄스 폭 변조 신호들(PWM1, PWM2, PWM3, PWM4)의 논리 레벨은 제2 논리 레벨에 각각 상응할 수 있다. 상기 제1 논리 레벨은 논리 로우 레벨일 수 있고, 상기 제2 논리 레벨은 논리 하이 레벨일 수 있다. 예를 들어, 상기 제1 펄스 폭 변조 신호(PWM1)의 논리 레벨은 상기 카운트 신호(CS)의 크기가 상기 제1 프로그램 신호(PS1)의 크기보다 크거나 같은 경우 상기 제1 논리 레벨을 가지고 상기 카운트 신호(CS)의 크기가 상기 제1 프로그램 신호(PS1)의 크기보다 작은 경우 상기 제2 논리 레벨을 가질 수 있다.
4채널 이진 비교부(400)는 카운트 신호(CS)와 제1 프로그램 신호(PS1)를 지속적으로 비교하여 상기 비교 결과에 따라 상기 제1 펄스 폭 변조 신호(PWM1)의 논리 레벨을 변경할 수 있으며, 상기 제1 펄스 폭 변조 신호(PWM1)의 논리 레벨의 천이 시점을 조절할 수 있다. 본 발명에 따른 실시예들에서, 카운트 신호(CS)는 "00000000"부터 업 카운트되므로, 상기 제1 펄스 폭 변조 신호(PWM1)의 논리 레벨은 카운트 초기에는 상기 제2 논리 레벨을 가질 수 있으며, 상기 카운트 신호(CS)의 크기가 상기 제1 프로그램 신호(PS1)의 크기와 같아지는 시점에서 상기 제1 논리 레벨로 천이할 수 있다. 즉, 4채널 이진 비교부(400)는 상기 카운트 신호(CS)의 크기가 상기 제1 프로그램 신호(PS1)의 크기와 같아지는 시점을 조절함으로써, 상기 제1 펄스 폭 변조 신호(PWM1)의 논리 레벨이 천이하는 시점을 조절할 수 있으며, 따라서 제1 펄스 폭 변조 신호(PWM1)의 듀티 사이클(duty cycle)을 변경시킬 수 있고 원하는 듀티 사이클을 가지는 펄스 폭 변조 신호들을 생성할 수 있다. 또한 제2 내지 제4 펄스 폭 변조 신호들(PWM2, PWM3, PWM4)에 대해서도 이와 유사한 동작을 통해 듀티 사이클(duty cycle)을 변경시킬 수 있다. 이 때 제1 내지 제4 펄스 폭 변조 신호들(PWM1, PWM2, PWM3, PWM4)의 듀티 사이클은 각각 독립적으로 변경된다.
출력 버퍼부(500)는 제1 내지 제4 펄스 폭 변조 신호들(PWM1, PWM2, PWM3, PWM4)을 포함하는 펄스 폭 변조 신호 셋(PWM)을 수신하여 이를 저장하고 제1 내지 제4 펄스 폭 변조 신호들(PWM1, PWM2, PWM3, PWM4)을 출력한다.
도 2는 도 1의 4채널 펄스 폭 변조 신호 생성 장치(100)에 포함된 프로그래머블 로직부(200a)의 일 예를 나타내는 블록도이다.
도 2를 참조하면, 프로그래머블 로직부(200a)는 제1 프로그래머블 로직(210), 제2 프로그래머블 로직(220), 제3 프로그래머블 로직(230) 및 제4 프로그래머블 로직(240)을 포함할 수 있다.
제1 프로그래머블 로직(210)은 디지털 입력 신호(D) 및 선택 신호(S)의 제1 비트(S1)를 수신한다. 제1 프로그래머블 로직(210)은 선택 신호(S)의 제1 비트(S1)의 논리 레벨에 기초하여 디지털 입력 신호(D)에 대해 논리 연산을 수행하고 제1 프로그램 신호(PS1)를 생성하도록 프로그램된다. 예를 들어 선택 신호(S)의 제1 비트(S1)가 인에이블된 경우에, 제1 프로그래머블 로직(210)은 디지털 입력 신호(D)를 래치하여 제1 프로그램 신호(PS1)를 생성할 수 있고, 상기 생성된 제1 프로그램 신호(PS1)를 저장함과 동시에 출력할 수 있다. 즉, 제1 프로그래머블 로직(210)은 플립플롭의 형태로 프로그램될 수 있다. 선택 신호(S)의 제1 비트(S1)가 디스에이블된 경우에, 제1 프로그래머블 로직(210)은 상기 이전에 생성되어 저장된 제1 프로그램 신호(PS1)를 계속적으로 출력할 수 있다. 실시예에 따라서, 제1 프로그래머블 로직(210)은 FPGA, CPLD 및 DFA 등의 구조로 구현될 수 있으며, PALASM, ABEL, HDL, AHDL, VHDL, Verilog 등의 언어로 프로그램될 수 있다.
제2 내지 제4 프로그래머블 로직들(220, 230, 240)은 각각 선택 신호(S)의 제2 내지 제4 비트들(S2, S3, S4)을 수신하는 것을 제외하면 제1 프로그래머블 로직(210)과 실질적으로 동일한 구성을 가질 수 있으며, 실질적으로 동일한 동작을 수행할 수 있다. 즉, 제2 프로그래머블 로직(220)은 선택 신호(S)의 제2 비트(S2)가 인에이블된 경우에는 디지털 입력 신호(D)를 래치하여 제2 프로그램 신호(PS2)를 생성할 수 있고 상기 생성된 제2 프로그램 신호(PS2)를 저장함과 동시에 출력할 수 있으며, 선택 신호(S)의 제2 비트(S2)가 디스에이블된 경우에는 상기 이전에 생성되어 저장된 제2 프로그램 신호(PS2)를 계속적으로 출력할 수 있다. 제3 프로그래머블 로직(230)은 선택 신호(S)의 제3 비트(S3)가 인에이블된 경우에는 디지털 입력 신호(D)를 래치하여 제3 프로그램 신호(PS3)를 생성할 수 있고 상기 생성된 제3 프로그램 신호(PS3)를 저장함과 동시에 출력할 수 있으며, 선택 신호(S)의 제3 비트(S3)가 디스에이블된 경우에는 상기 이전에 생성되어 저장된 제3 프로그램 신호(PS3)를 계속적으로 출력할 수 있다. 제4 프로그래머블 로직(240)은 선택 신호(S)의 제4 비트(S4)가 인에이블된 경우에는 디지털 입력 신호(D)를 래치하여 제4 프로그램 신호(PS4)를 생성할 수 있고 상기 생성된 제4 프로그램 신호(PS4)를 저장함과 동시에 출력할 수 있으며, 선택 신호(S)의 제4 비트(S4)가 디스에이블된 경우에는 상기 이전에 생성되어 저장된 제4 프로그램 신호(PS4)를 계속적으로 출력할 수 있다. 다만, 제1 내지 제4 프로그래머블 로직들(210, 220, 230, 240)의 래치 타이밍 또는 래치 주기 등과 같은 대칭 동작의 특성은 사용자의 프로그램 방식에 따라 상이할 수 있다.
일 실시예에서, 제1 내지 제4 프로그래머블 로직들(210, 220, 230, 240)은 선택 신호(S)의 각 비트들(S1, S2, S3, S4)이 인에이블된 경우에 생성된 제1 내지 제4 프로그램 신호들(PS1, PS2, PS3, PS4)을 저장하기 위한 레지스터들을 각각 포함할 수 있다. 예를 들어 제1 프로그래머블 로직(210)은 제1 레지스터(미도시)를 포함하고, 선택 신호(S)의 제1 비트(S1)가 인에이블된 경우에는 제1 프로그램 신호(PS1)를 생성하여 상기 제1 레지스터에 저장하고 출력하며, 선택 신호(S)의 제1 비트(S1)가 디스에이블된 경우에는 이전에 생성되어 상기 제1 레지스터에 저장된 제1 프로그램 신호(PS1)를 계속적으로 출력할 수 있다.
제1 내지 제4 프로그래머블 로직들(210, 220, 230, 240)은 선택 신호(S)의 각 비트들(S1, S2, S3, S4) 중 하나만을 수신하여 상기 수신된 비트들이 인에이블된 경우에는 래칭 동작을 통해 제1 내지 제4 프로그램 신호들(PS1, PS2, PS3, PS4)을 각각 업데이트할 수 있으며, 따라서 선택 신호(S)는 각 비트들(S1, S2, S3, S4) 중 하나의 비트만 인에이블될 수도 있고, 두 개 이상의 비트들이 동시에 인에이블될 수도 있다.
도 3은 도 1의 4채널 펄스 폭 변조 신호 생성 장치(100)에 포함된 이진 카운터부(300a)의 일 예를 나타내는 회로도이다.
도 3을 참조하면, 이진 카운터부(300a)는 제1 내지 제8 플립플롭들(FF1-FF8), 제1 내지 제8 레지스터들(REG1-REG8), 복수의 인버터들(INV11-INV22), 복수의 NAND 게이트들(NAND11-NAND27) 및 복수의 NOR 게이트들(NOR11-NOR15)을 포함할 수 있다.
이진 카운터부(300a)는 클럭 신호(CCK), 클럭 인에이블 신호(CCKEN), 초기화 신호(CCLR), 레지스터 클럭 신호(RCK) 및 출력 인에이블 신호(G)에 기초하여, 카운터 신호(CS)의 각 비트들에 상응하고 순차적으로 업데이트되는 제1 내지 제8 카운트 비트 신호들(CS0-CS7)을 생성한다.
이진 카운터부(300a)는 제1 내지 제8 플립플롭들(FF1-FF8) 각각의 전단의 출력이 후단의 입력에 인가되는 리플 카운터의 형태로 구현될 수 있다. 예를 들어 제1 플립플롭(FF1)의 입력에는 인버터들(INV15, INV11)을 통하여 클럭 인에이블 신호(CCKEN)가 제공될 수 있고, 제1 플립플롭(FF1)의 출력은 NAND 게이트(NAND11)를 통하여 제2 플립플롭(FF2)의 입력에 제공될 수 있다. 또한 제1 내지 제8 플립플롭들(FF1-FF8)의 출력은 제1 내지 제8 레지스터들(REG1-REG8)에 각각 제공되며, 제1 내지 제8 레지스터들(REG1-REG8)은 제1 내지 제8 카운트 비트 신호들(CS0-CS7)을 각각 출력한다. 예를 들어 제1 플립플롭(FF1)의 출력은 제1 레지스터(REG1)에 제공되며, 제1 레지스터(REG)는 카운트 신호(CS)의 최하위 비트(least significant nit, LSB)에 해당하는 제1 카운트 비트 신호(CS0)를 출력한다.
클럭 신호(CCK)는 제1 내지 제8 플립플롭들(FF1-FF8)을 구동시키고, 레지스터 클럭 신호(RCK)는 제1 내지 제8 레지스터들(REG1-REG8)을 구동시키고, 클럭 인에이블 신호(CCKEN)는 클럭 신호(CCK)를 제어하고, 출력 인에이블 신호(G)는 제1 내지 제8 카운트 비트 신호들(CS0-CS7)의 출력을 제어하며, 초기화 신호(CCLR)는 제1 내지 제8 카운트 비트 신호들(CS0-CS7)을 초기화시킨다. 리플 캐리 출력 신호(RCO)는 이진 카운터부(300a)의 분해능을 향상시키기 위해 제공되는 신호이며, 하기의 [수학식 1]과 같은 논리 레벨을 가질 수 있다.
수학식 1
Figure PCTKR2011004875-appb-M000001
도 4는 도 1의 4채널 펄스 폭 변조 신호 생성 장치(100)에 포함된 4채널 이진 비교부(400a)의 일 예를 나타내는 블록도이다.
도 4를 참조하면, 4채널 이진 비교부(400a)는 제1 이진 비교부(410), 제2 이진 비교부(420), 제3 이진 비교부(430) 및 제4 이진 비교부(440)를 포함할 수 있다.
제1 이진 비교부(410)는 카운트 신호(CS)와 제1 프로그램 신호(PS1)를 비교하여 상기 카운트 신호(CS)의 크기가 상기 제1 프로그램 신호(PS1)의 크기보다 크거나 같은 경우에 상기 제1 논리 레벨을 가지고 상기 카운트 신호(CS)의 크기가 상기 제1 프로그램 신호(PS1)의 크기보다 작은 경우에 상기 제2 논리 레벨을 가지는 제1 펄스 폭 변조 신호(PWM1)를 생성한다. 상기 제1 논리 레벨은 논리 로우 레벨일 수 있고, 상기 제2 논리 레벨은 논리 하이 레벨일 수 있다.
제2 내지 제4 이진 비교부들(420, 430, 440)은 각각 제2 내지 제4 프로그램 신호(PS2, PS3, PS4)들을 수신하는 것을 제외하면 제1 이진 비교부(410)와 실질적으로 동일한 구성을 가지며, 실질적으로 동일한 동작을 수행한다. 즉, 제2 이진 비교부(420)는 카운트 신호(CS)와 제2 프로그램 신호(PS2)를 비교하여 상기 카운트 신호(CS)의 크기가 상기 제2 프로그램 신호(PS2)의 크기보다 크거나 같은 경우에 상기 제1 논리 레벨을 가지고 상기 카운트 신호(CS)의 크기가 상기 제2 프로그램 신호(PS2)의 크기보다 작은 경우에 상기 제2 논리 레벨을 가지는 제2 펄스 폭 변조 신호(PWM2)를 생성할 수 있다. 제3 이진 비교부(430)는 카운트 신호(CS)와 제3 프로그램 신호(PS3)를 비교하여 상기 카운트 신호(CS)의 크기가 상기 제3 프로그램 신호(PS3)의 크기보다 크거나 같은 경우에 상기 제1 논리 레벨을 가지고 상기 카운트 신호(CS)의 크기가 상기 제3 프로그램 신호(PS3)의 크기보다 작은 경우에 상기 제2 논리 레벨을 가지는 제3 펄스 폭 변조 신호(PWM3)를 생성할 수 있다. 제4 이진 비교부(440)는 카운트 신호(CS)와 제4 프로그램 신호(PS4)를 비교하여 상기 카운트 신호(CS)의 크기가 상기 제4 프로그램 신호(PS4)의 크기보다 크거나 같은 경우에 상기 제1 논리 레벨을 가지고 상기 카운트 신호(CS)의 크기가 상기 제4 프로그램 신호(PS4)의 크기보다 작은 경우에 상기 제2 논리 레벨을 가지는 제4 펄스 폭 변조 신호(PWM4)를 생성할 수 있다.
도 5는 도 4의 4채널 이진 비교부(400a)에 포함된 제1 이진 비교부(410a)의 일 예를 나타내는 블록도이다.
도 5를 참조하면, 제1 이진 비교부(410a)는 하위 비트 비교기(412) 및 상위 비트 비교기(414)를 포함할 수 있다. 하위 비트 비교기(412) 및 상위 비트 비교기(414)는 각각 4비트의 비교기일 수 있으며 캐스캐이드(cascade) 형태로 연결될 수 있다.
하위 비트 비교기(412)는 전원 전압(VDD), 접지 전압(GND), 카운트 신호(CS)의 하위 4비트(CS0, CS1, CS2, CS3) 및 제1 프로그램 신호(PS1)의 하위 4비트(PS10, PS11, PS12, PS13)를 수신한다. 접지 전압(GND)은 하위 비트 비교기(412)의 제1 캐스캐이드 입력 단자(CI11)에 논리 로우 레벨로서 제공되고, 전원 전압(VDD)은 하위 비트 비교기(412)의 제2 및 제3 캐스캐이드 입력 단자들(CI12, CI13)에 논리 하이 레벨로서 제공된다.
하위 비트 비교기(412)는 제1 내지 제3 캐스캐이드 입력 단자들(CI11, CI12, CI13)에 입력된 전원 전압(VDD) 및 접지 전압(GND)을 기초로 카운트 신호(CS)의 하위 4비트(CS0, CS1, CS2, CS3)와 제1 프로그램 신호(PS1)의 하위 4비트(PS10, PS11, PS12, PS13)를 비교하여 상기 비교 결과를 제1 내지 제3 출력 단자들(CO11, CO12, CO13)을 통해 제공한다. 특히 제1 출력 단자(CO11)를 통해 제1 비교 신호(CA)가 제공되고, 제2 출력 단자(CO12)를 통해 제2 비교 신호(CB)가 제공된다. 예를 들어 제1 비교 신호(CA)는 카운트 신호(CS)의 하위 4비트(CS0, CS1, CS2, CS3)가 제1 프로그램 신호(PS1)의 하위 4비트(PS10, PS11, PS12, PS13)보다 크거나 같은 경우에 제1 논리 레벨을 가지고, 카운트 신호(CS)의 하위 4비트(CS0, CS1, CS2, CS3)가 제1 프로그램 신호(PS1)의 하위 4비트(PS10, PS11, PS12, PS13)보다 작은 경우에 제2 논리 레벨을 가질 수 있다. 제2 비교 신호(CB)는 카운트 신호(CS)의 하위 4비트(CS0, CS1, CS2, CS3)가 제1 프로그램 신호(PS1)의 하위 4비트(PS10, PS11, PS12, PS13)보다 크거나 작은 경우에 상기 제1 논리 레벨을 가지고, 카운트 신호(CS)의 하위 4비트(CS0, CS1, CS2, CS3)와 제1 프로그램 신호(PS1)의 하위 4비트(PS10, PS11, PS12, PS13)가 같은 경우에 상기 제2 논리 레벨을 가질 수 있다. 상기 제1 논리 레벨은 논리 로우 레벨일 수 있고, 상기 제2 논리 레벨은 논리 하이 레벨일 수 있다.
상위 비트 비교기(414)는 전원 전압(VDD), 제1 비교 신호(CA), 제2 비교 신호(CB). 카운트 신호(CS)의 상위 4비트(CS4, CS5, CS6, CS7) 및 제1 프로그램 신호(PS1)의 상위 4비트(PS14, PS15, PS16, PS17)를 수신한다. 제1 비교 전압(CA)은 상위 비트 비교기(414)의 제1 캐스캐이드 입력 단자(CI21)에 제공되고, 제2 비교 전압(CB)은 상위 비트 비교기(414)의 제2 캐스캐이드 입력 단자(CI22)에 제공되며, 전원 전압(VDD)은 상위 비트 비교기(414)의 제3 캐스캐이드 입력 단자(CI23)에 논리 하이 레벨로서 제공된다.
상위 비트 비교기(414)는 제1 내지 제3 캐스캐이드 입력 단자들(CI21, CI22, CI23)에 입력된, 전원 전압(VDD) 및 상기 하위 4비트들의 비교 결과인 제1 및 제2 비교 신호(CA, CB)를 기초로 카운트 신호(CS)의 상위 4비트(CS4, CS5, CS6, CS7)와 제1 프로그램 신호(PS1)의 상위 4비트(PS14, PS15, PS16, PS17)를 비교하고, 상기 최종적인 비교 결과를 제1 내지 제3 출력 단자들(CO21, CO22, CO23)을 통해 제공한다. 특히 제1 출력 단자(CO21)를 통해 제1 펄스 폭 변조 신호(PWM1)가 제공된다. 예를 들어 제1 펄스 폭 변조 신호(PWM1)는 카운트 신호(CS)가 제1 프로그램 신호(PS1)보다 크거나 같은 경우에 제1 논리 레벨을 가지고, 카운트 신호(CS)가 제1 프로그램 신호(PS1)보다 작은 경우에 제2 논리 레벨을 가질 수 있다.
도 5에서는 도 4의 4채널 이진 비교부(400a)에 포함된 이진 비교부들(410, 420, 430, 440) 중 제1 이진 비교부(410a)의 일 예를 도시하였지만, 실시예에 따라서 제2 내지 제4 이진 비교부들(420, 430, 440) 또한 도 5의 제1 이진 비교부(410a)와 동일한 구성을 가질 수 있다.
도 6은 도 5의 제1 이진 비교부(410a)에 포함된 하위 비트 비교기(412a)의 일 예를 나타내는 회로도이다.
도 6을 참조하면, 하위 비트 비교기(412a)는 복수의 인버터들(INV31-INV55), 복수의 NAND 게이트들(NAND31-NAND40) 및 복수의 NOR 게이트들(NOR31-NOR39)을 포함할 수 있다.
하위 비트 비교기(412a)는 먼저 비교하고자 하는 입력들의 각 비트들을 서로 비교한다. 예를 들어, 하위 비트 비교기(412a)는 복수의 논리 연산을 통하여 카운트 신호(CS)의 최하위 비트(CS0)와 제1 프로그램 신호(PS1)의 최하위 비트(PS10)를 서로 비교할 수 있다. 다음에 하위 비트 비교기(412a)는 상기 각 비트들의 비교 결과들과 제1 내지 제3 캐스캐이드 입력 단자들(CI11, CI12, CI13)을 통해 제공된 캐스캐이드 입력 신호들에 대해 논리 연산을 수행하여 제1 내지 제3 출력 단자들(CO11, CO12, CO13)을 통해 상기 최종적인 비교 결과를 제공할 수 있다.
도 7은 도 6의 하위 비트 비교기(412a)의 입력 신호들(CS0, CS1, CS2, CS3, PS10, PS11, PS12, PS13, CI11, CI12, CI13)의 논리 레벨에 따른 출력 신호들(CO11, CO12, CO13)의 논리 레벨을 나타내는 표이다. 도 7에서 X는 don't care 상태를 나타낸다.
이하, 도 5 내지 도 7을 참조하여 하위 비트 비교기(412a)의 동작을 설명하도록 한다.
CASE1은 카운트 신호(CS)의 하위 4비트(CS0, CS1, CS2, CS3)가 제1 프로그램 신호(PS1)의 하위 4비트(PS10, PS11, PS12, PS13)보다 큰 경우를 나타낸다. 예를 들어, 카운트 신호(CS)의 하위 4비트(CS0, CS1, CS2, CS3) 중 최상위 비트(CS3)가 제1 프로그램 신호(PS1)의 하위 4비트(PS10, PS11, PS12, PS13) 중 최상위 비트(PS13)보다 큰 경우 나머지 비트들을 비교할 필요 없이 카운트 신호(CS)의 하위 4비트(CS0, CS1, CS2, CS3)가 제1 프로그램 신호(PS1)의 하위 4비트(PS10, PS11, PS12, PS13)보다 크다고 판단할 수 있다. 상기와 같이 카운트 신호(CS)의 하위 4비트(CS0, CS1, CS2, CS3)가 제1 프로그램 신호(PS1)의 하위 4비트(PS10, PS11, PS12, PS13)보다 크고, 제3 캐스캐이드 입력 단자(CI13)에 제공되는 신호가 논리 하이 레벨을 가지는 경우, 하위 비트 비교기(412a)의 제1 내지 제3 출력 단자들(CO11, CO12, CO13)의 출력은 제1 및 제2 캐스캐이드 입력 단자들(CI11, CI12)에 제공되는 신호들의 논리 레벨에 관계없이, 각각 논리 로우 레벨, 논리 로우 레벨 및 논리 하이 레벨을 가질 수 있다.
CASE2는 카운트 신호(CS)의 하위 4비트(CS0, CS1, CS2, CS3)와 제1 프로그램 신호(PS1)의 하위 4비트(PS10, PS11, PS12, PS13)가 같은 경우를 나타낸다. 이 경우 하위 비트 비교기(412a)의 제1 내지 제3 출력 단자들(CO11, CO12, CO13)의 출력은 캐스캐이드 입력 단자들(CI11, CI12, CI13)에 제공되는 신호들의 논리 레벨에 따라 상이한 논리 레벨을 가질 수 있다.
CASE3은 카운트 신호(CS)의 하위 4비트(CS0, CS1, CS2, CS3)가 제1 프로그램 신호(PS1)의 하위 4비트(PS10, PS11, PS12, PS13)보다 작은 경우를 나타낸다. 이 경우, 하위 비트 비교기(412a)의 제1 내지 제3 출력 단자들(CO11, CO12, CO13)의 출력은 캐스캐이드 입력 단자들(CI11, CI12, CI13)에 제공되는 신호들의 논리 레벨에 관계없이, 각각 논리 하이 레벨, 논리 로우 레벨 및 논리 로우 레벨을 가질 수 있다.
따라서, 도 5의 실시예에서와 같이 제1 캐스캐이드 입력 단자(CI11)에 접지 전압(GND)이 인가되고 제2 및 제3 캐스캐이드 입력 단자(CI12, CI13)에 전원 전압(VDD)이 인가되는 경우에 있어서, 카운트 신호(CS)의 하위 4비트(CS0, CS1, CS2, CS3)가 제1 프로그램 신호(PS1)의 하위 4비트(PS10, PS11, PS12, PS13)보다 큰 경우에는 제3 출력 단자(CO13)만이 논리 하이 레벨을 가지고, 카운트 신호(CS)의 하위 4비트(CS0, CS1, CS2, CS3)와 제1 프로그램 신호(PS1)의 하위 4비트(PS10, PS11, PS12, PS13)가 같은 경우에는 제2 출력 단자(CO12)만이 논리 하이 레벨을 가지며, 카운트 신호(CS)의 하위 4비트(CS0, CS1, CS2, CS3)가 제1 프로그램 신호(PS1)의 하위 4비트(PS10, PS11, PS12, PS13)보다 작은 경우에는 제1 출력 단자(CO11)만이 논리 하이 레벨을 가진다. 즉, 제1 비교 신호(CA)는 카운트 신호(CS)의 하위 4비트(CS0, CS1, CS2, CS3)가 제1 프로그램 신호(PS1)의 하위 4비트(PS10, PS11, PS12, PS13)보다 작은 경우에만 논리 하이 레벨을 가지고, 제2 비교 신호(CB)는 카운트 신호(CS)의 하위 4비트(CS0, CS1, CS2, CS3)와 제1 프로그램 신호(PS1)의 하위 4비트(PS10, PS11, PS12, PS13)가 같은 경우에만 논리 하이 레벨을 가지며, 그 밖의 경우에 제1 및 제2 비교 신호들(CA, CB)은 각각 논리 로우 레벨을 가진다.
도 6에서는 도 5의 제1 이진 비교부(410a)에 포함된 비교기들 중 하위 비트 비교기(412a)의 일 예를 도시하였지만, 실시예에 따라서 상위 비트 비교기(414) 또한 도 6의 하위 비트 비교기(412a)와 동일한 구성을 가질 수 있다. 따라서, 제1 펄스 폭 변조 신호(PWM1)는 카운트 신호(CS)가 제1 프로그램 신호(PS1)보다 크거나 같은 경우에 논리 로우 레벨을 가지고, 카운트 신호(CS)가 제1 프로그램 신호(PS1)보다 작은 경우에 논리 하이 레벨을 가질 수 있다.
본 발명의 일 실시예에 따른 4채널 펄스 폭 변조 신호 생성 장치(100)는 독립적인 4개의 펄스 폭 변조 신호들(PWM1, PWM2, PWM3, PWM4)을 생성함으로써, 불필요한 전력 소비를 감소시키고, 펄스 폭 변조 신호 생성 장치의 크기, 제조 비용 및 복잡도를 감소시킬 수 있다.
한편, 도 1 내지 도 7을 참조하여 4개의 펄스 폭 변조 신호들(PWM1, PWM2, PWM3, PWM4)을 생성하는 4채널 펄스 폭 변조 신호 생성 장치(100)를 설명하였지만, 실시예에 따라서 본 발명의 실시예들에 따른 펄스 폭 변조 신호 생성 장치는 독립적인 N개(N은 2이상의 자연수)의 펄스 폭 변조 신호들을 생성하도록 구현될 수 있다. 예를 들어, 도 1의 프로그래머블 로직부(200)는 N개의 프로그래머블 로직을 포함하도록 구현됨으로써, N비트의 선택 신호에 기초하여 N개의 프로그램 신호들을 생성할 수 있고, 4채널 이진 비교부(400)는 N개의 이진 비교부를 포함함으로써, N개의 펄스 폭 변조 신호들을 생성하는 N채널 이진 비교부의 형태로 구현될 수 있다.
또한, 본 발명의 실시예들에 따른 펄스 폭 변조 신호 생성 장치는 4N(N은 2이상의 자연수) 비트의 디지털 입력 신호에 기초하여 독립적인 4개의 펄스 폭 변조 신호들을 생성하도록 구현될 수 있다. 예를 들어, 도 1의 프로그래머블 로직부(200)는 상기 4N 비트의 디지털 입력 신호에 기초하여 각각 4N 비트인 제1 내지 제4 프로그램 신호들을 생성하도록 구현될 수 있고, 이진 카운터부(300)는 4N 비트의 카운트 신호를 생성하도록 구현될 수 있으며, 4채널 이진 비교부(400)는 상기 4N 비트의 카운트 신호와 각각 4N 비트인 상기 제1 내지 제4 프로그램 신호들을 각각 비교하여 서로 독립적인 4개의 펄스 폭 변조 신호들(PWM1, PWM2, PWM3, PWM4)을 생성하도록 구현될 수 있다.
도 8은 본 발명의 일 실시예에 따른 4채널 펄스 폭 변조 신호 생성 장치를 포함하는 전자 시스템(1000)을 나타내는 블록도이다.
도 8을 참조하면, 전자 시스템 (1000)은 마이크로 프로세서(1100), 4채널 펄스 폭 변조 신호 생성 장치(1200) 및 구동부(1300)를 포함할 수 있다.
마이크로 프로세서(1100)는 클럭 신호(CCK), 제어 신호(CON), 디지털 입력 신호(D) 및 선택 신호(S)를 제공할 수 있다. 일 실시예에서, 마이크로 프로세서(1100)는 80C51 등과 같은 프로세서일 수 있다. 클럭 신호(CCK)는 마이크로 프로세서(1100)의 메인 클럭 신호(예를 들어 11.0592Mhz)를 미리 정해진 분주비(예를 들어 64)만큼 분주한 주파수(예를 들어 172.8Khz)를 가질 수 있다. 제어 신호(CON)는 4채널 펄스 폭 변조 신호 생성 장치(1200)를 제어하기 위한 신호이며, 디지털 입력 신호(D)는 8비트일 수 있고, 선택 신호(S)는 4비트일 수 있다. 실시예에 따라서, 펄스 폭 변조 신호 생성 장치(1200)가 독립적인 N(N은 2이상의 자연수)개의 펄스 폭 변조 신호들을 생성하도록 구현된 경우, 선택 신호(S)는 N비트일 수 있다. 또한 디지털 입력 신호(D)는 4N 비트일 수 있다.
4채널 펄스 폭 변조 신호 생성 장치(1200)는 도 1의 4채널 펄스 폭 변조 신호 생성 장치(100)일 수 있다. 4채널 펄스 폭 변조 신호 생성 장치(1200)는 선택 신호(S)의 각 비트들의 논리 레벨을 기초로 디지털 입력 신호(D)를 래치하여 각각 8비트인 제1 내지 제4 프로그램 신호들(PS1, PS2, PS3, PS4)을 생성하고, 클럭 신호(CCK) 및 제어 신호(CON)에 기초하여 순차적으로 업 카운트되는 8비트의 카운트 신호(CS)를 생성하며, 카운트 신호(CS)와 제1 내지 제4 프로그램 신호들(PS1, PS2, PS3, PS4)을 각각 비교하여 서로 독립적인 제1 내지 제4 펄스 폭 변조 신호들(PWM1, PWM2, PWM3, PWM4)을 생성한다. 제1 내지 제4 펄스 폭 변조 신호들(PWM1, PWM2, PWM3, PWM4)의 주파수는 각각 클럭 신호(CCK)의 주파수(예를 들어 172.8Khz)를 28, 즉 256의 분주비로 분주한 값(예를 들어 675Hz)을 가질 수 있다. 카운트 신호(CS)의 크기가 제1 내지 제4 프로그램 신호들(PS1, PS2, PS3, PS4)의 크기보다 각각 크거나 같은 경우 제1 내지 제4 펄스 폭 변조 신호들의 논리 레벨은 제1 논리 레벨에 각각 상응하고, 상기 카운트 신호(CS)의 크기가 상기 제1 내지 제4 프로그램 신호들(PS1, PS2, PS3, PS4)의 크기보다 각각 작은 경우 상기 제1 내지 제4 펄스 폭 변조 신호들의 논리 레벨은 제2 논리 레벨에 각각 상응할 수 있다. 상기 제1 논리 레벨은 논리 로우 레벨일 수 있고, 상기 제2 논리 레벨은 논리 하이 레벨일 수 있다.
구동부(1300)는 제1 내지 제4 펄스 폭 변조 신호들(PWM1, PWM2, PWM3, PWM4)에 의해 구동된다. 예를 들어, 구동부(1300)는 제1 내지 제4 펄스 폭 변조 신호들(PWM1, PWM2, PWM3, PWM4)에 기초하여 전압 또는 전류를 검출하는 전압, 전류 검출 회로일 수 있다. 다른 예에서, 구동부(1300)는 제1 내지 제4 펄스 폭 변조 신호들(PWM1, PWM2, PWM3, PWM4)에 기초하여 발광하는 발광 다이오드 소자들을 포함하는 발광 다이오드 회로일 수 있다. 실시예에 따라서, 구동부(1300)는 제1 내지 제4 펄스 폭 변조 신호들(PWM1, PWM2, PWM3, PWM4)에 의해 구동되는 임의의 회로 또는 장치를 포함하여 구현될 수 있다.
본 발명에 따르면, 독립적인 복수 개의 펄스 폭 변조 신호들을 생성함으로써, 불필요한 전력 소비를 감소시키고, 크기, 제조 비용 및 복잡도가 감소된 펄스 폭 변조 신호 생성 장치를 제공할 수 있다. 따라서 이러한 펄스 폭 변조 신호 생성 장치를 포함하는 전자 시스템에 적용될 수 있으며, 특히 전압, 전류 검출 회로 및 발광 다이오드 회로 등을 포함하는 시스템에 적용될 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (7)

  1. 8비트의 디지털 입력 신호 및 4비트의 선택 신호를 수신하고, 상기 선택 신호의 각 비트들의 논리 레벨을 기초로 상기 디지털 입력 신호를 래치하여 각각 8비트인 제1 내지 제4 프로그램 신호들을 생성하도록 프로그램된 프로그래머블 로직부;
    클럭 신호 및 제어 신호를 수신하고, 상기 클럭 신호 및 상기 제어 신호에 기초하여 순차적으로 업 카운트되는 8비트의 카운트 신호를 생성하는 이진 카운터부;
    상기 카운트 신호와 상기 제1 내지 제4 프로그램 신호들을 각각 비교하여 서로 독립적인 제1 내지 제4 펄스 폭 변조 신호들을 생성하는 4채널 이진 비교부; 및
    상기 제1 내지 제4 펄스 폭 변조 신호들을 저장하여 출력하는 출력 버퍼부를 포함하고,
    상기 제1 내지 제4 펄스 폭 변조 신호들의 주파수는 상기 클럭 신호의 주파수를 28 의 분주비로 분주한 값을 각각 가지며,
    상기 카운트 신호의 크기가 상기 제1 내지 제4 프로그램 신호들의 크기보다 각각 크거나 같은 경우에 상기 제1 내지 제4 펄스 폭 변조 신호들의 논리 레벨은 제1 논리 레벨에 각각 상응하고, 상기 카운트 신호의 크기가 상기 제1 내지 제4 프로그램 신호들의 크기보다 각각 작은 경우에 상기 제1 내지 제4 펄스 폭 변조 신호들의 논리 레벨은 제2 논리 레벨에 각각 상응하는 4채널 펄스 폭 변조 신호 생성 장치.
  2. 제1항에 있어서, 상기 프로그래머블 로직부는,
    상기 디지털 입력 신호 및 상기 선택 신호의 제1 비트를 수신하고, 상기 선택 신호의 제1 비트가 인에이블된 경우에 상기 디지털 입력 신호를 래치하여 상기 제1 프로그램 신호를 생성하고 상기 생성된 제1 프로그램 신호를 저장하고 출력하며, 상기 선택 신호의 제1 비트가 디스에이블된 경우에 상기 저장된 제1 프로그램 신호를 출력하는 제1 프로그래머블 로직;
    상기 디지털 입력 신호 및 상기 선택 신호의 제2 비트를 수신하고, 상기 선택 신호의 제2 비트가 인에이블된 경우에 상기 디지털 입력 신호를 래치하여 상기 제2 프로그램 신호를 생성하고 상기 생성된 제2 프로그램 신호를 저장하고 출력하며, 상기 선택 신호의 제2 비트가 디스에이블된 경우에 상기 저장된 제2 프로그램 신호를 출력하는 제2 프로그래머블 로직;
    상기 디지털 입력 신호 및 상기 선택 신호의 제3 비트를 수신하고, 상기 선택 신호의 제3 비트가 인에이블된 경우에 상기 디지털 입력 신호를 래치하여 상기 제3 프로그램 신호를 생성하고 상기 생성된 제3 프로그램 신호를 저장하고 출력하며, 상기 선택 신호의 제3 비트가 디스에이블된 경우에 상기 저장된 제3 프로그램 신호를 출력하는 제3 프로그래머블 로직;
    상기 디지털 입력 신호 및 상기 선택 신호의 제4 비트를 수신하고, 상기 선택 신호의 제4 비트가 인에이블된 경우에 상기 디지털 입력 신호를 래치하여 상기 제4 프로그램 신호를 생성하고 상기 생성된 제4 프로그램 신호를 저장하고 출력하며, 상기 선택 신호의 제4 비트가 디스에이블된 경우에 상기 저장된 제4 프로그램 신호를 출력하는 제4 프로그래머블 로직을 포함하는 것을 특징으로 하는 4채널 펄스 폭 변조 신호 생성 장치.
  3. 제1항에 있어서, 상기 4채널 이진 비교부는,
    상기 카운트 신호와 상기 제1 프로그램 신호를 비교하여 상기 카운트 신호의 크기가 상기 제1 프로그램 신호의 크기보다 크거나 같은 경우에 상기 제1 논리 레벨을 가지고 상기 카운트 신호의 크기가 상기 제1 프로그램 신호의 크기보다 작은 경우에 상기 제2 논리 레벨을 가지는 상기 제1 펄스 폭 변조 신호를 생성하는 제1 이진 비교부;
    상기 카운트 신호와 상기 제2 프로그램 신호를 비교하여 상기 카운트 신호의 크기가 상기 제2 프로그램 신호의 크기보다 크거나 같은 경우에 상기 제1 논리 레벨을 가지고 상기 카운트 신호의 크기가 상기 제2 프로그램 신호의 크기보다 작은 경우에 상기 제2 논리 레벨을 가지는 상기 제2 펄스 폭 변조 신호를 생성하는 제2 이진 비교부;
    상기 카운트 신호와 상기 제3 프로그램 신호를 비교하여 상기 카운트 신호의 크기가 상기 제3 프로그램 신호의 크기보다 크거나 같은 경우에 상기 제1 논리 레벨을 가지고 상기 카운트 신호의 크기가 상기 제3 프로그램 신호의 크기보다 작은 경우에 상기 제2 논리 레벨을 가지는 상기 제3 펄스 폭 변조 신호를 생성하는 제3 이진 비교부; 및
    상기 카운트 신호와 상기 제4 프로그램 신호를 비교하여 상기 카운트 신호의 크기가 상기 제4 프로그램 신호의 크기보다 크거나 같은 경우에 상기 제1 논리 레벨을 가지고 상기 카운트 신호의 크기가 상기 제4 프로그램 신호의 크기보다 작은 경우에 상기 제2 논리 레벨을 가지는 상기 제4 펄스 폭 변조 신호를 생성하는 제4 이진 비교부를 포함하는 것을 특징으로 하는 4채널 펄스 폭 변조 신호 생성 장치.
  4. 제3항에 있어서, 상기 제1 이진 비교부는,
    전원 전압, 접지 전압, 상기 카운트 신호의 하위 4비트 및 상기 제1 프로그램 신호의 하위 4비트를 수신하고, 상기 전원 전압 및 상기 접지 전압을 기초로 상기 카운트 신호의 하위 4비트와 상기 제1 프로그램 신호의 하위 4비트를 비교하여 제1 비교 신호 및 제2 비교 신호를 생성하는 하위 비트 비교기; 및
    상기 전원 전압, 상기 제1 비교 신호, 상기 제2 비교 신호, 상기 카운트 신호의 상위 4비트 및 상기 제1 프로그램 신호의 상위 4비트를 수신하고, 상기 전원 전압, 상기 제1 비교 신호 및 상기 제2 비교 신호를 기초로 상기 카운트 신호의 상위 4비트와 상기 제1 프로그램 신호의 상위 4비트를 비교하여 상기 제1 펄스 폭 변조 신호를 생성하는 상위 비트 비교기를 포함하는 것을 특징으로 하는 4채널 펄스 폭 변조 신호 생성 장치.
  5. 제4항에 있어서, 상기 제2 내지 제4 이진 비교부들은 각각 상기 제1 이진 비교부와 동일한 구성을 가지는 것을 특징으로 하는 4채널 펄스 폭 변조 신호 생성 장치.
  6. 클럭 신호, 제어 신호, 8비트의 디지털 입력 신호 및 4비트의 선택 신호를 제공하는 마이크로 프로세서;
    상기 선택 신호의 각 비트들의 논리 레벨을 기초로 상기 디지털 입력 신호를 래치하여 각각 8비트인 제1 내지 제4 프로그램 신호들을 생성하고, 상기 클럭 신호 및 상기 제어 신호에 기초하여 순차적으로 업 카운트되는 8비트의 카운트 신호를 생성하며, 상기 카운트 신호와 상기 제1 내지 제4 프로그램 신호들을 각각 비교하여 서로 독립적인 제1 내지 제4 펄스 폭 변조 신호들을 생성하는 4채널 펄스 폭 변조 신호 생성 장치; 및
    상기 제1 내지 제4 펄스 폭 변조 신호들에 기초하여 구동되는 구동부를 포함하고,
    상기 제1 내지 제4 펄스 폭 변조 신호들의 주파수는 상기 클럭 신호의 주파수를 28 의 분주비로 분주한 값을 각각 가지며,
    상기 카운트 신호의 크기가 상기 제1 내지 제4 프로그램 신호들의 크기보다 각각 크거나 같은 경우에 상기 제1 내지 제4 펄스 폭 변조 신호들의 논리 레벨은 제1 논리 레벨에 각각 상응하고, 상기 카운트 신호의 크기가 상기 제1 내지 제4 프로그램 신호들의 크기보다 각각 작은 경우에 상기 제1 내지 제4 펄스 폭 변조 신호들의 논리 레벨은 제2 논리 레벨에 각각 상응하는 전자 시스템.
  7. 제6항에 있어서, 상기 4채널 펄스 폭 변조 신호 생성 장치는
    상기 디지털 입력 신호 및 상기 선택 신호를 수신하고, 상기 선택 신호의 각 비트들의 논리 레벨을 기초로 상기 디지털 입력 신호를 래치하여 상기 제1 내지 제4 프로그램 신호들을 생성하도록 프로그램된 프로그래머블 로직부;
    상기 클럭 신호 및 상기 제어 신호를 수신하고, 상기 클럭 신호 및 상기 제어 신호에 기초하여 순차적으로 업 카운트되는 8비트의 카운트 신호를 생성하는 이진 카운터부;
    상기 카운트 신호와 상기 제1 내지 제4 프로그램 신호들을 각각 비교하여 서로 독립적인 제1 내지 제4 펄스 폭 변조 신호들을 생성하는 4채널 이진 비교부; 및
    상기 제1 내지 제4 펄스 폭 변조 신호들을 저장하여 출력하는 출력 버퍼부를 포함하는 것을 특징으로 하는 전자 시스템.
PCT/KR2011/004875 2010-07-05 2011-07-04 4채널 펄스 폭 변조 신호 생성 장치 및 이를 포함하는 전자 시스템 WO2012005482A2 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020100064240A KR101043347B1 (ko) 2010-07-05 2010-07-05 4채널 펄스 폭 변조 신호 생성 장치 및 이를 포함하는 전자 시스템
KR10-2010-0064240 2010-07-05

Publications (2)

Publication Number Publication Date
WO2012005482A2 true WO2012005482A2 (ko) 2012-01-12
WO2012005482A3 WO2012005482A3 (ko) 2012-05-03

Family

ID=44405910

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/KR2011/004875 WO2012005482A2 (ko) 2010-07-05 2011-07-04 4채널 펄스 폭 변조 신호 생성 장치 및 이를 포함하는 전자 시스템

Country Status (2)

Country Link
KR (1) KR101043347B1 (ko)
WO (1) WO2012005482A2 (ko)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR900009973Y1 (en) * 1987-05-19 1990-10-22 Samsung Electronic Pwm output control circuitry
JPH10303754A (ja) * 1996-05-20 1998-11-13 Asahi Chem Ind Co Ltd パルス幅変調回路および方法
JP2001028544A (ja) * 1999-07-12 2001-01-30 Yokogawa Electric Corp 多チャンネルｐｗｍデジタル・アナログコンバータ
JP2002009596A (ja) * 2000-06-20 2002-01-11 Nec Microsystems Ltd Ｐｗｍ信号発生回路およびｐｗｍ信号のデューティ比制御方法
JP2005260956A (ja) * 2004-03-10 2005-09-22 Patent Treuhand Ges Elektr Gluehlamp Mbh ディジタルアナログ変換方法および回路

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR900009973Y1 (en) * 1987-05-19 1990-10-22 Samsung Electronic Pwm output control circuitry
JPH10303754A (ja) * 1996-05-20 1998-11-13 Asahi Chem Ind Co Ltd パルス幅変調回路および方法
JP2001028544A (ja) * 1999-07-12 2001-01-30 Yokogawa Electric Corp 多チャンネルｐｗｍデジタル・アナログコンバータ
JP2002009596A (ja) * 2000-06-20 2002-01-11 Nec Microsystems Ltd Ｐｗｍ信号発生回路およびｐｗｍ信号のデューティ比制御方法
JP2005260956A (ja) * 2004-03-10 2005-09-22 Patent Treuhand Ges Elektr Gluehlamp Mbh ディジタルアナログ変換方法および回路

Also Published As

Publication number Publication date
WO2012005482A3 (ko) 2012-05-03
KR101043347B1 (ko) 2011-06-21

Similar Documents

Publication Publication Date Title
KR100903099B1 (ko) 효율적으로 부팅이 수행되는 전계발광 디스플레이 패널의구동 방법 및 장치
TWI600282B (zh) 電壓位準偵測電路及方法以及發光二極體驅動器
WO2014101837A1 (zh) 多路电流源切换装置
TW201426718A (zh) 閘極驅動裝置
US9438248B2 (en) Low power digital self-gated binary counter
CN109815619A (zh) 一种将同步电路转化为异步电路的方法
KR960042416A (ko) 최대값 선택회로
CN103427808A (zh) 具两种刷新速度的脉宽调变电路和脉宽调变信号产生方法
WO2012005482A2 (ko) 4채널 펄스 폭 변조 신호 생성 장치 및 이를 포함하는 전자 시스템
JP4386479B2 (ja) 表示装置駆動回路、表示ユニット、及び携帯用表示機器
US20040145505A1 (en) Current dac code independent switching
SE519823C2 (sv) Lågeffekträknare med räknarblock som använder binärkod eller Gray-kod
EP4195878A1 (en) Computation apparatus triggered by power cord edge signal allowing level duration counting
JPS60160727A (ja) 直並列変換回路およびこれを用いた表示駆動装置
US6735270B1 (en) Asynchronous up-down counter and method for operating the same
Wojtkowski Automotive LED Lighting with Software PWM Generators
JP2006229745A (ja) 半導体集積回路装置
US20230062156A1 (en) Random number generator circuit
CN215647500U (zh) 一种用于矩阵led驱动器的降噪电路
US11483510B2 (en) Digital serial read-out architecture
JP2526668B2 (ja) スペ―スダイバ―シチ制御回路
US11016522B2 (en) Waveform generation
WO2020080688A1 (ko) 재생 에너지 전력 제어 장치
JP4643376B2 (ja) 多値記憶手段、多値トランスファー・ゲート手段、多値同期式ラッチ手段および多値同期信号発生手段
JP2565144B2 (ja) 直並列変換器

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 11803768

Country of ref document: EP

Kind code of ref document: A2

NENP Non-entry into the national phase in:

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 11803768

Country of ref document: EP

Kind code of ref document: A2