JPH09292447A

JPH09292447A - 故障検出回路

Info

Publication number: JPH09292447A
Application number: JP8129327A
Authority: JP
Inventors: Masataka Wakamatsu; 正孝若松
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1996-04-26
Filing date: 1996-04-26
Publication date: 1997-11-11

Abstract

(57)【要約】【課題】複数の機能ブロック回路が１チップ化されて
いる特定用途向け集積回路の故障検出を効率よく行うこ
と。【解決手段】第１のテストモード設定回路（２）はテ
ストイネーブル信号（ＴＥ）が入力された時のみ入力さ
れるシフト信号（ＣＫ）とクリア信号（ＣＬ）によって
故障検出を行う機能ブロック回路を選択するための選択
信号を出力し、セレクタ回路によって選択された機能ブ
ロック回路のノード信号を外部に出力する。また、第２
のテストモード設定回路から出力される制御信号によっ
て機能ブロック回路から出力されるノード信号を所定の
ビット長のノードデータに変換して順次出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は集積回路等の故障の
検出を行う故障検出回路に関わり、特に複数の機能ブロ
ック回路が１チップに集積された特定用途向けの集積回
路の故障検出を行うのに好適なものである。

【０００２】

【従来の技術】近年、機器の高機能化に伴って集積回路
（以下、「ＩＣ」（Integrated Circuit）と示す）の高
集積化が進み、ＩＣ内に設けられる回路規模数が飛躍的
に増大している。このため、従来、複数のチップに分け
て構成されていた各機能ブロック回路を１チップ化し
た、特定用途向けの集積回路（以下、「ＡＳＩＣ」（ap
plication Specific Integrated Circuit ）と示す）等
の開発が行われている。

【０００３】図３は上記したようなＡＳＩＣの一例を示
したものであり、この図に示すＡＳＩＣ１００は、従
来、１チップＩＣとして構成されていた機能ブロック回
路１０１、１０２が１チップで構成されている。この場
合、入力端子Ｔ₁ を介して機能ブロック回路１０１に入
力された入力信号は、機能ブロック回路１０１で所定の
処理が施されて機能ブロック回路１０２に出力され、さ
らに機能ブロック回路１０２で所定の処理が施されて出
力端子Ｔ₂ から出力されることになる。このように複数
の機能ブロック回路を１チップ化してＡＳＩＣを構成す
ることにより、機器の小型化、低コスト化を実現するこ
とができる。

【０００４】

【発明が解決しようとする課題】ところで、上記したよ
うな複数の機能ブロック回路が設けられているＡＳＩＣ
１００は、通常のＩＣと同様に製造時の出荷検査で効率
的に良／否の判定を行うことが要求されている。しかし
ながら、例えば入力端子Ｔ₁ からＡＳＩＣの故障検出を
行うためのテストパターン信号を入力し、出力端子Ｔ₂
からの出力信号によって機能ブロック回路１０１及び１
０２の故障を検出する場合は、入力端子Ｔ₁ から機能ブ
ロック回路１０１及び機能ブロック回路１０２の故障を
検出するための様々なテストパターン信号を入力する必
要があるため、入力するテストパターン信号が複雑で長
大なものになるという欠点があった。

【０００５】例えば簡単な場合として、２つの４ビット
データＡ，Ｂの大小を比較して、Ａ＞Ｂの時「１」、Ａ
≦Ｂの時「０」となる１ビットデータＣを出力するよう
なＩＣを、４ビットデータＢから４ビットデータＡを減
算する機能ブロック回路１０１と、この演算結果に基づ
いて１ビットデータＣを出力する機能ブロック回路１０
２とから構成されるＡＳＩＣ１００で実現したとする。
この場合、機能ブロック回路１０１から出力される演算
データのＭＳＢ（最上位ビット）や、ＭＳＢの１つ下の
桁のビットデータに「０」または「１」の縮退（固定）
不良がある時は、機能ブロック回路１０１から出力され
る演算データに影響があるため、機能ブロック回路１０
２から出力端子Ｔ₂ を介して出力される１ビットデータ
Ｃをモニタしていれば、ＡＳＩＣ１００の故障検出を行
うことができる。

【０００６】ところが、機能ブロック回路１０１から出
力される演算データのＬＳＢ（最下位ビット）や、ＬＳ
Ｂに近い桁のビットデータに「０」または「１」の縮退
（固定）不良がある時は、入力端子Ｔ₁ から入力する４
ビットデータＡ，Ｂが特定の関係になるようにして、出
力端子Ｔ₂ を介して出力される１ビットデータＣによっ
て故障検出を行う必要がある。

【０００７】例えば４ビットデータＡを「１１００」、
４ビットデータＢを「１１０１」とすると、機能ブロッ
ク回路１０１から出力される演算データはＡ＜Ｂである
ため、「０００１」となり、機能ブロック回路１０２か
ら出力端子Ｔ₂ を介して出力される１ビットデータＣは
「０」となる。ところが、機能ブロック回路１０１から
出力される演算データのＬＳＢに「０」となる固定不良
が存在する場合も、機能ブロック回路１０１から出力さ
れる演算データはＡ＝Ｂであるため、「００００」とな
り、機能ブロック回路１０２から出力される１ビットデ
ータＣは「０」となってしまい、機能ブロック回路１０
１の固定不良を検出することができなかった。

【０００８】そこで、このような機能ブロック回路１０
１のＬＳＢの固定不良を検出するためには、例えばテス
トパターン信号として「１０１１」の４ビットデータＡ
と、「１０１０」の４ビットデータＢを入力する。この
場合、例えば機能ブロック回路１０１のＬＳＢに固定不
良が存在しなければ、機能ブロック回路１０１から出力
される演算データはＡ＞Ｂとなり、機能ブロック回路１
０２から出力される１ビットデータＣは「１」となる。

【０００９】一方、演算データのＬＳＢに固定不良が存
在する場合は、機能ブロック回路１０１から出力される
演算データはＡ＝Ｂとなるため、機能ブロック回路１０
２から出力される１ビットデータＣは「０」となるた
め、入力した４ビットデータＡ、Ｂと、出力される１ビ
ットデータＣが異なった関係になり、機能ブロック回路
１０１のＬＳＢの固定不良を検出できることになる。

【００１０】つまり、機能ブロック回路１０２から出力
端子Ｔ₂ を介して出力される１ビットデータＣをモニタ
ーして機能ブロック回路１０１の故障検出を行う場合
は、４ビットデータＡと４ビットデータＢが特定の関係
になるようなテストパターン信号を入力信号として外部
から入力しなければならず、全ての故障想定個所を検出
するには、機能ブロック回路が大きくなればなるほど膨
大な長さのテストパターンが必要になるという問題点が
あった。

【００１１】また、例えばＡＳＩＣ１００に設けられて
いる各機能ブロック回路１０１、１０２毎に特定のテス
トパターン信号を入力して、特定のタイミングでの電圧
変化信号（以下、「ノード信号」という）のモニタを行
うようにすれば、効率的にＡＳＩＣ１００の故障検出を
行うことができるようになるが、各機能ブロック回路１
０１、１０２はそれぞれ数万ゲート規模であるため、十
分な故障検出を行うには数十程度のノード信号を外部で
モニタできるようにする必要がある。

【００１２】しかしながら、ＡＳＩＣ１００等に設けら
れる入出力端子は、製造上のコストの問題及び実装上の
問題等から１００ピン程度とされていると共に、ＩＣの
内部回路の増大に伴って使用する入出力端子の数が多く
なっているため、故障検出を行うためのノード信号に割
り当てられる入出力端子の数も制限され、数十ものノー
ド信号を外部でモニターすることはできなかった。

【００１３】本発明はこのような問題点を解決するため
になされたものであり、複数の機能ブロック回路が１チ
ップ化されているＡＳＩＣの故障検出を効率よく行うこ
とができる故障検出回路を提供することにある。

【００１４】

【課題を解決するための手段】上記目的を達成するた
め、複数の機能回路が１チップに集積された特定用途向
けの集積回路の故障検出を行う故障検出回路において、
集積回路を故障検出モードに切り換えるイネーブル信号
が入力された際、入力されるシフト信号とクリア信号に
よって故障検出を行う機能回路を選択するための選択信
号を出力する第１のテストモード設定手段と、クリア信
号と第１のテストモード設定手段から所定の選択信号が
入力された時のみ所定の制御信号を出力する第２のテス
トモード設定手段と、第１のテストモード設定手段によ
って選択された機能回路のノード信号を出力するセレク
タ手段とを有して構成する。

【００１５】そして、セレクタ手段は第２のテストモー
ド設定手段から出力される制御信号によって、機能回路
から出力されるノード信号を所望のビット長のノードデ
ータに変換して順次出力するようにした。そして、第１
のテストモード設定手段及び第２のテストモード設定手
段は、カウンタ回路とデコーダ回路とによって構成す
る。

【００１６】本発明によれば、第１のテストモード設定
手段はイネーブル信号が入力された時のみ入力されるシ
フト信号とクリア信号によって故障検出を行う機能回路
を選択するための選択信号を出力し、その選択された機
能回路のノード信号をセレクタ手段を介して外部に出力
することで各機能回路毎に故障検出を行うことができ
る。また、第２のテストモード設定手段から出力される
制御信号によって故障検出を行う機能回路から出力され
るノード信号を所定のビット長のノードデータに変換し
て順次出力できるようにした。

【００１７】

【発明の実施の形態】以下、本発明の実施の形態につい
て説明する。図１は本発明の実施の形態である故障検出
回路を備えた特定用途向け集積回路のブロック図の一例
を示したものである。この図に示す特定用途向け集積回
路（以下、「ＡＳＩＣ」（application Specific Integ
rated Circuit ）１は、複数の機能ブロック回路が１チ
ップ化されたものであり、例えば機能ブロック回路が設
けられている第１の機能回路１０、第２の機能回路２
０、第３の機能回路３０と、第１のテストモード設定回
路２によって構成されている。

【００１８】第１のテストモード設定回路２は、例えば
カウンタ回路３、デコーダ回路４によって構成されてお
り、入力端子Ｔ₁ を介してテストイネーブル信号ＴＥが
入力された場合、入力端子Ｔ₃ 及び入力端子Ｔ₄ から入
力されるシフト信号ＣＫ及びクリア信号ＣＬに基づいて
故障検出を行う機能ブロック回路を選択するテストイネ
ーブル信号ＴＥＡ〜ＴＥＣを出力するようになされてい
る。

【００１９】第１の機能回路１０は、機能ブロック回路
１１、第２のテストモード設定回路１２及びビットセレ
クタ１３によって構成されており、機能ブロック回路１
１は、通常動作時、図示していない入力端子からの入力
信号に所定の処理を施して出力する例えば信号処理回路
である。第２のテストモード設定回路１２は、図示して
いないが第１のテストモード設定回路２と同様、カウン
タ回路及びデコーダ回路によって構成されており、第１
のテストモード設定回路２からテストイネーブル信号Ｔ
ＥＡが入力されると、このテストイネーブル信号ＴＥＡ
及びクリア信号ＣＬによって、機能ブロック回路１１の
故障を検出を行うテストモード（以下、テストモードＡ
という）状態になる。またこの時、機能ブロック回路１
１には図示していないが機能ブロック回路１１の故障検
出を行うためのテストパターン信号が入力されることに
なる。

【００２０】ビットセレクタ１３は、テストモードＡの
時、機能ブロック回路１１から出力されるノード信号Ｎ
Ａ１〜ＮＡ２^K+3 （但し、Ｋは自然数）を第２のテスト
モード設定回路１２から出力される制御信号ＴＥＡ１〜
ＴＥＡＫによって所定のビット長（８ビット）のノード
データに変換して順次出力する。

【００２１】第２の機能回路２０は、機能ブロック回路
２１、第２のテストモード設定回路２２、ビットセレク
タ２３及びデータセレクタ２４によって構成されてお
り、機能ブロック回路２１は、通常動作時、例えば機能
ブロック回路１１からの信号に所定の処理を施して出力
する信号処理回路である。第２のテストモード設定回路
２２は、上述した第２のテストモード設定回路１２と同
様の構成とされており、第１のテストモード設定回路２
からテストイネーブル信号ＴＥＢが入力されると、この
テストイネーブル信号ＴＥＢ及びクリア信号ＣＬによっ
て、機能ブロック回路２１の故障検出を行うテストモー
ド（以下、「テストモードＢ」という）状態になる。ま
たこの時、機能ブロック回路２１には図示していない入
力端子から機能ブロック回路２１の故障検出を行うため
のテストパターン信号が入力されるようになされてい
る。

【００２２】ビットセレクタ２３は、テストモードＢの
時、第２のテストモード設定回路２２から出力される制
御信号ＴＥＢ１〜ｍによって機能ブロック回路２１から
出力されるノード信号ＮＢ１〜ＮＢ２^m+3 （但し、Ｍは
自然数）を所定のビット長（８ビット）のノードデータ
に変換して順次出力する。データセレクタ２４は、２つ
の入力端子Ａ、Ｂ、出力端子Ｘ、及び切換端子Ｓが設け
られた２チャンネルセレクタ回路であり、切換端子Ｓに
入力される切換信号が『High』の時、入力端子Ｂに入力
された信号を出力端子Ｘから出力すると共に、切換信号
が『Low 』の時、入力端子Ａに入力された信号を出力端
子Ｘから出力するようになされている。

【００２３】第３の機能回路３０は、機能ブロック回路
３１、第２のテストモード設定回路３２、ビットセレク
タ３３、及びデータセレクタ３４、３５によって構成さ
れており、機能ブロック回路３１は、通常動作時、例え
ば機能ブロック回路２１から供給される信号に所定の処
理を施して出力する。第２のテストモード設定回路３２
は、上述した第２のテストモード設定回路１２と同一構
成とされており、第１のテストモード設定回路２からテ
ストイネーブル信号ＴＥＣが入力されると、このテスト
イネーブル信号ＴＥＣ及びクリア信号ＣＬに基づいて、
機能ブロック回路３１の故障を検出を行うテストモード
（以下、「テストモードＣ」という）状態になる。また
この時、機能ブロック回路３１には図示していない入力
端子から機能ブロック回路３１の故障検出を行うための
テストパターン信号が入力されるようになされている。

【００２４】ビットセレクタ３３はテストモードＣの
時、第２のテストモード設定回路３２から出力される制
御信号ＴＥＣ１〜ｎに基づいて機能ブロック回路３１か
ら出力されるノード信号ＮＣ１〜ＮＣ２ⁿ⁺³ （但し、ｎ
は自然数）を所定のビット長（８ビット）のノードデー
タに変換して順次出力するようになされている。データ
セレクタ３４、３５は、上述したデータセレクタ２４と
同様な２チャンネルセレクタ回路であり、データセレク
タ３４の入力端子Ａはデータセレクタ２４の出力端子Ｘ
と接続され、入力端子Ｂはビットセレクタ３３と接続さ
れている。また、データセレクタ３５の入力端子Ａは機
能ブロック回路３１の出力と接続され、入力端子Ｂはデ
ータセレクタ３４の出力端子Ｘと接続されている。

【００２５】以下、このような構成とされている本実施
の形態であるＡＳＩＣ１の動作について説明する。先
ず、このようなＡＳＩＣ１の通常動作は、入力端子Ｔ₁
から入力されるテストイネーブル信号ＴＥが『Low 』レ
ベルになっている共に、入力端子Ｔ₂ 〜Ｔ₄には各機能
ブロック回路の通常の動作に必要な例えばＸ、Ｙ、Ｚ信
号が供給されている。この場合、機能ブロック回路１１
に図示されていない入力端子から入力信号が供給され、
所定の処理が施されて機能ブロック回路２１に出力され
る。そして機能ブロック回路２１でさらに所定の処理が
施されて、次の処理を行う機能ブロック回路３１に出力
され、機能ブロック回路３１で所定の処理が施された出
力信号がデータセレクタ３５の入力端子Ａに供給される
ことになる。

【００２６】このデータセレクタ３５の切換端子Ｓに
は、切換信号としてテストイネーブル信号ＴＥが入力さ
れており、通常動作時はテストイネーブル信号ＴＥが
『Low 』レベルであるため、データセレクタ３５の出力
端子Ｘからは入力端子Ａに供給されている機能ブロック
回路３１から出力される出力信号が出力端子を介して出
力信号Ｄ₀ 〜Ｄ₇ として外部に出力されることになる。

【００２７】一方、ＡＳＩＣ１を故障検出を行うテスト
モードにする場合は、入力端子Ｔ₁に入力するテストイ
ネーブル信号ＴＥを『High』レベルにした後、入力端子
Ｔ₂にシフト信号ＣＫ２、入力端子Ｔ₃ 及びＴ₄ に故障
検出を行う機能ブロック回路を選択するためのシフト信
号ＣＫ１及びクリア信号ＣＬを入力する。

【００２８】ここで、例えば第１の機能回路１０に設け
られている機能ブロック回路１１の故障検出を行う場合
は、第１のテストモード設定回路２からは、『High』レ
ベルのテストイネーブル信号ＴＥＡが第２のテストモー
ド設定回路１２に供給されるように制御され、第２のテ
ストモード設定回路１２は、このテストイネーブル信号
ＴＥＡ及びクリア信号ＣＬによって、機能ブロック回路
１１の故障を検出を行うテストモードＡとなり、入力さ
れるシフト信号ＣＫ２によって内部カウンタのカウント
をアップさせる。またこの時、機能ブロック回路１１に
は図示していない入力端子から機能ブロック回路１１の
故障検出を行うためのテストパターン信号が入力される
ことになる。

【００２９】この場合、機能ブロック回路１１からは、
入力されたテストパターン信号に応じたノード信号ＮＡ
１〜ＮＡ２^K+3 （但し、Ｋは自然数）がビットセレクタ
１３に出力されることになり、ビットセレクタ１３では
このノード信号ＮＡ１〜ＮＡ２^K+3 を第２のテストモー
ド設定回路１２から出力されるＫビットの制御信号ＴＥ
Ａ１〜Ｋによって例えば８ビットのノードデータに変換
して順次出力することになる。

【００３０】例えば機能ブロック回路１１から８ライン
のノード信号ＮＡ１〜ＮＡ８がビットセレクタ１３に出
力される場合は、第２のテストモード設定回路１２から
は１ビットの制御信号ＴＥＡ１がビットセレクタ１３に
供給され、ビットセレクタ１３から８ビットのノードデ
ータＮＡ１〜ＮＡ８が出力されることになる。

【００３１】また、機能ブロック回路１１から１６ライ
ンのノード信号ＮＡ１〜ＮＡ１６がビットセレクタ１３
に出力される場合は、第２のテストモード設定回路１２
からは２ビットの制御信号ＴＥＡ１、ＴＥＡ２がビット
セレクタ１３に供給され、ビットセレクタ１３から例え
ば８ビットのノードデータＮＡ１〜ＮＡ８と、８ビット
のノードデータＮＡ９〜ＮＡ１６が順次データセレクタ
２４に出力されることになる。

【００３２】この場合、第２の機能回路２０に設けられ
ている第２のテストモード設定回路２２及び第３の機能
回路３０に設けられている第２のテストモード設定回路
３２には、第１のテストモード設定回路２から『Low 』
レベルのテストイネーブル信号ＴＥＢ及びＴＥＣが供給
されることになり、機能ブロック回路２１及び機能ブロ
ック回路３１の故障検出は行われない。また、データセ
レクタ２４の切換端子Ｓには、『Low 』レベルのテスト
イネーブル信号ＴＥＢが入力されているため、入力端子
Ａに供給されている機能ブロック回路１１のノードデー
タＮＡ１〜ＮＡ２^k+3 が出力端子Ｘから第３の機能回路
３０に設けられているデータセレクタ３４の入力端子Ａ
に供給される。

【００３３】また、データセレクタ３４の切換端子Ｓに
も『Low 』レベルのテストイネーブル信号ＴＥＣが入力
されているため、データセレクタ３４の入力端子Ａに供
給されている機能ブロック回路１１のノード信号ＮＡ１
〜ＮＡ２^k+3 が出力端子Ｘからデータセレクタ３５の入
力端子Ｂに供給されることになる。またデータセレクタ
３５の切換端子Ｓには、『High』レベルのテストイネー
ブル信号ＴＥが入力されているため、出力端子Ｘからは
データセレクタ３４より出力される機能ブロック回路１
１のノードデータＮＡ１〜ＮＡ２^k+3 が出力端子を介し
て外部に出力信号Ｄ₀ 〜Ｄ₇ として出力されることにな
る。したがって、このテストモードＡでは、機能ブロッ
ク回路１１で信号処理されたテスト出力データが出力信
号Ｄ₀ 〜Ｄ₇ として出力されることになる。

【００３４】次に、第２の機能回路２０の機能ブロック
回路２１の故障検出を行う場合、第１のテストモード設
定回路２からは、『High』レベルのテストイネーブル信
号ＴＥＢが第２のテストモード設定回路２２に入力さ
れ、第２のテストモード設定回路２２はこのテストイネ
ーブル信号ＴＥＢ、及びクリア信号ＣＬによって、機能
ブロック回路２１の故障を検出を行うテストモードＢに
なり、入力されるシフト信号ＣＫ２によって内部カウン
タのカウントをアップする。またこの時、機能ブロック
回路２１には図示していない入力端子を介して機能ブロ
ック回路２１の故障検出を行うためのテストパターン信
号が入力されることになる。

【００３５】よって、機能ブロック回路２１からは入力
されたテストパターン信号に応じたノード信号ＮＢ１〜
ＮＢ２^m+3 （但し、ｍは自然数）がビットセレクタ２３
に出力され、ビットセレクタ２３ではこのノード信号Ｎ
Ｂ１〜ＮＢ２^m+3 を第２のテストモード設定回路２２か
ら供給される制御信号ＴＥＢ１〜ｍによって順次８ビッ
トのノードデータに変換されてデータセレクタ２４の入
力端子Ｂに供給される。この時、データセレクタ２４の
切り換え端子Ｓには『High』レベルのテストイネーブル
信号ＴＥＢが入力されているため、データセレクタ２４
の出力端子Ｘから機能ブロック回路２１のノードデータ
ＮＢ１〜ＮＢ２^m+3 が出力され、データセレクタ３４の
入力端子Ａに供給されることになる。

【００３６】また、データセレクタ３４の切換端子Ｓに
は『Low 』レベルのテストイネーブル信号ＴＥＣが入力
されているため、データセレクタ３４の入力端子Ａに供
給されている機能ブロック回路２１の８ビットノードデ
ータＮＢ１〜ＮＢ２^m+3 が出力端子Ｘからデータセレク
タ３５の入力端子Ｂに供給される。また、データセレク
タ３５の切換端子Ｓには『High』レベルのテストイネー
ブル信号ＴＥが入力されているため、出力端子Ｘからは
機能ブロック回路２１のノードデータＮＢ１〜ＮＢ２
^m+3 が出力端子を介して出力信号Ｄ₀ 〜Ｄ₇ として外部
に出力されることになる。したがって、このテストモー
ドＢでは機能ブロック回路２１で信号処理されたテスト
出力データが出力信号Ｄ₀ 〜Ｄ₇ として出力されること
になる。

【００３７】また、第３の機能回路３０に設けられてい
る機能ブロック回路３１の故障検出を行う場合、第１の
テストモード設定回路２からは、『High』レベルのテス
トイネーブル信号ＴＥＣが第２のテストモード設定回路
３２に入力され、第２のテストモード設定回路３２は、
このテストイネーブル信号ＴＥＣ及びクリア信号ＣＬに
よって、機能ブロック回路３１の故障を検出を行うテス
トモードＣになり、入力されるシフト信号ＣＫ２によっ
て内部カウンタのカウントをアップする。またこの時、
機能ブロック回路３１には図示していない入力端子から
機能ブロック回路３１の故障検出を行うためのテストパ
ターン信号が入力されることになる。

【００３８】よって、機能ブロック回路３１からは、入
力されたテストパターン信号に応じたノード信号ＮＣ１
〜ＮＣ２ⁿ⁺³ （但し、ｎは自然数）がビットセレクタ３
３に出力され、ビットセレクタ３３ではこのノード信号
ＮＢ１〜ＮＢ２ⁿ⁺³ を第２のテストモード設定回路２２
から供給される制御信号ＴＥＣ１〜ｎによって順次８ビ
ットのノードデータに変換してデータセレクタ３４の入
力端子Ｂに供給する。この時データセレクタ３４の切換
端子Ｓには『High』レベルのテストモード信号ＴＥＣが
入力されているため、データセレクタ３４の出力端子Ｘ
から機能ブロック回路３１のノードデータＮＣ１〜ＮＣ
２ⁿ⁺³ が出力され、データセレクタ３５の入力端子Ｂに
供給されることになる。また、データセレクタ３５の切
換端子Ｓには『High』レベルのテストイネーブル信号Ｔ
Ｅが入力されているため、出力端子Ｘからは機能ブロッ
ク回路３１のノードデータＮＣ１〜ＮＣ２ⁿ⁺³ が出力端
子を介して出力信号Ｄ₀ 〜Ｄ₇ として外部に出力される
ことになる。したがって、このテストモードＣでは機能
ブロック回路３１で信号処理されたテスト出力データが
出力信号Ｄ₀ 〜Ｄ₇ として出力されることになる。

【００３９】なお、本実施の形態においては、例えばテ
ストモードＢの時、機能ブロック回路２１にテストパタ
ーン信号を入力し、テスト出力データを出力するように
しているが、これに限定されることなく例えば機能ブロ
ック回路１１にテストパターン信号を入力し、この機能
ブロック回路１１から出力される出力信号を機能ブロッ
ク回路２１のテストパターン信号として入力しても良
い。また、例えばテストモードＣの時、機能ブロック回
路１１または機能ブロック回路２１にテストパターン信
号を入力し、機能ブロック回路２１から出力される出力
信号を機能ブロック回路３１のテストパターン信号とし
て入力しても良い。

【００４０】このように本実施の形態である故障検出回
路においては、第１のテストモード設定回路と、各機能
回路内に第２のテストモード設定回路と、ビットセレク
タ及びデータセレクタとを設け、各機能ブロック回路毎
に故障検出を行うことができるようにしているため、入
力するテストパターン信号の作成が容易になると共に、
故障検出時間を短縮することができる。また、第２のテ
ストモード設定回路から出力される制御信号によって機
能ブロック回路から出力されるノード信号を所望のビッ
ト長のノードデータに変換して出力することができる。

【００４１】さらに、外部から入力されるテストイネー
ブル信号によって、ＡＳＩＣを通常動作または故障検出
を行うテストモードとに切り換えるようにしているた
め、テストイネーブル信号の入力端子だけを独立して設
けるようにすれば、通常動作時の入出力端子と故障検出
用の入出力端子を共用することができるという利点もあ
る。

【００４２】図２は、上記したような故障検出回路を備
えたＡＳＩＣの具体的な構成例を示したものであり、こ
の図に示すＡＳＩＣ５０は、Ａ／Ｄコンバータ５２、第
１の機能回路５４、第２の機能回路６０、第３の機能回
路６５及びＣＰＵインタフェース回路（以下、「ＣＰＵ
Ｉ／Ｆ回路」という）７１によって構成されており、こ
の第１の機能回路５４、第２の機能回路６０、第３の機
能回路６５には、例えばデジタルフィルターやコード変
換回路等の信号処理回路が設けられている。ＣＰＵＩ／
Ｆ回路７１は、入出力セレクタ７２とレジスタ７３が設
けられており、入出力セレクタ７２に入力されるコント
ロール信号によって、例えばストローブ信号や、Ｒ／Ｗ
がコントロールされている。また、レジスタ７３はメモ
リとして機能している。

【００４３】このようなＡＳＩＣ５０は通常動作時、入
力されるアナログ信号をＡ／Ｄコンバータ５２でデジタ
ル信号に変換し、この変換したデジタル信号に信号処理
回路５５、信号処理回路６１及び信号処理回路６６で所
定の処理を施して、出力端子を介して出力信号Ｄ₀ 〜Ｄ
₇ として外部に出力されるようなＡＳＩＣの一例を示し
ている。

【００４４】このＡＳＩＣ５０の例では、例えばＡ／Ｄ
コンバータ５２の故障検出を行う場合は、図１の第１の
テストモード設定回路２に対応する第１のテストモード
設定回路５１に『High』レベルのテストイネーブル信号
ＴＥを入力すると共に、所定のシフト信号ＴＣＫ及びク
リア信号ＴＣＬが入力されて、Ａ／Ｄコンバータ５２の
故障検出を行うためのテストイネーブル信号ＴＥＡがＣ
ＰＵＩ／Ｆ回路７１の入出力セレクタ７２に供給される
ことになる。この場合、Ａ／Ｄコンバータ５２の出力信
号は、ＣＰＵＩ／Ｆ回路７１の入出力セレクタ７２を介
して例えば８ビットのＤａｔａ信号として出力されるこ
とになり、このＤａｔａ信号によってＡ／Ｄコンバータ
５２の分解能テストが行われることになる。

【００４５】次に、第１の機能回路５４に設けられてい
る信号処理回路５５の故障検出を行う場合は、第１のテ
ストモード設定回路５１に入力するテストイネーブル信
号ＴＥを『High』にすると共に、所定のシフト信号ＴＣ
Ｋ及びクリア信号ＴＣＬが入力され、信号処理回路５５
の故障検出を行うためのテストイネーブル信号ＴＥＢが
『High』レベルになる。

【００４６】この場合、ＣＰＵＩ／Ｆ回路７１の入出力
セレクタ７２からは、信号処理回路５５の故障検出を行
うためのテストパターン信号が出力されると共に、オア
回路５３を介して第１の機能回路５４に設けられている
入力セレクタ５６が動作状態になり、ＣＰＵＩ／Ｆ回路
７１の入出力セレクタ７２から出力されるテストパター
ン信号が信号処理回路５５に供給されることになる。な
おこの時、第２の機能回路６０に設けられている入力セ
レクタ６２は非選択となり、信号処理回路６０にはテス
トパターン信号が入力されないようになされている。

【００４７】そして第２のテストモード設定回路５７よ
って設定された信号処理回路５５から出力されるノード
信号が出力セレクタ５８で、例えば８ビットのノードデ
ータに変換され、第３の機能回路６５に設けられている
出力セレクタ７０に供給されることになる。この出力セ
レクタ７０には第１のテストモード設定回路５１からテ
ストイネーブル信号ＴＥＢが入力されており、テストイ
ネーブル信号ＴＥＢが『High』レベルの場合、信号処理
回路５５から出力されるノードデータが出力信号Ｄ₀ 〜
Ｄ₇ として外部に出力されることになる。

【００４８】次に、第２の機能回路６０に設けられてい
る信号処理回路６１の故障検出を行う場合は、第１のテ
ストモード設定回路５１に『High』レベルのテストイネ
ーブル信号ＴＥを入力すると共に、所定のシフト信号Ｔ
ＣＫ及びクリア信号ＴＣＬが入力され、信号処理回路６
１の故障検出を行うためのテストイネーブル信号ＴＥＣ
が『High』レベルになる。

【００４９】この場合、ＣＰＵＩ／Ｆ回路７１の入出力
セレクタ７２からは、信号処理回路６１の故障検出を行
うためのテストパターン信号が出力されると共に、第２
の機能回路６０に設けられている入力セレクタ６２が動
作状態になり、ＣＰＵＩ／Ｆ回路７１の入出力セレクタ
７２から出力されるテストパターン信号が信号処理回路
６１に供給されることになる。なおこの時、オア回路５
３からは『Low 』レベルの出力信号が入力セレクタ５６
に供給されるため、入力セレクタ５６は非選択となり、
信号処理回路５５にはテストパターン信号が入力されな
いようになされている。

【００５０】そして、第２のテストモード設定回路６３
によって設定された信号処理回路６１から出力されるノ
ード信号が出力セレクタ６４で例えば８ビットのノーデ
ータに変換され、出力セレクタ７０に供給されることに
なる。この出力セレクタ７０には第１のテストモード設
定回路５１からテストイネーブル信号ＴＥＣが入力され
ており、この場合、信号処理回路６１のノードデータが
出力信号Ｄ₀ 〜Ｄ₇ として出力されることになる。

【００５１】次に、第３の機能回路６５に設けられてい
る信号処理回路６６の故障検出を行う場合、第１のテス
トモード設定回路５１に『High』レベルのテストイネー
ブル信号ＴＥを入力すると共に、所定のシフト信号ＴＣ
Ｋ及びクリア信号ＴＣＬが入力され、信号処理回路６６
の故障検出を行うためのテストイネーブル信号ＴＥＤを
『High』レベルになる。

【００５２】この場合、信号処理回路６６には入力端子
Ｔ_INから第３の機能回路６５に設けられている入力セレ
クタ６７を介してテストイパターン信号が入力されると
共に、第２のテストモード設定回路６８によって設定さ
れた信号処理回路６６から出力されるノード信号は、出
力セレクタ６９で例えば８ビットのノードデータに変換
され、出力セレクタ７０に供給されることになる。この
場合、出力セレクタ７０は信号処理回路６６のノードデ
ータを出力端子を介して出力信号Ｄ₀ 〜Ｄ₇ として出力
することになる。

【００５３】また、入力するアナログ信号をデジタル信
号に置き換えて故障検出を行う場合は、第１のテストモ
ード設定回路５１に『High』レベルのテストイネーブル
信号ＴＥを入力すると共に、所定のシフト信号ＴＣＫ及
びクリア信号ＴＣＬが入力されて、テストイネーブル信
号ＴＥＥを『High』レベルにする。この場合、ＣＰＵＩ
／Ｆ回路７１の入出力セレクタ７２からテストパターン
信号が入力セレクタ５６を介して信号処理回路５５に入
力されることになり、他は信号処理回路を通常動作させ
ることにより、信号処理回路５５、信号処理回路６０及
び信号処理回路６６で処理されたノードデータが出力端
子を介して出力信号Ｄ₀ 〜Ｄ₇ として出力されるため、
アナログ信号をデジタル信号に置き換えた故障検出を行
うことができる。また信号処理回路６０から出力される
ノード信号を出力端子Ｔ_out を介して出力することによ
り、信号処理回路５５、及び信号処理回路６０の組み合
わせによる故障を検出することができる。

【００５４】

【発明の効果】以上、説明したように本発明の故障検出
回路は故障検出を行う機能回路を選択するための選択信
号を出力する第１のテストモード設定手段と、第１のテ
ストモード設定手段から所定の選択信号が入力された時
のみ所定の制御信号を出力する第２のテストモード設定
手段と、第１のテストモード設定手段で選択された機能
回路のノード信号を出力するセレクタ手段とを設け、機
能回路単位で故障検出を行うことができるようにしてい
るため、故障検出を容易に行うことができる。

【００５５】また、第２のテストモード設定手段から出
力される制御信号によって機能回路から出力されるノー
ド信号を所望のビット長のノードデータに変換して順次
出力することができるため、フレキシブルな設定ができ
るという利点がある。さらに、入力されるイネーブル信
号によって、通常動作または故障検出を行うモードとに
切り換えることができるため、イネーブル信号の入力端
子だけを独立して設けるようにすれば、通常動作時の入
出力端子と故障検出用の入出力端子を共用することがで
きる。

【００５６】またさらに、第１のテストモード設定手段
及び第２のテストモード設定手段はカウンタ回路とデコ
ーダ回路によって簡単に構成できるため集積回路のチッ
プ面積に影響しないという利点がある。

【図面の簡単な説明】

【図１】本発明の実施の形態である故障検出回路を備え
た特定用途向け集積回路のブロック図である。

【図２】本発明の実施の形態である故障検出回路を備え
た特定用途向け集積回路の具体的な構成例を示した図で
ある。

【図３】従来の特定用途向け集積回路のブロック図であ
る。

【符号の説明】

１ＡＳＩＣ、２第１のテストモード設定回路、３
カウンタ回路、４デコーダ回路、１０第１の機能回
路、１１２１３１機能ブロック回路、１２２２
３２第２のテストモード設定回路、１３２３３
３ビットセレクタ、２４３４３５データセレク
タ

Claims

【特許請求の範囲】

【請求項１】複数の機能回路が１チップに集積された
特定用途向けの集積回路の故障検出を行う故障検出回路
において、前記集積回路を故障検出モードに切り換えるイネーブル
信号が入力された際、入力されるシフト信号とクリア信
号によって故障検出を行う機能回路を選択するための選
択信号を出力する第１のテストモード設定手段と、前記クリア信号と前記第１のテストモード設定手段から
所定の選択信号が入力された時のみ所定の制御信号を出
力する第２のテストモード設定手段と、前記第１のテストモード設定手段によって選択された前
記機能回路のノード信号を出力するセレクタ手段と、を有して構成されることを特徴とする故障検出回路。
【請求項２】前記セレクタ手段は、前記第２のテスト
モード設定手段から出力される制御信号によって、前記
機能回路から出力されるノード信号を所望のビット長の
ノードデータに変換して順次出力することを特徴とする
請求項１に記載の故障検出回路。
【請求項３】前記第１のテストモード設定手段及び前
記第２のテストモード設定手段は、カウンタ回路とデコ
ーダ回路とによって形成されることを特徴とする請求項
１に記載の故障検出回路。