JPH09292447A - 故障検出回路 - Google Patents

故障検出回路

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JPH09292447A
JPH09292447A JP8129327A JP12932796A JPH09292447A JP H09292447 A JPH09292447 A JP H09292447A JP 8129327 A JP8129327 A JP 8129327A JP 12932796 A JP12932796 A JP 12932796A JP H09292447 A JPH09292447 A JP H09292447A
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JP
Japan
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circuit
signal
output
input
test mode
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JP8129327A
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Masataka Wakamatsu
正孝 若松
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Original Assignee
Sony Corp
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Publication date
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Abstract

(57)【要約】 【課題】 複数の機能ブロック回路が1チップ化されて
いる特定用途向け集積回路の故障検出を効率よく行うこ
と。 【解決手段】 第1のテストモード設定回路(2)はテ
ストイネーブル信号(TE)が入力された時のみ入力さ
れるシフト信号(CK)とクリア信号(CL)によって
故障検出を行う機能ブロック回路を選択するための選択
信号を出力し、セレクタ回路によって選択された機能ブ
ロック回路のノード信号を外部に出力する。また、第2
のテストモード設定回路から出力される制御信号によっ
て機能ブロック回路から出力されるノード信号を所定の
ビット長のノードデータに変換して順次出力する。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は集積回路等の故障の
検出を行う故障検出回路に関わり、特に複数の機能ブロ
ック回路が1チップに集積された特定用途向けの集積回
路の故障検出を行うのに好適なものである。
【0002】
【従来の技術】近年、機器の高機能化に伴って集積回路
(以下、「IC」(Integrated Circuit)と示す)の高
集積化が進み、IC内に設けられる回路規模数が飛躍的
に増大している。このため、従来、複数のチップに分け
て構成されていた各機能ブロック回路を1チップ化し
た、特定用途向けの集積回路(以下、「ASIC」(ap
plication Specific Integrated Circuit )と示す)等
の開発が行われている。
【0003】図3は上記したようなASICの一例を示
したものであり、この図に示すASIC100は、従
来、1チップICとして構成されていた機能ブロック回
路101、102が1チップで構成されている。この場
合、入力端子T1 を介して機能ブロック回路101に入
力された入力信号は、機能ブロック回路101で所定の
処理が施されて機能ブロック回路102に出力され、さ
らに機能ブロック回路102で所定の処理が施されて出
力端子T2 から出力されることになる。このように複数
の機能ブロック回路を1チップ化してASICを構成す
ることにより、機器の小型化、低コスト化を実現するこ
とができる。
【0004】
【発明が解決しようとする課題】ところで、上記したよ
うな複数の機能ブロック回路が設けられているASIC
100は、通常のICと同様に製造時の出荷検査で効率
的に良/否の判定を行うことが要求されている。しかし
ながら、例えば入力端子T1 からASICの故障検出を
行うためのテストパターン信号を入力し、出力端子T2
からの出力信号によって機能ブロック回路101及び1
02の故障を検出する場合は、入力端子T1 から機能ブ
ロック回路101及び機能ブロック回路102の故障を
検出するための様々なテストパターン信号を入力する必
要があるため、入力するテストパターン信号が複雑で長
大なものになるという欠点があった。
【0005】例えば簡単な場合として、2つの4ビット
データA,Bの大小を比較して、A>Bの時「1」、A
≦Bの時「0」となる1ビットデータCを出力するよう
なICを、4ビットデータBから4ビットデータAを減
算する機能ブロック回路101と、この演算結果に基づ
いて1ビットデータCを出力する機能ブロック回路10
2とから構成されるASIC100で実現したとする。
この場合、機能ブロック回路101から出力される演算
データのMSB(最上位ビット)や、MSBの1つ下の
桁のビットデータに「0」または「1」の縮退(固定)
不良がある時は、機能ブロック回路101から出力され
る演算データに影響があるため、機能ブロック回路10
2から出力端子T2 を介して出力される1ビットデータ
Cをモニタしていれば、ASIC100の故障検出を行
うことができる。
【0006】ところが、機能ブロック回路101から出
力される演算データのLSB(最下位ビット)や、LS
Bに近い桁のビットデータに「0」または「1」の縮退
(固定)不良がある時は、入力端子T1 から入力する4
ビットデータA,Bが特定の関係になるようにして、出
力端子T2 を介して出力される1ビットデータCによっ
て故障検出を行う必要がある。
【0007】例えば4ビットデータAを「1100」、
4ビットデータBを「1101」とすると、機能ブロッ
ク回路101から出力される演算データはA<Bである
ため、「0001」となり、機能ブロック回路102か
ら出力端子T2 を介して出力される1ビットデータCは
「0」となる。ところが、機能ブロック回路101から
出力される演算データのLSBに「0」となる固定不良
が存在する場合も、機能ブロック回路101から出力さ
れる演算データはA=Bであるため、「0000」とな
り、機能ブロック回路102から出力される1ビットデ
ータCは「0」となってしまい、機能ブロック回路10
1の固定不良を検出することができなかった。
【0008】そこで、このような機能ブロック回路10
1のLSBの固定不良を検出するためには、例えばテス
トパターン信号として「1011」の4ビットデータA
と、「1010」の4ビットデータBを入力する。この
場合、例えば機能ブロック回路101のLSBに固定不
良が存在しなければ、機能ブロック回路101から出力
される演算データはA>Bとなり、機能ブロック回路1
02から出力される1ビットデータCは「1」となる。
【0009】一方、演算データのLSBに固定不良が存
在する場合は、機能ブロック回路101から出力される
演算データはA=Bとなるため、機能ブロック回路10
2から出力される1ビットデータCは「0」となるた
め、入力した4ビットデータA、Bと、出力される1ビ
ットデータCが異なった関係になり、機能ブロック回路
101のLSBの固定不良を検出できることになる。
【0010】つまり、機能ブロック回路102から出力
端子T2 を介して出力される1ビットデータCをモニタ
ーして機能ブロック回路101の故障検出を行う場合
は、4ビットデータAと4ビットデータBが特定の関係
になるようなテストパターン信号を入力信号として外部
から入力しなければならず、全ての故障想定個所を検出
するには、機能ブロック回路が大きくなればなるほど膨
大な長さのテストパターンが必要になるという問題点が
あった。
【0011】また、例えばASIC100に設けられて
いる各機能ブロック回路101、102毎に特定のテス
トパターン信号を入力して、特定のタイミングでの電圧
変化信号(以下、「ノード信号」という)のモニタを行
うようにすれば、効率的にASIC100の故障検出を
行うことができるようになるが、各機能ブロック回路1
01、102はそれぞれ数万ゲート規模であるため、十
分な故障検出を行うには数十程度のノード信号を外部で
モニタできるようにする必要がある。
【0012】しかしながら、ASIC100等に設けら
れる入出力端子は、製造上のコストの問題及び実装上の
問題等から100ピン程度とされていると共に、ICの
内部回路の増大に伴って使用する入出力端子の数が多く
なっているため、故障検出を行うためのノード信号に割
り当てられる入出力端子の数も制限され、数十ものノー
ド信号を外部でモニターすることはできなかった。
【0013】本発明はこのような問題点を解決するため
になされたものであり、複数の機能ブロック回路が1チ
ップ化されているASICの故障検出を効率よく行うこ
とができる故障検出回路を提供することにある。
【0014】
【課題を解決するための手段】上記目的を達成するた
め、複数の機能回路が1チップに集積された特定用途向
けの集積回路の故障検出を行う故障検出回路において、
集積回路を故障検出モードに切り換えるイネーブル信号
が入力された際、入力されるシフト信号とクリア信号に
よって故障検出を行う機能回路を選択するための選択信
号を出力する第1のテストモード設定手段と、クリア信
号と第1のテストモード設定手段から所定の選択信号が
入力された時のみ所定の制御信号を出力する第2のテス
トモード設定手段と、第1のテストモード設定手段によ
って選択された機能回路のノード信号を出力するセレク
タ手段とを有して構成する。
【0015】そして、セレクタ手段は第2のテストモー
ド設定手段から出力される制御信号によって、機能回路
から出力されるノード信号を所望のビット長のノードデ
ータに変換して順次出力するようにした。そして、第1
のテストモード設定手段及び第2のテストモード設定手
段は、カウンタ回路とデコーダ回路とによって構成す
る。
【0016】本発明によれば、第1のテストモード設定
手段はイネーブル信号が入力された時のみ入力されるシ
フト信号とクリア信号によって故障検出を行う機能回路
を選択するための選択信号を出力し、その選択された機
能回路のノード信号をセレクタ手段を介して外部に出力
することで各機能回路毎に故障検出を行うことができ
る。また、第2のテストモード設定手段から出力される
制御信号によって故障検出を行う機能回路から出力され
るノード信号を所定のビット長のノードデータに変換し
て順次出力できるようにした。
【0017】
【発明の実施の形態】以下、本発明の実施の形態につい
て説明する。図1は本発明の実施の形態である故障検出
回路を備えた特定用途向け集積回路のブロック図の一例
を示したものである。この図に示す特定用途向け集積回
路(以下、「ASIC」(application Specific Integ
rated Circuit )1は、複数の機能ブロック回路が1チ
ップ化されたものであり、例えば機能ブロック回路が設
けられている第1の機能回路10、第2の機能回路2
0、第3の機能回路30と、第1のテストモード設定回
路2によって構成されている。
【0018】第1のテストモード設定回路2は、例えば
カウンタ回路3、デコーダ回路4によって構成されてお
り、入力端子T1 を介してテストイネーブル信号TEが
入力された場合、入力端子T3 及び入力端子T4 から入
力されるシフト信号CK及びクリア信号CLに基づいて
故障検出を行う機能ブロック回路を選択するテストイネ
ーブル信号TEA〜TECを出力するようになされてい
る。
【0019】第1の機能回路10は、機能ブロック回路
11、第2のテストモード設定回路12及びビットセレ
クタ13によって構成されており、機能ブロック回路1
1は、通常動作時、図示していない入力端子からの入力
信号に所定の処理を施して出力する例えば信号処理回路
である。第2のテストモード設定回路12は、図示して
いないが第1のテストモード設定回路2と同様、カウン
タ回路及びデコーダ回路によって構成されており、第1
のテストモード設定回路2からテストイネーブル信号T
EAが入力されると、このテストイネーブル信号TEA
及びクリア信号CLによって、機能ブロック回路11の
故障を検出を行うテストモード(以下、テストモードA
という)状態になる。またこの時、機能ブロック回路1
1には図示していないが機能ブロック回路11の故障検
出を行うためのテストパターン信号が入力されることに
なる。
【0020】ビットセレクタ13は、テストモードAの
時、機能ブロック回路11から出力されるノード信号N
A1〜NA2K+3 (但し、Kは自然数)を第2のテスト
モード設定回路12から出力される制御信号TEA1〜
TEAKによって所定のビット長(8ビット)のノード
データに変換して順次出力する。
【0021】第2の機能回路20は、機能ブロック回路
21、第2のテストモード設定回路22、ビットセレク
タ23及びデータセレクタ24によって構成されてお
り、機能ブロック回路21は、通常動作時、例えば機能
ブロック回路11からの信号に所定の処理を施して出力
する信号処理回路である。第2のテストモード設定回路
22は、上述した第2のテストモード設定回路12と同
様の構成とされており、第1のテストモード設定回路2
からテストイネーブル信号TEBが入力されると、この
テストイネーブル信号TEB及びクリア信号CLによっ
て、機能ブロック回路21の故障検出を行うテストモー
ド(以下、「テストモードB」という)状態になる。ま
たこの時、機能ブロック回路21には図示していない入
力端子から機能ブロック回路21の故障検出を行うため
のテストパターン信号が入力されるようになされてい
る。
【0022】ビットセレクタ23は、テストモードBの
時、第2のテストモード設定回路22から出力される制
御信号TEB1〜mによって機能ブロック回路21から
出力されるノード信号NB1〜NB2m+3 (但し、Mは
自然数)を所定のビット長(8ビット)のノードデータ
に変換して順次出力する。データセレクタ24は、2つ
の入力端子A、B、出力端子X、及び切換端子Sが設け
られた2チャンネルセレクタ回路であり、切換端子Sに
入力される切換信号が『High』の時、入力端子Bに入力
された信号を出力端子Xから出力すると共に、切換信号
が『Low 』の時、入力端子Aに入力された信号を出力端
子Xから出力するようになされている。
【0023】第3の機能回路30は、機能ブロック回路
31、第2のテストモード設定回路32、ビットセレク
タ33、及びデータセレクタ34、35によって構成さ
れており、機能ブロック回路31は、通常動作時、例え
ば機能ブロック回路21から供給される信号に所定の処
理を施して出力する。第2のテストモード設定回路32
は、上述した第2のテストモード設定回路12と同一構
成とされており、第1のテストモード設定回路2からテ
ストイネーブル信号TECが入力されると、このテスト
イネーブル信号TEC及びクリア信号CLに基づいて、
機能ブロック回路31の故障を検出を行うテストモード
(以下、「テストモードC」という)状態になる。また
この時、機能ブロック回路31には図示していない入力
端子から機能ブロック回路31の故障検出を行うための
テストパターン信号が入力されるようになされている。
【0024】ビットセレクタ33はテストモードCの
時、第2のテストモード設定回路32から出力される制
御信号TEC1〜nに基づいて機能ブロック回路31か
ら出力されるノード信号NC1〜NC2n+3 (但し、n
は自然数)を所定のビット長(8ビット)のノードデー
タに変換して順次出力するようになされている。データ
セレクタ34、35は、上述したデータセレクタ24と
同様な2チャンネルセレクタ回路であり、データセレク
タ34の入力端子Aはデータセレクタ24の出力端子X
と接続され、入力端子Bはビットセレクタ33と接続さ
れている。また、データセレクタ35の入力端子Aは機
能ブロック回路31の出力と接続され、入力端子Bはデ
ータセレクタ34の出力端子Xと接続されている。
【0025】以下、このような構成とされている本実施
の形態であるASIC1の動作について説明する。先
ず、このようなASIC1の通常動作は、入力端子T1
から入力されるテストイネーブル信号TEが『Low 』レ
ベルになっている共に、入力端子T2 〜T4には各機能
ブロック回路の通常の動作に必要な例えばX、Y、Z信
号が供給されている。この場合、機能ブロック回路11
に図示されていない入力端子から入力信号が供給され、
所定の処理が施されて機能ブロック回路21に出力され
る。そして機能ブロック回路21でさらに所定の処理が
施されて、次の処理を行う機能ブロック回路31に出力
され、機能ブロック回路31で所定の処理が施された出
力信号がデータセレクタ35の入力端子Aに供給される
ことになる。
【0026】このデータセレクタ35の切換端子Sに
は、切換信号としてテストイネーブル信号TEが入力さ
れており、通常動作時はテストイネーブル信号TEが
『Low 』レベルであるため、データセレクタ35の出力
端子Xからは入力端子Aに供給されている機能ブロック
回路31から出力される出力信号が出力端子を介して出
力信号D0 〜D7 として外部に出力されることになる。
【0027】一方、ASIC1を故障検出を行うテスト
モードにする場合は、入力端子T1に入力するテストイ
ネーブル信号TEを『High』レベルにした後、入力端子
2にシフト信号CK2、入力端子T3 及びT4 に故障
検出を行う機能ブロック回路を選択するためのシフト信
号CK1及びクリア信号CLを入力する。
【0028】ここで、例えば第1の機能回路10に設け
られている機能ブロック回路11の故障検出を行う場合
は、第1のテストモード設定回路2からは、『High』レ
ベルのテストイネーブル信号TEAが第2のテストモー
ド設定回路12に供給されるように制御され、第2のテ
ストモード設定回路12は、このテストイネーブル信号
TEA及びクリア信号CLによって、機能ブロック回路
11の故障を検出を行うテストモードAとなり、入力さ
れるシフト信号CK2によって内部カウンタのカウント
をアップさせる。またこの時、機能ブロック回路11に
は図示していない入力端子から機能ブロック回路11の
故障検出を行うためのテストパターン信号が入力される
ことになる。
【0029】この場合、機能ブロック回路11からは、
入力されたテストパターン信号に応じたノード信号NA
1〜NA2K+3 (但し、Kは自然数)がビットセレクタ
13に出力されることになり、ビットセレクタ13では
このノード信号NA1〜NA2K+3 を第2のテストモー
ド設定回路12から出力されるKビットの制御信号TE
A1〜Kによって例えば8ビットのノードデータに変換
して順次出力することになる。
【0030】例えば機能ブロック回路11から8ライン
のノード信号NA1〜NA8がビットセレクタ13に出
力される場合は、第2のテストモード設定回路12から
は1ビットの制御信号TEA1がビットセレクタ13に
供給され、ビットセレクタ13から8ビットのノードデ
ータNA1〜NA8が出力されることになる。
【0031】また、機能ブロック回路11から16ライ
ンのノード信号NA1〜NA16がビットセレクタ13
に出力される場合は、第2のテストモード設定回路12
からは2ビットの制御信号TEA1、TEA2がビット
セレクタ13に供給され、ビットセレクタ13から例え
ば8ビットのノードデータNA1〜NA8と、8ビット
のノードデータNA9〜NA16が順次データセレクタ
24に出力されることになる。
【0032】この場合、第2の機能回路20に設けられ
ている第2のテストモード設定回路22及び第3の機能
回路30に設けられている第2のテストモード設定回路
32には、第1のテストモード設定回路2から『Low 』
レベルのテストイネーブル信号TEB及びTECが供給
されることになり、機能ブロック回路21及び機能ブロ
ック回路31の故障検出は行われない。また、データセ
レクタ24の切換端子Sには、『Low 』レベルのテスト
イネーブル信号TEBが入力されているため、入力端子
Aに供給されている機能ブロック回路11のノードデー
タNA1〜NA2k+3 が出力端子Xから第3の機能回路
30に設けられているデータセレクタ34の入力端子A
に供給される。
【0033】また、データセレクタ34の切換端子Sに
も『Low 』レベルのテストイネーブル信号TECが入力
されているため、データセレクタ34の入力端子Aに供
給されている機能ブロック回路11のノード信号NA1
〜NA2k+3 が出力端子Xからデータセレクタ35の入
力端子Bに供給されることになる。またデータセレクタ
35の切換端子Sには、『High』レベルのテストイネー
ブル信号TEが入力されているため、出力端子Xからは
データセレクタ34より出力される機能ブロック回路1
1のノードデータNA1〜NA2k+3 が出力端子を介し
て外部に出力信号D0 〜D7 として出力されることにな
る。したがって、このテストモードAでは、機能ブロッ
ク回路11で信号処理されたテスト出力データが出力信
号D0 〜D7 として出力されることになる。
【0034】次に、第2の機能回路20の機能ブロック
回路21の故障検出を行う場合、第1のテストモード設
定回路2からは、『High』レベルのテストイネーブル信
号TEBが第2のテストモード設定回路22に入力さ
れ、第2のテストモード設定回路22はこのテストイネ
ーブル信号TEB、及びクリア信号CLによって、機能
ブロック回路21の故障を検出を行うテストモードBに
なり、入力されるシフト信号CK2によって内部カウン
タのカウントをアップする。またこの時、機能ブロック
回路21には図示していない入力端子を介して機能ブロ
ック回路21の故障検出を行うためのテストパターン信
号が入力されることになる。
【0035】よって、機能ブロック回路21からは入力
されたテストパターン信号に応じたノード信号NB1〜
NB2m+3 (但し、mは自然数)がビットセレクタ23
に出力され、ビットセレクタ23ではこのノード信号N
B1〜NB2m+3 を第2のテストモード設定回路22か
ら供給される制御信号TEB1〜mによって順次8ビッ
トのノードデータに変換されてデータセレクタ24の入
力端子Bに供給される。この時、データセレクタ24の
切り換え端子Sには『High』レベルのテストイネーブル
信号TEBが入力されているため、データセレクタ24
の出力端子Xから機能ブロック回路21のノードデータ
NB1〜NB2m+3 が出力され、データセレクタ34の
入力端子Aに供給されることになる。
【0036】また、データセレクタ34の切換端子Sに
は『Low 』レベルのテストイネーブル信号TECが入力
されているため、データセレクタ34の入力端子Aに供
給されている機能ブロック回路21の8ビットノードデ
ータNB1〜NB2m+3 が出力端子Xからデータセレク
タ35の入力端子Bに供給される。また、データセレク
タ35の切換端子Sには『High』レベルのテストイネー
ブル信号TEが入力されているため、出力端子Xからは
機能ブロック回路21のノードデータNB1〜NB2
m+3 が出力端子を介して出力信号D0 〜D7 として外部
に出力されることになる。したがって、このテストモー
ドBでは機能ブロック回路21で信号処理されたテスト
出力データが出力信号D0 〜D7 として出力されること
になる。
【0037】また、第3の機能回路30に設けられてい
る機能ブロック回路31の故障検出を行う場合、第1の
テストモード設定回路2からは、『High』レベルのテス
トイネーブル信号TECが第2のテストモード設定回路
32に入力され、第2のテストモード設定回路32は、
このテストイネーブル信号TEC及びクリア信号CLに
よって、機能ブロック回路31の故障を検出を行うテス
トモードCになり、入力されるシフト信号CK2によっ
て内部カウンタのカウントをアップする。またこの時、
機能ブロック回路31には図示していない入力端子から
機能ブロック回路31の故障検出を行うためのテストパ
ターン信号が入力されることになる。
【0038】よって、機能ブロック回路31からは、入
力されたテストパターン信号に応じたノード信号NC1
〜NC2n+3 (但し、nは自然数)がビットセレクタ3
3に出力され、ビットセレクタ33ではこのノード信号
NB1〜NB2n+3 を第2のテストモード設定回路22
から供給される制御信号TEC1〜nによって順次8ビ
ットのノードデータに変換してデータセレクタ34の入
力端子Bに供給する。この時データセレクタ34の切換
端子Sには『High』レベルのテストモード信号TECが
入力されているため、データセレクタ34の出力端子X
から機能ブロック回路31のノードデータNC1〜NC
n+3 が出力され、データセレクタ35の入力端子Bに
供給されることになる。また、データセレクタ35の切
換端子Sには『High』レベルのテストイネーブル信号T
Eが入力されているため、出力端子Xからは機能ブロッ
ク回路31のノードデータNC1〜NC2n+3 が出力端
子を介して出力信号D0 〜D7 として外部に出力される
ことになる。したがって、このテストモードCでは機能
ブロック回路31で信号処理されたテスト出力データが
出力信号D0 〜D7 として出力されることになる。
【0039】なお、本実施の形態においては、例えばテ
ストモードBの時、機能ブロック回路21にテストパタ
ーン信号を入力し、テスト出力データを出力するように
しているが、これに限定されることなく例えば機能ブロ
ック回路11にテストパターン信号を入力し、この機能
ブロック回路11から出力される出力信号を機能ブロッ
ク回路21のテストパターン信号として入力しても良
い。また、例えばテストモードCの時、機能ブロック回
路11または機能ブロック回路21にテストパターン信
号を入力し、機能ブロック回路21から出力される出力
信号を機能ブロック回路31のテストパターン信号とし
て入力しても良い。
【0040】このように本実施の形態である故障検出回
路においては、第1のテストモード設定回路と、各機能
回路内に第2のテストモード設定回路と、ビットセレク
タ及びデータセレクタとを設け、各機能ブロック回路毎
に故障検出を行うことができるようにしているため、入
力するテストパターン信号の作成が容易になると共に、
故障検出時間を短縮することができる。また、第2のテ
ストモード設定回路から出力される制御信号によって機
能ブロック回路から出力されるノード信号を所望のビッ
ト長のノードデータに変換して出力することができる。
【0041】さらに、外部から入力されるテストイネー
ブル信号によって、ASICを通常動作または故障検出
を行うテストモードとに切り換えるようにしているた
め、テストイネーブル信号の入力端子だけを独立して設
けるようにすれば、通常動作時の入出力端子と故障検出
用の入出力端子を共用することができるという利点もあ
る。
【0042】図2は、上記したような故障検出回路を備
えたASICの具体的な構成例を示したものであり、こ
の図に示すASIC50は、A/Dコンバータ52、第
1の機能回路54、第2の機能回路60、第3の機能回
路65及びCPUインタフェース回路(以下、「CPU
I/F回路」という)71によって構成されており、こ
の第1の機能回路54、第2の機能回路60、第3の機
能回路65には、例えばデジタルフィルターやコード変
換回路等の信号処理回路が設けられている。CPUI/
F回路71は、入出力セレクタ72とレジスタ73が設
けられており、入出力セレクタ72に入力されるコント
ロール信号によって、例えばストローブ信号や、R/W
がコントロールされている。また、レジスタ73はメモ
リとして機能している。
【0043】このようなASIC50は通常動作時、入
力されるアナログ信号をA/Dコンバータ52でデジタ
ル信号に変換し、この変換したデジタル信号に信号処理
回路55、信号処理回路61及び信号処理回路66で所
定の処理を施して、出力端子を介して出力信号D0 〜D
7 として外部に出力されるようなASICの一例を示し
ている。
【0044】このASIC50の例では、例えばA/D
コンバータ52の故障検出を行う場合は、図1の第1の
テストモード設定回路2に対応する第1のテストモード
設定回路51に『High』レベルのテストイネーブル信号
TEを入力すると共に、所定のシフト信号TCK及びク
リア信号TCLが入力されて、A/Dコンバータ52の
故障検出を行うためのテストイネーブル信号TEAがC
PUI/F回路71の入出力セレクタ72に供給される
ことになる。この場合、A/Dコンバータ52の出力信
号は、CPUI/F回路71の入出力セレクタ72を介
して例えば8ビットのData信号として出力されるこ
とになり、このData信号によってA/Dコンバータ
52の分解能テストが行われることになる。
【0045】次に、第1の機能回路54に設けられてい
る信号処理回路55の故障検出を行う場合は、第1のテ
ストモード設定回路51に入力するテストイネーブル信
号TEを『High』にすると共に、所定のシフト信号TC
K及びクリア信号TCLが入力され、信号処理回路55
の故障検出を行うためのテストイネーブル信号TEBが
『High』レベルになる。
【0046】この場合、CPUI/F回路71の入出力
セレクタ72からは、信号処理回路55の故障検出を行
うためのテストパターン信号が出力されると共に、オア
回路53を介して第1の機能回路54に設けられている
入力セレクタ56が動作状態になり、CPUI/F回路
71の入出力セレクタ72から出力されるテストパター
ン信号が信号処理回路55に供給されることになる。な
おこの時、第2の機能回路60に設けられている入力セ
レクタ62は非選択となり、信号処理回路60にはテス
トパターン信号が入力されないようになされている。
【0047】そして第2のテストモード設定回路57よ
って設定された信号処理回路55から出力されるノード
信号が出力セレクタ58で、例えば8ビットのノードデ
ータに変換され、第3の機能回路65に設けられている
出力セレクタ70に供給されることになる。この出力セ
レクタ70には第1のテストモード設定回路51からテ
ストイネーブル信号TEBが入力されており、テストイ
ネーブル信号TEBが『High』レベルの場合、信号処理
回路55から出力されるノードデータが出力信号D0
7 として外部に出力されることになる。
【0048】次に、第2の機能回路60に設けられてい
る信号処理回路61の故障検出を行う場合は、第1のテ
ストモード設定回路51に『High』レベルのテストイネ
ーブル信号TEを入力すると共に、所定のシフト信号T
CK及びクリア信号TCLが入力され、信号処理回路6
1の故障検出を行うためのテストイネーブル信号TEC
が『High』レベルになる。
【0049】この場合、CPUI/F回路71の入出力
セレクタ72からは、信号処理回路61の故障検出を行
うためのテストパターン信号が出力されると共に、第2
の機能回路60に設けられている入力セレクタ62が動
作状態になり、CPUI/F回路71の入出力セレクタ
72から出力されるテストパターン信号が信号処理回路
61に供給されることになる。なおこの時、オア回路5
3からは『Low 』レベルの出力信号が入力セレクタ56
に供給されるため、入力セレクタ56は非選択となり、
信号処理回路55にはテストパターン信号が入力されな
いようになされている。
【0050】そして、第2のテストモード設定回路63
によって設定された信号処理回路61から出力されるノ
ード信号が出力セレクタ64で例えば8ビットのノーデ
ータに変換され、出力セレクタ70に供給されることに
なる。この出力セレクタ70には第1のテストモード設
定回路51からテストイネーブル信号TECが入力され
ており、この場合、信号処理回路61のノードデータが
出力信号D0 〜D7 として出力されることになる。
【0051】次に、第3の機能回路65に設けられてい
る信号処理回路66の故障検出を行う場合、第1のテス
トモード設定回路51に『High』レベルのテストイネー
ブル信号TEを入力すると共に、所定のシフト信号TC
K及びクリア信号TCLが入力され、信号処理回路66
の故障検出を行うためのテストイネーブル信号TEDを
『High』レベルになる。
【0052】この場合、信号処理回路66には入力端子
INから第3の機能回路65に設けられている入力セレ
クタ67を介してテストイパターン信号が入力されると
共に、第2のテストモード設定回路68によって設定さ
れた信号処理回路66から出力されるノード信号は、出
力セレクタ69で例えば8ビットのノードデータに変換
され、出力セレクタ70に供給されることになる。この
場合、出力セレクタ70は信号処理回路66のノードデ
ータを出力端子を介して出力信号D0 〜D7 として出力
することになる。
【0053】また、入力するアナログ信号をデジタル信
号に置き換えて故障検出を行う場合は、第1のテストモ
ード設定回路51に『High』レベルのテストイネーブル
信号TEを入力すると共に、所定のシフト信号TCK及
びクリア信号TCLが入力されて、テストイネーブル信
号TEEを『High』レベルにする。この場合、CPUI
/F回路71の入出力セレクタ72からテストパターン
信号が入力セレクタ56を介して信号処理回路55に入
力されることになり、他は信号処理回路を通常動作させ
ることにより、信号処理回路55、信号処理回路60及
び信号処理回路66で処理されたノードデータが出力端
子を介して出力信号D0 〜D7 として出力されるため、
アナログ信号をデジタル信号に置き換えた故障検出を行
うことができる。また信号処理回路60から出力される
ノード信号を出力端子Tout を介して出力することによ
り、信号処理回路55、及び信号処理回路60の組み合
わせによる故障を検出することができる。
【0054】
【発明の効果】以上、説明したように本発明の故障検出
回路は故障検出を行う機能回路を選択するための選択信
号を出力する第1のテストモード設定手段と、第1のテ
ストモード設定手段から所定の選択信号が入力された時
のみ所定の制御信号を出力する第2のテストモード設定
手段と、第1のテストモード設定手段で選択された機能
回路のノード信号を出力するセレクタ手段とを設け、機
能回路単位で故障検出を行うことができるようにしてい
るため、故障検出を容易に行うことができる。
【0055】また、第2のテストモード設定手段から出
力される制御信号によって機能回路から出力されるノー
ド信号を所望のビット長のノードデータに変換して順次
出力することができるため、フレキシブルな設定ができ
るという利点がある。さらに、入力されるイネーブル信
号によって、通常動作または故障検出を行うモードとに
切り換えることができるため、イネーブル信号の入力端
子だけを独立して設けるようにすれば、通常動作時の入
出力端子と故障検出用の入出力端子を共用することがで
きる。
【0056】またさらに、第1のテストモード設定手段
及び第2のテストモード設定手段はカウンタ回路とデコ
ーダ回路によって簡単に構成できるため集積回路のチッ
プ面積に影響しないという利点がある。
【図面の簡単な説明】
【図1】本発明の実施の形態である故障検出回路を備え
た特定用途向け集積回路のブロック図である。
【図2】本発明の実施の形態である故障検出回路を備え
た特定用途向け集積回路の具体的な構成例を示した図で
ある。
【図3】従来の特定用途向け集積回路のブロック図であ
る。
【符号の説明】
1 ASIC、2 第1のテストモード設定回路、3
カウンタ回路、4 デコーダ回路、10 第1の機能回
路、11 21 31 機能ブロック回路、12 22
32 第2のテストモード設定回路、13 23 3
3 ビットセレクタ、24 34 35 データセレク

Claims (3)

    【特許請求の範囲】
  1. 【請求項1】 複数の機能回路が1チップに集積された
    特定用途向けの集積回路の故障検出を行う故障検出回路
    において、 前記集積回路を故障検出モードに切り換えるイネーブル
    信号が入力された際、入力されるシフト信号とクリア信
    号によって故障検出を行う機能回路を選択するための選
    択信号を出力する第1のテストモード設定手段と、 前記クリア信号と前記第1のテストモード設定手段から
    所定の選択信号が入力された時のみ所定の制御信号を出
    力する第2のテストモード設定手段と、 前記第1のテストモード設定手段によって選択された前
    記機能回路のノード信号を出力するセレクタ手段と、 を有して構成されることを特徴とする故障検出回路。
  2. 【請求項2】 前記セレクタ手段は、前記第2のテスト
    モード設定手段から出力される制御信号によって、前記
    機能回路から出力されるノード信号を所望のビット長の
    ノードデータに変換して順次出力することを特徴とする
    請求項1に記載の故障検出回路。
  3. 【請求項3】 前記第1のテストモード設定手段及び前
    記第2のテストモード設定手段は、カウンタ回路とデコ
    ーダ回路とによって形成されることを特徴とする請求項
    1に記載の故障検出回路。
JP8129327A 1996-04-26 1996-04-26 故障検出回路 Withdrawn JPH09292447A (ja)

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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005085282A (ja) * 2003-09-09 2005-03-31 Samsung Electronics Co Ltd ディスクインターフェース装置、それを備えたディスクインターフェースシステム及びその方法
JP2009146042A (ja) * 2007-12-12 2009-07-02 Fuji Xerox Co Ltd 情報処理装置、及びプログラム
CN115686977A (zh) * 2022-12-30 2023-02-03 上海芯联芯智能科技有限公司 快速选择输出的现场可编程门阵列芯片与设置方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005085282A (ja) * 2003-09-09 2005-03-31 Samsung Electronics Co Ltd ディスクインターフェース装置、それを備えたディスクインターフェースシステム及びその方法
JP2009146042A (ja) * 2007-12-12 2009-07-02 Fuji Xerox Co Ltd 情報処理装置、及びプログラム
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