JP3532314B2 - Ｄ／ａ変換器及びその試験方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、試験容易化回路が内蔵
されたＤ／Ａ変換器及びその試験方法に関する。

【０００２】

【従来の技術】図３は、従来のＤ／Ａ変換器１０Ａを示
す。このＤ／Ａ変換器１０Ａは、基準電圧生成回路１１
と、ラダー抵抗１２と、スイッチ群１３と、デコーダ１
４と、演算増幅回路１５とを備えている。量産されてい
るＤ／Ａ変換器１０Ａに対する試験においては、例えば
Ｄ／Ａ変換器１０Ａが１０ビット入力の場合、試験回路
２０Ａからデコーダ１４へ０、１、２、・・・、１０２
３の値が順に供給され、スイッチ群１３のスイッチＳＷ
１、ＳＷ２、・・・、ＳＷｎがこの順に１つずつ選択さ
れてオンにされる。基準電位Ｖ１と基準電位Ｖ２との差
をラダー抵抗１２で分圧した電位の１つがスイッチ群１
３で選択され、演算増幅回路１５の非反転入力端に供給
される。演算増幅回路１５は、その出力端が反転入力端
に接続されたボルテージホロアであり、高入力インピー
ダンスかつ低出力インピーダンスのバッファ回路として
機能する。試験回路２０Ａは、演算増幅回路１５からの
出力電圧ＶＯが、デコーダ１４へのデジタル値に対応し
た規定範囲内にあるかどうかにより、Ｄ／Ａ変換器１０
Ａの良否を判定する。

【０００３】

【発明が解決しようする課題】演算増幅回路１５は、高
速応答のためのコンデンサを備えており、出力電圧ＶＯ
は図４（Ｂ）に示す如く、演算増幅回路１５の入力がス
テップ変化した後に振動する。上記良否判定は、演算増
幅回路１５の入力がステップ変化した後、整定時間が経
過するのを待って行う必要があり、試験所要時間が長く
なる原因となっていた。

【０００４】本発明の目的は、このような問題点に鑑
み、試験所要時間を短縮することができるＤ／Ａ変換器
及びその試験方法を提供することにある。

【０００５】

【課題を解決するための手段及びその作用効果】第１発
明では、デジタル入力値に応じてスイッチ群がオン／オ
フ制御され、該スイッチ群を通った信号が出力バッファ
回路を介しアナログ出力値として取り出されるＤ／Ａ変
換器において、該スイッチ群は第１ａ〜ｎａスイッチを
有し、該デジタル入力値により該第１ａ〜ｎａスイッチ
のうちの１つを選択的にオンにすることが可能であり、
該出力バッファ回路は、出力範囲が制限された演算増幅
回路と、一端が基準電位供給線に接続されたコンデンサ
と、制御信号に応じて、該スイッチ群の出力を該演算増
幅回路の非反転入力端と該コンデンサの他端との一方に
導通させ、該コンデンサの他端と該演算増幅回路の反転
入力端との間を導通／遮断させ、該演算増幅回路の反転
入力端と該演算増幅回路の出力端との間を導通／遮断さ
せる切換回路とを有する。

【０００６】第１発明の第１態様では、上記切換回路
は、上記スイッチ群の出力を上記演算増幅回路の非反転
入力端と上記コンデンサの他端との一方に導通させる第
１ｂスイッチと、該コンデンサの他端と該演算増幅回路
の反転入力端との間を導通／遮断させる第２ｂスイッチ
と、該演算増幅回路の反転入力端と該演算増幅回路の出
力端との間を導通／遮断させる第３ｂスイッチとを有す
る。

【０００７】第２発明のＤ／Ａ変換器試験方法では、上
記構成のＤ／Ａ変換器に対し、上記第３ｂスイッチをオ
フにし、上記スイッチ群の第１ａ〜ｎａスイッチをオフ
にし、次に、上記第２ｂスイッチをオフにし、かつ、上
記第１ｂスイッチを上記コンデンサ側への導通状態に
し、この状態で、該コンデンサを、故障検出を可能にす
る所定電位でリセットし、次いで該スイッチ群の第ｉａ
スイッチをオンにする第１ステップと、該第１ｂスイッ
チを上記演算増幅回路側への導通状態にし、該スイッチ
群の第ｉａスイッチをオフにし、該スイッチ群の第（ｉ
＋１）ａスイッチをオンにし、かつ、該第２ｂスイッチ
をオンにする第２ステップと、該Ｄ／Ａ変換器の出力レ
ベルに応じて良否判定する第３ステップとを実質的に、
ｉ＝１からｉの値を１ずつ増加させて実行する。

【０００８】この試験では、第３ｂスイッチをオフにし
ているので、演算増幅回路の出力はその制限範囲内でフ
ルスイングし、比較器として機能する。このため、第２
ステップの動作後、整定時間を待つことなく直ちに第３
ステップの判定を行うことができ、試験所要時間を従来
よりも短縮することができる。経験上、Ｄ／Ａ変換器の
アナログ出力が規定範囲外となるのはパスが故障である
場合が殆どであるので、本願発明は有効である。

【０００９】第１発明の第２態様では、上記スイッチ群
は、上記第１ａ〜ｎａスイッチの各々の一端が互いに導
通され、該デジタル入力値に応じた電位が該一端から取
り出される。第２発明の第１態様では、上記Ｄ／Ａ変換
器に対し、上記スイッチ群のうちの一部のスイッチにつ
いては、該一部のスイッチの各々について、上記第１ｂ
スイッチを上記演算増幅回路側への導通状態にし、上記
第２ｂスイッチをオフにし、かつ、上記第３ｂスイッチ
をオンにし、この状態で、該一部のうちの１つのスイッ
チのみをオンにし、該Ｄ／Ａ変換器の出力が規定範囲内
であるかどうかを判定する。

【００１０】この第１態様によれば、従来法のみによる
試験の正確性の利点と本願第２発明のみによる試験の高
速性の利点との相補的効果により、本願第２発明の有効
性が高められる。

【００１１】

【実施例】以下、図面に基づいて本発明の一実施例を説
明する。図１は、試験容易化回路が内蔵されたＤ／Ａ変
換器１０を示す。このＤ／Ａ変換器１０は、図３のＤ／
Ａ変換器１０Ａの構成要素１１〜１５と同一のものを備
え、さらに、切換回路１６と、コンデンサ１７とを備え
ている。

【００１２】ラダー抵抗１２は、分圧を取り出すための
抵抗Ｒ１〜Ｒｎ−１が直列接続され、その一端及び他端
にそれぞれ、基準電圧生成回路１１で生成された基準電
位Ｖ１及びＶ２が供給される。Ｖ１＜Ｖ２であるとす
る。抵抗Ｒ１〜Ｒｎ−１は互いに同一抵抗値である。ス
イッチ群１３は、スイッチＳＷ１〜ＳＷｎの一端がそれ
ぞれ、抵抗Ｒ１の一端、抵抗Ｒ１と抵抗Ｒ２との間、・
・・、抵抗Ｒｎ−１の一端に接続され、スイッチＳＷ１
〜ＳＷｎの他端が出力端として共通に接続されている。
スイッチＳＷ１〜ＳＷｎは、その１つがデコーダ１４で
選択的にオンにされ、この選択は、デコーダ１４に供給
されるデジタル入力値に応じて定まる。

【００１３】演算増幅回路１５は、その内部のリミッタ
ー回路により出力電圧ＶＯの範囲が制限されている。切
換回路１６は、試験回路２０からの信号により制御さ
れ、入力端を出力端Ａと出力端Ｂとの一方に選択的に導
通させる切換スイッチ１６１と、オン／オフ制御される
スイッチ１６２及び１６３とを備えている。切換スイッ
チ１６１は、その入力端がスイッチ群１３の出力端に接
続され、出力端Ａが演算増幅回路１５の非反転入力端に
接続され、出力端Ｂが、一方ではコンデンサ１７を介し
てグランド線に接続され、他方ではスイッチ１６２を介
して演算増幅回路１５の反転入力端に接続されている。
スイッチ１６３は、演算増幅回路１５の出力端と反転入
力端との間に接続されている。

【００１４】コンデンサ１７は、例えば５〜１０ｐＦ程
度で充分であり、そのチップ上占有面積は１０μｍ×１
０μｍ程度である。コンデンサ１７は、Ａ／Ｄ変換器１
０に対し外付けであってもよいが、内蔵形の方が高速充
電可能であるので好ましく、かつ、チップ上占有面積も
問題にならない。Ｄ／Ａ変換器１０は、通常使用におい
ては、切換スイッチ１６１が出力端Ａ側にされ、スイッ
チ１６２がオフにされ、スイッチ１６３がオンにされ
て、図３のＤ／Ａ変換器１０Ａと同一回路になる。量産
されているＤ／Ａ変換器１０に対する試験は、試験回路
２０により図２に示す如く行われる。以下、括弧内の数
値は図２中のステップ識別番号を示す。

【００１５】（３０）最初、スイッチ群１３のスイッチ
ＳＷｎとＳＷ１について、上述の従来法で試験が行われ
る。すなわち、スイッチ群１３のスイッチＳＷｎのみオ
ンにされ、切換回路１６が上記通常使用の状態にされ、
出力電圧ＶＯが規定範囲内にあるかどうかが判定され
る。規定範囲内にあれば、スイッチＳＷｎのパスが正常
であると判定される。次に、スイッチ群１３のスイッチ
ＳＷ１のみオンにされ、出力電圧ＶＯが規定範囲内にあ
るかどうかが判定される。規定範囲内にあれば、スイッ
チＳＷ１のパスが正常であり、かつ、演算増幅回路１５
が正常動作すると判定される。

【００１６】（３１）スイッチ１６３がオフにされ、ｉ
＝２にされる。 （３２）スイッチ１６２がオフにされ、切換スイッチ１
６１が出力端Ｂ側にされる。コンデンサ１７を、故障検
出を可能にする電位Ｖ２でリセットするために、スイッ
チＳＷｉが一旦オフにされ、スイッチＳＷｎがオンにさ
れる。次いで、スイッチＳＷｎがオフにされ、スイッチ
ＳＷｉがオンにされる。これにより、抵抗Ｒｉ−１とス
イッチＳＷｉのパスが正常な場合には、抵抗Ｒｉと抵抗
Ｒｉ−１との間の電位がスイッチＳＷｉ及び切換スイッ
チ１６１を通ってコンデンサ１７に保持される。このパ
スに故障があれば、上記リセットによりコンデンサ１７
の電位はＶ２に保持されている。

【００１７】（３３）切換スイッチ１６１が出力端Ａ側
にされ、スイッチＳＷｉがオフにされ、スイッチＳＷｉ
＋１がオンにされ、かつ、スイッチ１６２がオンにされ
る。これにより、抵抗Ｒｉと抵抗Ｒｉ＋１との間の電位
がスイッチＳＷｉ＋１及び切換スイッチ１６１を通って
演算増幅回路１５の非反転入力端に供給され、コンデン
サ１７に保持された電位がスイッチ１６２を通って演算
増幅回路１５の反転入力端に供給される。スイッチ１６
３がオフであるので、演算増幅回路１５は比較器として
機能する。

【００１８】スイッチＳＷｉを含むパス及びＳＷｉ＋１
を含むパスが正常であれば、出力電圧ＶＯが高レベルに
なり、出力電圧ＶＯが低レベルであればこれらのいずれ
かのパスに故障があると判定できる。正常な場合、出力
電圧ＶＯは図４（Ａ）に示す如く変化する。この例は、
演算増幅回路１５の出力範囲が０〜３Ｖに制限されてい
る場合を示す。出力電圧ＶＯの立ち上がり後の変動幅Δ
Ｖは１００ｍＶ程度であり、３Ｖに比し充分小さい。

【００１９】試験回路２０内の入力段には、出力電圧Ｖ
Ｏが低レベルであるか高レベルであるかを判定する比較
回路を備えており、高レベル及び低レベルの判定のしき
い値ＶＨ及びＶＬはそれぞれ例えば２Ｖ及び１Ｖであ
る。図４（Ａ）から明らかなように、ステップ３３の動
作後、整定時間を待つことなく直ちに上記判定を行うこ
とができる。

【００２０】（３４、３５）ＶＯ＞ＶＨであれば、ステ
ップ３６へ進む。ＶＯ≦ＶＨであれば、スイッチＳＷｉ
又はＳＷｉ＋１を含むパスに故障があると判定され、故
障パスを示すｉ＋１が記憶される。 （３６、３７）ｉがインクリメントされ、ｉ≠ｎであれ
ば上記ステップ３２へ戻り、ｉ＝ｎとなれば処理が終了
する。

【００２１】本実施例によれば、上記のように、ステッ
プ３３の動作後、整定時間を待つことなく直ちにステッ
プ３４の判定を行うことができるので、試験所要時間を
従来の１／１０〜１／１００程度に短縮することができ
る。経験上、Ｄ／Ａ変換器１０のアナログ出力が規定範
囲外となるのは抵抗値の精度不良よりもラダー抵抗１２
とスイッチ群１３のパスが故障である場合が殆どである
ので、本願発明の有効性は高い。また、従来構成に対し
付加された試験容易化回路は、切換回路１６とコンデン
サ１７とであり、構成が簡単である。

【００２２】なお、本発明には外にも種々の変形例が含
まれる。例えば、３０での処理は、スイッチ群１３内の
複数のスイッチ、例えば１００個に１つのスイッチにつ
いて行ってもよい。また、スイッチ群１３内の例えば１
０００個毎に１個のスイッチに対しサンプル的に従来法
のみ実施して、全アナログ出力の各々が規定範囲内にあ
るかどうかを確認するようにすれば、本願発明の有効性
がさらに高められる。

【図面の簡単な説明】

【図１】本発明の一実施例の試験容易化回路内蔵Ｄ／Ａ
変換器の回路図である。

【図２】図１のＤ／Ａ変換器に対する試験の手順を示す
フローチャートである。

【図３】従来のＤ／Ａ変換器の回路図である。

【図４】試験時のＤ／Ａ変換器出力電圧波形図であり、
（Ａ）は本実施例の場合であり、（Ｂ）は従来例の場合
である。

【符号の説明】

１０ Ｄ／Ａ変換器 １１ 基準電圧生成回路 １２ ラダー抵抗 １３ スイッチ群 １４ デコーダ １５ 演算増幅回路 １６ 切換回路 ２０ 試験回路

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】 デジタル入力値に応じてスイッチ群がオ
   ン／オフ制御され、該スイッチ群を通った信号が出力バ
   ッファ回路を介しアナログ出力値として取り出されるＤ
   ／Ａ変換器において、該スイッチ群は第１ａ〜ｎａスイ
   ッチを有し、該デジタル入力値により該第１ａ〜ｎａス
   イッチのうちの１つを選択的にオンにすることが可能で
   あり、該出力バッファ回路は、 出力範囲が制限された演算増幅回路と、 一端が基準電位供給線に接続されたコンデンサと、 制御信号に応じて、該スイッチ群の出力を該演算増幅回
   路の非反転入力端と該コンデンサの他端との一方に導通
   させ、該コンデンサの他端と該演算増幅回路の反転入力
   端との間を導通／遮断させ、該演算増幅回路の反転入力
   端と該演算増幅回路の出力端との間を導通／遮断させる
   切換回路とを有することを特徴とするＤ／Ａ変換器。
2. 【請求項２】 前記切換回路は、 前記スイッチ群の出力を前記演算増幅回路の非反転入力
   端と前記コンデンサの他端との一方に導通させる第１ｂ
   スイッチと、 該コンデンサの他端と該演算増幅回路の反転入力端との
   間を導通／遮断させる第２ｂスイッチと、 該演算増幅回路の反転入力端と該演算増幅回路の出力端
   との間を導通／遮断させる第３ｂスイッチとを有するこ
   とを特徴とする請求項１記載のＤ／Ａ変換器。
3. 【請求項３】 前記スイッチ群は、前記第１ａ〜ｎａス
   イッチの各々の一端が互いに導通され、該デジタル入力
   値に応じた電位が該一端から取り出されることを特徴と
   する請求項１又は２記載のＤ／Ａ変換器。
4. 【請求項４】 請求項２又は３記載のＤ／Ａ変換器に対
   し、 前記第３ｂスイッチをオフにし、前記スイッチ群の第１
   ａ〜ｎａスイッチをオフにし、次に、 前記第２ｂスイッチをオフにし、かつ、前記第１ｂスイ
   ッチを前記コンデンサ側への導通状態にし、この状態
   で、該コンデンサを、故障検出を可能にする所定電位で
   リセットし、次いで該スイッチ群の第ｉａスイッチをオ
   ンにする第１ステップと、 該第１ｂスイッチを前記演算増幅回路側への導通状態に
   し、該スイッチ群の第ｉａスイッチをオフにし、該スイ
   ッチ群の第（ｉ＋１）ａスイッチをオンにし、かつ、該
   第２ｂスイッチをオンにする第２ステップと、 該Ｄ／Ａ変換器の出力レベルに応じて良否判定する第３
   ステップとを実質的に、ｉ＝１からｉの値を１ずつ増加
   させて実行することを特徴とするＤ／Ａ変換器試験方
   法。
5. 【請求項５】 請求項２又は３記載のＤ／Ａ変換器に対
   し、前記スイッチ群のうちの一部のスイッチについて
   は、該一部のスイッチの各々について、 前記第１ｂスイッチを前記演算増幅回路側への導通状態
   にし、前記第２ｂスイッチをオフにし、かつ、前記第３
   ｂスイッチをオンにし、この状態で、 該一部のうちの１つのスイッチのみをオンにし、該Ｄ／
   Ａ変換器の出力が規定範囲内であるかどうかを判定する
   ことを特徴とする請求項４記載のＤ／Ａ変換器試験方
   法。