JP2011029707A - Ｄ／ａコンバータおよびその動作テスト方法 - Google Patents

Abstract

【課題】
本発明は、高精度な電圧計が不要であり、１ｃｈのＤ／Ａコンバータであってもテスト時間の短縮が可能なＤ／Ａコンバータを提供することを目的とする。
【解決手段】
開示のＤ／Ａコンバータの一形態は、入力されたデジタルコード信号をＤ／Ａ変換して出力するＤ／Ａコンバータであって、直列に接続された複数の抵抗によって入力電圧を複数の分圧比で分圧し、前記デジタルコード信号に応じてオン／オフ制御される複数のスイッチを介して、各分圧電圧のうち１つの電圧をアナログ信号として出力するＤ／Ａ変換回路部を備え、前記Ｄ／Ａ変換回路部は、前記入力電圧として入力されるテスト信号に対応する前記アナログ信号を出力すると共に、該テスト信号が入力される際の前記デジタルコード信号を出力することを特徴とする。
【選択図】 図３

Description

本発明は、Ｄ／Ａコンバータの動作を確認する技術に関する。

従来から行われているＤ／Ａ（Digital / Analog）コンバータのテスト方法は、Ｄ／Ａコンバータの出力に高精度の電圧計を接続し、デジタルコード信号の全ての組合せに対し、所定の電圧が出力されていることを確認するものであった。

しかし、上記のような方法では、Ｄ／Ａコンバータの出力電圧が所定の電圧に達するまでの時間（以下、セトリングタイムと言う。）が長いため、テスト時間が長く掛かり、生産効率を悪化させていた。さらに、Ｄ／Ａコンバータのビット数が増えるに連れてこの傾向が顕著なものとなり、問題となっていた。

そこで、Ｄ／Ａコンバータのテスト時間の短縮を目的とした種々の技術が提案されている。例えば、直列接続された抵抗による分圧電圧をデジタルコード信号に応じてオン／オフするスイッチ手段により一つの分圧電圧を取り出すスイッチ群をＡｃｈとＢｃｈの２系統を備える構成がその一つである（特許文献１）。ここで、Ｂｃｈのスイッチ手段のテストは、Ｂｃｈのスイッチ手段ＳｉＢ（ｉは整数）、Ａｃｈのスイッチ手段Ｓ（ｉ−１）Ａ又はＳ（ｉ＋１）Ａの何れか一つと共にオンし、そのときの各ｃｈの出力電圧の大小関係に関するコンパレータによる測定結果に基づき良否を判定する。同様に、Ａｃｈのスイッチ手段のテストは、Ａｃｈのスイッチ手段ＳｉＡを、Ｂｃｈのスイッチ手段Ｓ（ｉ−１）Ｂ又はＳ（ｉ＋１）Ｂの何れか一つと共にオンし、そのときの各ｃｈの出力電圧の大小関係に関するコンパレータによる測定結果に基づき良否を判定する。これらの試験を繰り返し行い、スイッチ手段のテストのみによって、テスト時間の短縮を図っている。

他方、基準電圧を直列接続された抵抗により分圧し、該分圧された電圧の中から一つの電圧を、デジタルコード信号に応じてオン／オフする複数のスイッチ手段を介して出力するＤ／Ａコンバータが提案されている（特許文献２）。当該Ｄ／Ａコンバータは、通常動作モードとテストモードとを切り換えるためのテストモード切換信号を入力するテストモード切換信号入力端子と、前記テストモード時には、前記基準電圧と前記直列接続された抵抗の接続を切り離す手段と、切り離された前記直列接続された抵抗の一端に接続され、テスト信号を入力するためのテスト信号入力端子と、前記スイッチ手段を介して出力される出力信号を直接出力するテスト信号出力端子とを備えたので、テスト信号入力端子に印加した電圧をデジタルコード信号の設定で任意のスイッチ手段を介してテスト信号出力端子より観測できるようになり、スイッチ手段のテストが容易になった。

しかし、上記の技術では、ＡｃｈとＢｃｈの２系統のＤ／Ａ出力が必要であり、１ｃｈのＤ／Ａコンバータには適用できないという問題点がある。また、上記の技術では、抵抗とスイッチ自体のテストは可能であるが、スイッチをオン／オフ制御する信号も含めた観測は難しいという問題がある。

そこで、本発明では、上記問題点に鑑み、高精度な電圧計が不要であり、１ｃｈのＤ／Ａコンバータであってもテスト時間の短縮が可能なＤ／Ａコンバータおよびその動作テスト方法を提供することを目的とする。

開示のＤ／Ａコンバータの一形態は、基準電圧を直列接続された抵抗により分圧し、該分圧された電圧の中から一つの電圧を、デジタルコード信号に応じてオン／オフ制御する複数のスイッチ手段を介して出力するＤＡコンバータにおいて、該ＤＡコンバータは通常動作モードとテストモードを切り替えるためのテストモード切換信号を入力するテストモード切換信号入力端子と、前記テストモード時には、前記基準電圧と前記直列接続された抵抗の接続を切り離す切離手段と、切り離された前記直列接続された抵抗の一端に接続され、テスト信号を入力するための第１のテスト信号入力端子と、前記スイッチ手段を介して出力される出力信号を出力する第１のテスト信号出力端子を備えた構成において、前記テストモード時に、デジタルコード信号に応じて前記スイッチ手段を制御する信号を保持する手段と、前記制御信号を保持し出力させるための第２のテスト信号入力端子と、前記保持信号を出力する第２のテスト信号出力端子を備えることを特徴とする。

また、開示のＤ／Ａコンバータの一形態は、複数個の前記第２テスト信号出力端子を備えることを特徴とする。

また、開示のＤ／Ａコンバータの一形態は、前記制御信号を保持する手段が通常動作モード時において別手段であることを特徴とする。

また、開示のＤ／Ａコンバータの一形態は、前記制御信号を出力する手段が通常動作モード時において別手段であることを特徴とする。

また、開示のＤ／Ａコンバータの一形態は、前記複数のスイッチ手段を全てオフする手段のあることを特徴とする。

一方、開示のＤ／Ａコンバータの動作テスト方法の一形態は、前記テストモード時には、前記第２テスト信号入力端子に所定の信号を入力し、前記第２テスト出力端子から前記制御信号が出力されることを確認するようにしたことを特徴とする。

また、開示のＤ／Ａコンバータの動作テスト方法の一形態は、前記デジタルコード信号の全ての組合せにてテストを行うようにしたことを特徴とする。

また、開示のＤ／Ａコンバータの動作テスト方法の一形態は、前記デジタルコード信号の任意の組合せにおける１コード分の観測時間は、前記第１テスト信号入力端子に入力するテスト用クロック信号の１周期としたことを特徴とする。

また、開示のＤ／Ａコンバータの動作テスト方法の一形態は、前記複数のスイッチ手段が全てオフ状態である事を確認するようにしたことを特徴とする。

開示のＤ／Ａコンバータは、高精度な電圧計が不要であり、１ｃｈのＤ／Ａコンバータであってもテスト時間の短縮が可能である。

本実施の形態に係るＤ／Ａコンバータのブロック図である。 本実施の形態に係る基準電圧生成回路の内部回路図である。 本実施の形態に係るＤ／Ａ変換回路の内部回路図である。 本実施の形態に係るラッチ回路の内部回路図である。 本実施の形態に係る第１テスト信号入力端子に印加する信号の波形と第１テスト信号出力端子から出力される信号の波形とを示すタイミングチャートである。 本実施の形態に係る第２テスト信号入力端子に印加する信号の波形と第２テスト信号出力端子から出力される信号の波形とを示すタイミングチャートである。

図面を参照しながら、本発明を実施するための最良の形態について説明する。図１を用いて、本実施の形態に係るＤ／Ａ（Digital / Analog）コンバータ１の概要を説明する。ここで、図１は、Ｄ／Ａコンバータ１のブロック図である。

図１で示すように、Ｄ／Ａコンバータ１は、Ｄ／Ａ変換回路１０、基準電圧生成回路２０、第１スイッチ手段Ｍ１、第２スイッチ手段Ｍ２、１２ビットのデジタルコード信号入力端子Ｄ［１１：０］、クロック入力端子ＣＬＫ、スリープ信号入力端子ＳＬＥＥＰ、強制オフ信号入力端子Ｔ_ｓｅｔ、４つのテストモード切換信号入力端子ＴＥＳＴ１〜ＴＥＳＴ４、第１テスト信号入力端子Ｔ_ｉｎ、第１テスト信号出力端子Ｔ_ｏｕｔ、第２テスト信号入力端子Ｔ_ｌｏａｄ及びＴ_ｃｌｋ、第２テスト信号出力端子Ｔ_ｏｕｔｈ及びＴ_ｏｕｔｌ、アナログ出力端子ＡＭＰ_ｏｕｔを備える。

基準電圧生成回路２０は、Ｄ／Ａコンバータ１で用いる基準電圧を生成し、その出力Ｖ_ｏｕｔはＤ／Ａ変換回路１０のＶＲＴ端子に接続されている。基準電圧生成回路２０には、スリープ信号入力端子ＳＬＥＥＰからのスリープ信号とテストモード切換信号入力端子ＴＥＳＴ３からのテストモード切換信号が入力される。

ＮＭＯＳトランジスタを用いた第１スイッチ手段Ｍ１は、第１テスト信号入力端子Ｔ_ｉｎとＤ／Ａ変換回路１０のＶＲＴ端子との間に接続されている。第１スイッチ手段Ｍ１のゲートは、テストモード切換信号入力端子ＴＥＳＴ１に接続されている。

ＮＭＯＳトランジスタを用いた第２スイッチ手段Ｍ２は、第１テスト信号出力端子Ｔ_ｏｕｔとＤ／Ａ変換回路１０のＤＡ_ｏｕｔ端子との間に接続されている。第２スイッチ手段Ｍ２のゲートは、テストモード切換信号入力端子ＴＥＳＴ２に接続されている。

Ｄ／Ａ変換回路１０には、上記以外に、１２ビットのデジタルコード信号入力端子Ｄ［１１：０］、クロック信号端子ＣＬＫ、スリープ信号端子ＳＬＥＥＰ、強制オフ信号入力端子Ｔ_ｓｅｔ、テストモード切換信号入力端子ＴＥＳＴ４、第２テスト信号入力端子Ｔ_ｌｏａｄ及びＴ_ｃｌｋが接続され、各端子から信号が入力される。そして、Ｄ／Ａ変換回路１０には、第２テスト信号出力端子Ｔ_ｏｕｔｈ及びＴ_ｏｕｔｌが接続され、各端子から信号が出力される。また、Ｄ／Ａ変換回路１０でＤ／Ａ変換されたアナログ変換電圧は、ＡＭＰ_ｏｕｔ端子から出力される。

図２を用いて、本実施の形態に係る基準電圧生成回路２０の構成を説明する。図２は、基準電圧生成回路２０の内部回路図である。図２で示すように、基準電圧生成回路２０は、バンドギャップリファレンスを用いた基準電圧発生回路２１、演算増幅回路２２、帰還抵抗である抵抗Ｒ２１及びＲ２２、ＮＭＯＳトランジスタを用いたスイッチ手段Ｍ２１を備える。基準電圧発生回路２１から出力された基準電圧は、演算増幅回路２２で増幅され、出力端子Ｖ_ｏｕｔから出力される。

基準電圧発生回路２１及び演算増幅回路２２には、スリープ信号入力端子ＳＬＥＥＰからスリープ信号が入力可能であり、スリープ信号が印加されると、基準電圧発生回路２１と演算増幅回路２２とは共に動作を停止し、消費電力がほぼ０となる。また、このとき、演算増幅回路２２の出力はハイインピーダンス状態となる。

スイッチ手段Ｍ２１は、抵抗Ｒ２２と接地電位との間に接続され、ゲートにはテストモード切換信号入力端子ＴＥＳＴ３からテストモード切換信号が印加される。また、スイッチ手段Ｍ２１は、テストモード切換信号入力端子ＴＥＳＴ３からの信号がハイレベルである場合オンされ、抵抗Ｒ２２の一端は接地電位に接続される。一方、スイッチ手段Ｍ２１は、テストモード切換信号入力端子ＴＥＳＴ３からの信号がローレベルの場合オフされ、抵抗Ｒ２２と接地電位との接続が遮断される。

図３を用いて、本実施の形態に係るＤ／Ａ変換回路１０の構成を説明する。図３は、Ｄ／Ａ変換回路１０の内部回路図である。図３で示すように、Ｄ／Ａ変換回路１０は、ロービットのデジタルコード信号（Ｄ０〜Ｄ５）を６４線にデコードするデコーダ１１、デコーダ１１の出力信号をクロック信号端子ＣＬＫからの入力信号に同期してラッチするラッチ回路１２、ハイビットのデジタルコード信号（Ｄ６〜Ｄ１１）を６４線にデコードするデコーダ１３、デコーダ１３の出力信号をクロック信号端子ＣＬＫからの入力信号に同期してラッチするラッチ回路１４、図３中破線で囲まれた抵抗分圧回路１５、抵抗分圧回路１５からの出力電圧を増幅する演算増幅回路１６、演算増幅回路１６の帰還抵抗である抵抗Ｒ１１及びＲ１２、テストモード切換信号入力端子ＴＥＳＴ４からの入力信号でオン／オフ制御されるＮＭＯＳトランジスタを用いたスイッチ手段Ｍ１１、抵抗Ｒ０を備える。

さらに、分圧抵抗回路１５は、４０９６個の抵抗Ｒ１〜Ｒ４０９６、ラッチ回路１２の出力でオン／オフ制御されるＮＭＯＳトランジスタを用いた６４個のスイッチ手段ＳＬ０〜ＳＬ６３、ラッチ回路１４の出力でオン／オフ制御されるＮＭＯＳトランジスタを用いた４０９６個のスイッチ手段Ｓ１〜Ｓ４０９６を備える。

また、スイッチ手段Ｍ１１と抵抗Ｒ０とは直列接続され、該抵抗Ｒ０は、接地電位と直列接続される抵抗Ｒ１〜Ｒ４０９６の一端である抵抗Ｒ１と接続されている。

演算増幅回路１６の非反転入力は、抵抗分圧回路１５の出力であるＤＡ_ｏｕｔ端子に接続され、反転入力は、出力と接地電位との間に直列接続されている抵抗Ｒ１１及びＲ１２の接続ノードに接続されている。

ラッチ回路１２、１４には、強制オフ信号入力端子Ｔ_ｓｅｔと第２テスト信号入力端子Ｔ_ｌｏａｄ及びＴ_ｃｌｋが入力側として接続され、第２テスト信号出力端子Ｔ_ｏｕｔｈ及びＴ_ｏｕｔｌが出力側として接続されている。

図４を用いて、ラッチ回路１２及び１４の構成を説明する。図４は、本実施の形態に係るラッチ回路１２及び１４の内部回路図である。図４で示すように、ラッチ回路１２及び１４は、デコードされた６４線の信号をクロック信号端子ＣＬＫからの入力信号に同期してラッチするラッチ回路１７、ラッチ回路１７でラッチされた信号を第２テスト信号入力端子Ｔ_ｌｏａｄからのロード信号に同期して保持した後、第２テスト信号入力端子Ｔ_ｃｌｋからのクロック信号に同期してビットシフトし順次Ｔ_ｏｕｔｈ又はＴ_ｏｕｔｌに出力するシフトレジスタ回路１８を備える。ラッチ回路１７は、強制オフ信号入力端子Ｔ_ｓｅｔにて出力値の初期化を行うことができる。

ここからは、図１乃至図４を参照して、本実施の形態に係るＤ／Ａコンバータ１の動作を説明する。Ｄ／Ａコンバータ１が通常の動作を行う場合、テストモード切換信号入力端子ＴＥＳＴ１及びＴＥＳＴ２からのテストモード切換信号の状態は共にローレベルであり、テストモード切換信号入力端子ＴＥＳＴ３及びＴＥＳＴ４からのテストモード切換信号の状態はハイレベルである。

一方、Ｄ／Ａコンバータ１が動作テストを行うテストモードの場合、テストモード切換信号入力端子ＴＥＳＴ１及びＴＥＳＴ２からのテストモード切換信号の状態は共にハイレベルであり、テストモード切換信号入力端子ＴＥＳＴ３及びＴＥＳＴ４からのテストモード切換信号の状態はローレベルである。

Ｄ／Ａコンバータ１が通常の動作を行う場合、テストモード切換信号入力端子ＴＥＳＴ１及びＴＥＳＴ２からのテストモード切換信号の状態は共にローレベルであるため、図１で示す第１スイッチ手段Ｍ１及び第２スイッチ手段Ｍ２はオフとなり、第１テスト信号入力端子Ｔ_ｉｎ及び第１テスト信号出力端子Ｔ_ｏｕｔは内部回路から切り離された状態となる。また、テストモード切換信号入力端子ＴＥＳＴ３及びＴＥＳＴ４からのテストモード切換信号の状態はハイレベルであるから、図２で示すスイッチ手段Ｍ２１がオンとなり、演算増幅回路２２は帰還抵抗Ｒ２１及びＲ２２の抵抗値によって定まる増幅率で基準電圧発生回路２１の出力電圧を増幅し、Ｄ／Ａ変換回路１０のＶＲＴ端子に印加する。

また、同時に、図３で示すスイッチ手段Ｍ１１もオンとなり、抵抗Ｒ０の一端が接地電位に接続されるため、直列接続された抵抗Ｒ０〜Ｒ４０９６には基準電圧生成回路２０から基準電圧が印加され、Ｄ／Ａコンバータ１は通常のＤ／Ａ変換を行う。なお、Ｄ／Ａコンバータ１の通常動作は周知であるため、ここでは動作説明を省略する。そして、以下では、テストモードに切り換わった場合のＤ／Ａコンバータ１の動作について詳細に説明する。

はじめに、Ｄ／Ａコンバータ１の動作テストを行う場合、Ｄ／Ａコンバータ１に対し、スリープ信号入力端子ＳＬＥＥＰからスリープ信号を入力（印加）する。すると、図２で示す基準電圧発生回路２１及び演算増幅回路２２の動作が停止し、上記のように、演算増幅回路２２の出力はハイインピーダンスとなる。また、同時に、図３で示す演算増幅回路１６も動作を停止する。

次に、テストモード切換信号入力端子ＴＥＳＴ３及びＴＥＳＴ４からのテストモード切換信号の状態をローレベルにする。すると、図２で示すスイッチ手段Ｍ２１及び図３で示すスイッチ手段Ｍ１１がオフとなる。スイッチ手段Ｍ１１がオフになると、直列接続された抵抗Ｒ０からＲ４０９６の接地側の接続が切り離される。また、スイッチ手段Ｍ２１がオフになると、抵抗分圧回路１５のＶＲＴ端子側が、図２で示す帰還抵抗Ｒ２１及びＲ２２、並びにスイッチ手段Ｍ２１を介して接地されている接続も切り離される。この結果、抵抗Ｒ０からＲ４０９６の両端の接続は、他の回路から完全に切り離された状態となる。

さらに、テストモード切換信号入力端子ＴＥＳＴ１及びＴＥＳＴ２からのテストモード切換信号の状態はハイレベルにする。すると、図１で示す第１スイッチ手段Ｍ１及び第２スイッチ手段Ｍ２がオンとなり、第１テスト信号入力端子Ｔ_ｉｎがＤ／Ａ変換回路１０のＶＲＴ端子に接続されるので、抵抗Ｒ４０９６の一端が第１テスト信号入力端子Ｔ_ｉｎに接続される。

そして、その次に、任意のデジタルコード信号Ｄ０〜Ｄ１１を設定すると共に、第１テスト信号入力端子Ｔ_ｉｎに所定の電圧を印加し、この電圧が第１テスト信号出力端子Ｔ_ｏｕｔに出力されることを確認する。同時に、第２テスト信号入力端子Ｔ_ｌｏａｄから所定の信号を入力し、シフトレジスタ回路１８にスイッチ手段のオン／オフ制御信号の状態（ラッチ回路１７でラッチされた信号）を保持させる。その後、シフトレジスタ回路１８に第２テスト信号入力端子Ｔ_ｃｌｋから所定の信号を所定の回数入力し、第２テスト信号出力端子Ｔ_ｏｕｔｈ及びＴ_ｏｕｔｌからスイッチ手段のオン／オフ制御信号が順次出力されることを確認する。上記の確認を全てのデジタルコード信号Ｄ０〜Ｄ１１の組合せについて行うことで、Ｄ／Ａコンバータ１の動作テストが完了する。

以下では、Ｄ／Ａコンバータ１の動作テストについて具体的に説明する。ここでは、デジタルコード信号Ｄ０〜Ｄ１１の全てを「０」に設定して、Ｄ／Ａコンバータ１の動作テストを行うものとする。すると、抵抗分圧回路１５のスイッチ手段ＳＬ０、Ｓ１〜Ｓ６４がオンとなる。

このとき、第１テスト信号入力端子Ｔ_ｉｎに電圧Ｖ１を印加すると、該印加電圧Ｖ１は、第１スイッチ手段Ｍ１を通って、Ｄ／Ａ変換回路１０のＶＲＴ端子に印加され、直列抵抗Ｒ４０９６からＲ１を通り、さらに、オンしているスイッチ手段Ｓ１、ＳＬ０を通って、Ｄ／Ａ変換回路１０のＤＡ_ｏｕｔ端子に出力され、第２スイッチ手段Ｍ２を通ってＤ／Ａコンバータ１の第１テスト信号出力端子Ｔ_ｏｕｔに出力される。すなわち、第１テスト信号入力端子Ｔ_ｉｎに印加した電圧がそのままテスト信号出力端子Ｔ_ｏｕｔに出力される。

また、上記状態におけるデジタルコード信号（スイッチ手段のオン／オフ制御信号）、つまりラッチ回路１２及び１４の各出力（各回路につき６４本の出力がある）は、Ｈ０がＨｉ論理、Ｈ１〜Ｈ６３がＬｏｗ論理、Ｌ０がＨｉ論理、Ｌ１〜Ｌ６３がＬｏｗ論理となっている。このとき、第２テスト信号入力端子Ｔ_ｌｏａｄにパルス信号を１回入力し、前記オン／オフ制御信号の状態をシフトレジスタ回路１８に保持させる。そして、シフトレジスタ回路１８に第２テスト信号入力端子Ｔ_ｃｌｋから６４回のパルス信号を入力し、６４回のビットシフトを行う。すなわち、Ｈ０〜Ｈ６３の論理状態が第２テスト信号出力端子Ｔ_ｏｕｔｈから順次出力され、Ｌ０〜Ｌ６３の論理状態が第２テスト信号出力端子Ｔ_ｏｕｔｌから順次出力される。

さらに、ラッチ回路１２及び１４は、強制オフ信号入力端子Ｔ_ｓｅｔからＬｏｗ論理に初期化が可能であり、スイッチ手段のオン／オフ制御信号を全てオフ状態にすることにより、第１テスト信号入力端子Ｔ_ｏｕｔにＨｉｚ（ハイインピーダンス）が出力される。

デジタルコード信号Ｄ０〜Ｄ１１の各ビットが全て「１」となるまで、デジタルコード信号Ｄ［１１：０］の値を順次増やして行くと、第１テスト信号入力端子Ｔ_ｉｎに印加した電圧が通る抵抗の数が１つずつ減ると共に、オン状態となるスイッチ手段が順次切り換わり、常に第１テスト信号入力端子Ｔ_ｉｎに印加した電圧が第１テスト信号出力端子Ｔ_ｏｕｔに出力される。

仮に、スイッチ手段ＳＬ０〜ＳＬ６３、Ｓ１〜Ｓ４０９６に接続不良があった場合、そのスイッチ手段がオン状態となるデジタルコード信号を設定したときに第１テスト信号出力端子Ｔ_ｏｕｔの出力と第１テスト信号入力端子Ｔ_ｉｎに印加した電圧とが一致しないので、不良のスイッチ手段を検出することができる。

また、同様に、デジタルコード信号の状態に合わせて、６４線にデコードする結果が変化すると共に、スイッチ手段のオン／オフ制御信号も順次変化して、その状態が第２テスト信号出力端子Ｔ_ｏｕｔｈ及びＴ_ｏｕｔｌから出力される。仮に、スイッチ手段のオン／オフ制御信号の方に不良があって誤ったスイッチ手段が選択されていた場合、第２テスト信号出力端子Ｔ_ｏｕｔｈ及びＴ_ｏｕｔｌから出力されるので検出することができる。

さらに、強制オフ信号入力端子Ｔ_ｓｅｔを用いて、ラッチ回路１２及び１４の全出力をＬｏｗ論理に初期化することにより、スイッチ手段が常時オンで故障している場合、第１テスト信号入力端子Ｔ_ｏｕｔからはハイインピーダンス（Ｈｉｚ）以外の電圧が出力されるので、スイッチ手段の故障を検出することができる。

Ｄ／Ａコンバータ１では、入力テスト信号の電圧振幅Ｖ１が低いほど高速動作が期待できるが、スイッチ手段に使用されているＮＭＯＳトランジスタの特性による制約があるため、Ｄ／Ａコンバータ１において入力テスト信号の電圧振幅Ｖ１は約２Ｖに設定した。また、テスト信号出力端子Ｔ_ｏｕｔに接続する測定器の負荷として５０ｐＦを想定すると、時定数によるセトリングタイムは１００μＳｅｃとなる。このため、クロック信号の周期を２００μＳｅｃとすると、全てのスイッチ手段Ｓ１〜Ｓ４０９６及びＳＬ０〜ＳＬ６３の検査に要する時間は約０．８Ｓｅｃ（＝２００μＳｅｃ×スイッチ手段の数４１６０個）となる。

一方、同様に、セトリングタイムが１００μＳｅｃとして、第２テスト信号入力端子Ｔ_ｌｏａｄから２００μＳｅｃ毎にパルス信号を入力し、第２テスト信号入力端子Ｔ_ｃｌｋから３．１２５μＳｅｃ毎に合計６４回のパルス信号を入力すれば、２種類の動作テストを同時進行させることが可能であるため、動作テストに要にする時間は上記の約０．８秒から増加しない。

実際の動作テストにおいて、第１テスト信号入力端子Ｔ_ｉｎには図５上で示すようなクロック信号をテスト信号として印加する。すると、第１テスト信号出力端子Ｔ_ｏｕｔからは図５下で示すような波形の鈍った信号が出力される。

また、実際の動作テストにおいて、第２テスト信号入力端子Ｔ_ｌｏａｄ及びＴ_ｃｌｋからは、図６上部で示すような波形のテスト信号を印加する。すると、第２テスト信号出力端子Ｔ_ｏｕｔｈ及びＴ_ｏｕｔｌからは図６下部で示すような波形の信号が出力される。

（総括）
開示のＤ／Ａコンバータによれば、テストモード時にデジタルコード信号に応じてスイッチ手段を制御する信号を保持する手段と、前記制御信号を保持し出力させるための第２のテスト信号入力端子と前記保持信号を出力する第２のテスト信号出力端子を備えているため、スイッチをオン／オフ制御する信号も含めたスイッチ手段の動作テストが短時間で行うことができる。
開示のＤ／Ａコンバータによれば、複数の前記第２テスト信号出力端子を備えるため、該複数の第２テスト信号出力端子を同時に観測する事で全ビットのテストも短時間で行うことができる。
開示のＤ／Ａコンバータによれば、テストモード時に保持し出力する手段を別に設ける事により、前記手段が仮に誤動作しても通常動作モード時の動作に影響を与える事が無い。
開示のＤ／Ａコンバータによれば、テストモード時に複数のスイッチ手段を全てオフする手段を設ける事により、スイッチ手段が常時オン故障している状態を観測することができる。
開示のＤ／Ａコンバータによれば、２つの異なる動作テストの周期を同じにすることで、動作テストを短時間で行うことができる。
以上、本発明の実施の形態について詳述したが、本発明は係る特定の実施の形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲において、種々の変形・変更が可能である。

１ Ｄ／Ａコンバータ
１０ Ｄ／Ａ変換回路
２０ 基準電圧生成回路
１１、１３ デコーダ
１２、１４ ラッチ回路
１５ 抵抗分圧回路
１６、２２ 演算増幅回路
１７ ラッチ回路
１８ シフトレジスタ回路
２１ 基準電圧発生回路
Ｓ１〜Ｓ４０９６、ＳＬ０〜ＳＬ６３ スイッチ手段
Ｍ１ 第１スイッチ手段
Ｍ２ 第２スイッチ手段
Ｍ１１、Ｍ１２ スイッチ手段
Ｒ０〜Ｒ４０９６ 分圧抵抗
Ｒ１１、Ｒ１２、Ｒ２１、Ｒ２２ 帰還抵抗

特開２００６−２７９１３２号公報 特開２００８−２７７９４０号公報

Claims (5)

1. 入力されたデジタルコード信号をＤ／Ａ変換して出力するＤ／Ａコンバータであって、
   直列に接続された複数の抵抗によって入力電圧を複数の分圧比で分圧し、前記デジタルコード信号に応じてオン／オフ制御される複数のスイッチを介して、各分圧電圧のうち１つの電圧をアナログ信号として出力するＤ／Ａ変換回路部を備え、
   前記Ｄ／Ａ変換回路部は、前記入力電圧として入力されるテスト信号に対応する前記アナログ信号を出力すると共に、該テスト信号が入力される際の前記デジタルコード信号を出力することを特徴とするＤ／Ａコンバータ。
2. 前記Ｄ／Ａ変換回路部は、前記デジタルコード信号を保持する保持手段を有し、
   前記デジタルコード信号が複数のビット列で構成される場合、
   前記保持手段は、入力クロック信号に応じて前記デジタルコード信号をビットシフトさせ、該デジタルコード信号の各ビットに対応する信号を出力することを特徴とする請求項１に記載のＤ／Ａコンバータ。
3. 前記保持手段を複数有することを特徴とする請求項２に記載のＤ／Ａコンバータ。
4. 前記Ｄ／Ａ変換回路部は、前記複数のスイッチの全てをオフ制御するオフ制御手段を有することを特徴とする請求項１乃至３の何れか一に記載のＤ／Ａコンバータ。
5. 請求項１乃至４の何れか一に記載のＤ／Ａコンバータの動作テスト方法であって、
   前記Ｄ／Ａ変換回路部に前記入力電圧としてテスト信号を入力し、該Ｄ／Ａ変換回路部から該テスト信号に対応する前記アナログ信号が出力されるか否かを判定するステップと、
   前記Ｄ／Ａ変換回路部が出力する前記デジタルコード信号と所望のデジタルコード信号が一致するか否かを判定するステップと、を含むことを特徴とする動作テスト方法。

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