JPH0991164A - 処理装置の周辺回路及びそのテスト方法 - Google Patents

Abstract

(57)【要約】 【課題】 多入力のスイッチを含むＣＰＵ等の半導体集
積回路である処理装置の周辺回路において、外部テスト
回路を簡素化できるようにし、またテスト用プログラム
の動作遅延に左右されない正確な内部動作タイミング及
び各入力の分離をテストできるようにする。 【解決手段】 複数の外部入力端子１〜４からの信号を
切換えるためのスイッチち５〜８を、タイミング・ジェ
ネレータ１０の選択制御信号により時分割で順次制御
し、その時分割で切換えられた信号を共用のコンパレー
タ９にて所定の比較基準信号と比較する。その際、ＣＰ
Ｕ２０の設定によりデジタル・マルチプレクサ２５が上
記複数の選択制御信号を選択するようにし、その制御信
号をテスト信号として外部に出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、特に多入力一出力
のスイッチを持ち、そのスイッチにより１回路を時分割
で利用しているマイクロプロセッサ等の処理装置の周辺
回路とそのテスト方法に関するものである。

【０００２】

【従来の技術】最近、ＣＰＵ（マイクロプロセッサ）に
様々な周辺回路を追加した多機能ＩＣ（集積回路）が開
発されており、その周辺回路として、タイマ、Ａ／Ｄ
（アナログ−デジタル）変換器や、デジタル信号発生回
路など様々な機能ブロックが盛り込まれている。また、
これらの機能を複数のチャネルで動作させる場合、その
回路規模をいたずらに増加させないように、一つの機能
ブロックに対し、幾つかの入力を時分割で切り換え、回
路１ブロックのみで多チャネルに対応できるようにして
いる。

【０００３】図５はこのような従来の処理装置の周辺回
路の構成を示すブロック図である。同図において、１〜
４はそれぞれ外部入力端子、５〜８はアナログ・スイッ
チで、それぞれ制御信号を入力する制御端子が設けられ
ている。このスイッチ５〜８は、制御端子の入力信号が
“Ｈ”（高レベル）のときのみ導通し、“Ｌ”（低レベ
ル）のときには非導通状態となる。

【０００４】また、９はコンパレータ、９１はその比較
値の入力端子、１０は時分割動作用のタイミング・ジェ
ネレータ、１１〜１４は２入力のＡＮＤゲート、１５〜
１８はＤ−Ｆ／Ｆ（フリップフロップ）、１９は３ステ
ート・バッファ、２０はＣＰＵ、２１は外部とデータを
入出力するポート回路、２３はポート入出力端子であ
る。

【０００５】図５に示すように、外部入力端子１〜４は
それぞれスイッチ５〜８の一方の端子に接続され、スイ
ッチ５〜８の他方の端子は一つになってコンパレータ９
の一方の信号入力端子に接続されている。また、コンパ
レータ９のもう一方の信号入力端子９１は不図示のＤ／
Ａ（デジタル−アナログ）変換器の出力側と接続され、
その比較基準電圧が入力される。このコンパレータ９
は、スイッチ５〜８からの信号入力が比較基準入力より
大きいときには“Ｈ”の信号を、小さいときには“Ｌ”
の信号をそれぞれ出力する。

【０００６】また、上記スイッチ５〜８の制御端子は、
それぞれタイミング・ジェネレータ１０の出力端子Ａ、
Ｂ．Ｃ，Ｄと接続されているとともに、それぞれＡＮＤ
ゲート１１〜１４の一方の入力側に接続されている。Ａ
ＮＤゲート１１〜１４の他方の入力側は、タイミング・
ジェネレータ１０のＣＬＫ（クロック）の出力ポートと
接続されている。

【０００７】さらに、Ｄ−Ｆ／Ｆ１５〜１８のＱ出力側
は３ステート・バッファ１９のデータ入力側に接続さ
れ、そのバッファ１９の出力側はバス２２を介してＣＰ
Ｕ２０に接続されている。また、バッファ１９の出力側
はこのバス２２を介し、内部データを出力できるポート
（ＰＯ）２１に接続され、ポート（ＰＯ）２１の他方は
外部出力端子２３と接続されている。

【０００８】次に、図６に示すタイミング・ジェネレー
タ１０の出力信号を参照しながら、タイミング・ジェネ
レータ１０を含む図５の回路の動作について説明する。
図６に示す信号ａ，ｂ，ｃ，ｄは、それぞれタイミング
・ジェネレータ１０の端子Ａ，Ｂ，Ｃ，Ｄの出力信号で
ある。

【０００９】図６に示すように、コンパレータ９が充分
に比較動作を行える時間をもって、時分割で各系統の入
力が順次導通し、コンパレータ９の信号入力端子に外部
入力信号が入力される。このとき、４チャネルともタイ
ミングが異なるだけで動作は同じなので、一つのスイッ
チのチャネルのみを説明する。

【００１０】スイッチ５の制御信号ａが“Ｈ”の期間Ｘ
では、その他の制御信号ｂ，ｃ，ｄは全て“Ｌ”なの
で、図５に示す他のスイッチ６、７、８は遮断してお
り、スイッチ５のみが導通していることになって、端子
１の入力信号のみがコンパレータ９に印加される。

【００１１】そして、端子１の信号が不図示のＤ／Ａ変
換器からの比較基準電圧と比較され、その比較結果が出
力される。また、２入力のＡＮＤゲート１１の動作によ
り、信号ＣＬＫによりその期間の間にだけ“Ｈ”になる
信号ＡＣＬＫが生成され、この信号ＡＣＬＫによってコ
ンパレータ９の出力がＤ−Ｆ／Ｆ１５にセットされる。

【００１２】上記コンパレータ９から出力のデータは、
３ステート・バッファ１９がＣＰＵ２０からの読み取り
信号ＲＷＲがイネーブル時にバス２２に出力され、ＣＰ
Ｕ２０内部に取り込まれる。次に、出力ポートにそのデ
ータを書き込むことで、コンパレートの結果を外部に出
力する。このＣＰＵ２０の内部シーケンスを図７のフロ
ーチャートに示す。図７に示すように、毎回コンパレー
タ９の比較結果を読み取り（Ｓ１）、常時その比較結果
を保持しているＤ−Ｆ／Ｆ１５のＱ出力をポート（Ｐ
Ｏ）２１へ書き込んで外部に出力する（Ｓ２）。

【００１３】以上のような回路構成の動作をテストする
場合、先に説明したようにＣＰＵ２０に図７に示した動
作を実行させつつ、外部のテスト回路によりその結果の
合否を判定している。すなわち、ある期間である一つの
信号のみを選択し、その出力に反映されるかをテストす
る。

【００１４】このときのテスト回路の一例を図８に示
す。図８中、４０は源クロックの入力端子、４１はタイ
ミング信号ジェネレータ、４２はデジタル遅延回路、４
３〜４６は２入力のＡＮＤゲート、４７〜５０はコント
ロール信号の入力端子、５１〜５４は前述の制御信号の
出力端子である。

【００１５】クロック入力端子４０は、タイミング信号
ジェネレータ４１及びデジタル遅延回路４２のクロック
入力端子に接続されており、そのクロックからタイミン
グ信号ジェネレータ４１は各タイミング信号を生成し、
その出力はデジタル遅延回路４２の各入力端子に入力さ
れる。このデジタル遅延回路４２の出力側は、２入力の
ＡＮＤゲート４３〜４６の一方の入力側に接続され、Ａ
ＮＤゲート４３〜４６のもう一方の入力側には、それぞ
れ上記コントロール信号の入力端子４７〜５０が接続さ
れている。また、各２入力のＡＮＤゲート４３〜４６の
出力側は、それぞれ出力端子５１〜５４に接続されてい
る。

【００１６】ここで、各チャネルとも同様の動作をする
ので、出力端子５１の系を例にとると、タイミング信号
ジェネレータ４１は各端子ｅからｈに、図９に示すよう
な各信号ｓｅからｓｈを生成する。次にデジタル遅延回
路４２により、信号ｓｅを基に被テスト回路の動作に見
合うように所定量遅延した信号ｄｌｙｅを出力する。そ
して、この信号が、外部からのコントロール信号ｃｎｔ
ｅが“Ｈ”のときのみ出力端子５１に出力される。

【００１７】そして、上記出力端子５１〜５４を上記の
被テスト回路の入力端子１〜４（図５）に接続し、入力
された“Ｈ”の信号が正しいタイミングで入力され、比
較され、その結果が出力されるかどうかをテストする。

【００１８】

【発明が解決しようとする課題】上記のように、コンパ
レータを含むスイッチの制御シーケンスで入力端子１系
統のみが選択され、かつ比較動作が正しく実行されてい
ることをテストにより確認する必要がある。そのため、
従来では外部にタイミング・ジェネレータ１０と同じシ
ーケンスを実現するテスト回路を設計して、その出力信
号を被テストＩＣの入力側に接続することで、テストを
実現している。

【００１９】しかしながら、被テストＩＣの仕様が変更
されると、そのテスト回路も変更を余儀なくされ、テス
ト回路の再作成が煩雑になるとともに、両者の信号タイ
ミング等に不一致があると、本来のテスト動作が疑わし
くなるといった問題点があった。

【００２０】また、そのために、デジタル遅延回路４２
によりタイミング調整を行っているが、そのための調整
手続きが繁雑で、テスト動作に多大な時間を要すること
になるのとともに、完全には調整できないといった問題
点があった。

【００２１】さらにこのとき、外部の信号のタイミング
を決定するためには、ポートに出力された比較結果から
内部の選択タイミングを判断することになるが、これは
ＣＰＵの内部プログラム動作に依存するので、そのプロ
グラミングにはかなりの注意を要し、そのためのプログ
ラムの自由度が減ることになり、他のテスト動作にも支
障が発生する。また、ＣＰＵのプログラム動作での遅延
があるので、内部回路の動作についてその正確なタイミ
ングを出力値から把握するのは難しいという問題点もあ
った。

【００２２】本発明は、上記のような問題点に着目して
なされたもので、複数のスイッチの選択制御信号自身を
ＣＰＵ等の処理装置の設定により選択して外部に出力
し、その信号をテスト信号として用いることで、外部テ
スト回路を簡素化するとともに、テスト用プログラムの
動作遅延に左右されない正確な内部動作タイミング及び
各入力の分離をテストできる処理装置の周辺回路及びそ
のテスト方法を提供することを目的としている。

【００２３】

【課題を解決するための手段】本発明に係る処理装置の
周辺回路は、次のように構成したものである。

【００２４】（１）複数の入力端子からそれぞれ入力さ
れた信号を切換えるスイッチと、このスイッチを時分割
で順次制御するための複数の選択制御信号を発生する選
択制御信号発生回路と、その選択制御信号により時分割
で切換えられた前記入力端子からの信号を所定の比較基
準信号と比較する共用の比較回路とを備えるとともに、
処理装置の設定により前記複数の選択制御信号を選択す
る選択回路を具備し、その選択された選択制御信号をテ
スト信号として外部に出力するようにした。

【００２５】（２）複数の入力端子からそれぞれ入力さ
れた信号を切換えるスイッチと、このスイッチを時分割
で順次制御するための複数の選択制御信号を発生する選
択制御信号発生回路と、その選択制御信号により時分割
で切換えられた前記入力端子からの信号を所定の比較基
準信号と比較する共用の比較回路と、この比較回路の比
較結果若しくはそれに基づくデジタル演算により制御さ
れる電源制御装置とを備えるとともに、処理装置の設定
により前記複数の選択制御信号を選択する選択回路を具
備し、その選択制御信号をテスト信号として外部に出力
するようにした。また、本発明に係る処理装置の周辺回
路のテスト方法は、次のように構成したものである。

【００２６】（３）複数の入力端子からそれぞれ入力さ
れた信号をスイッチにより時分割で順次切換えて所定の
信号と比較する処理装置の周辺回路のテスト方法におい
て、前記スイッチを時分割で順次制御するための複数の
選択制御信号を処理装置の設定により選択し、その選択
された選択制御信号の出力を外部の切換回路により切換
えて、前記入力端子に入力するようにした。

【００２７】

【発明の実施の形態】図１は本発明に係る制御処理装置
の周辺回路の構成を示すブロック図であり、従来の図５
と同一の機能のものは同一番号を付している。すなわ
ち、１〜４はそれぞれ外部入力端子、５〜８はアナログ
・スイッチで、それぞれ選択制御信号入力用の制御端子
が設けられている。このスイッチ５〜８は、制御端子の
入力信号が“Ｈ”のときのみ導通し、“Ｌ”のときには
開放するという動作を実現する。

【００２８】また、９はコンパレータ（比較回路）、９
１はその比較値の入力端子、１０は時分割動作用のタイ
ミング・ジェネレータ（選択制御信号発生回路）、１１
〜１４は２入力のＡＮＤゲート、１５〜１８はＤ−Ｆ／
Ｆ、１９は３ステート・バッファ、２０はＣＰＵ（制御
処理装置）、２１は外部とデータを入出力するポート回
路、２３はポート入出力端子である。

【００２９】さらに、２５はＣＰＵ２０の設定により入
力ＡからＤの何れかを選択するデジタル・マルチプレク
サ（選択回路）、２６は外部出力端子である。

【００３０】図１に示すように、入力端子１〜４はそれ
ぞれスイッチ５〜８の一方の端子に接続され、スイッチ
５〜８の他方の端子は一つになってコンパレータ９の信
号入力端子に接続されている。また、もう一方の端子９
１は不図示のＤ／Ａ変換器の出力端子と接続され、Ｄ／
Ａ変換器が出力する比較基準電圧が入力される。このコ
ンパレータ９は、信号入力が比較基準入力より大きいと
きには“Ｈ”の信号を、小さいときには“Ｌ”の信号を
それぞれ出力する。

【００３１】上記スイッチ５〜８の制御端子は、それぞ
れタイミング・ジェネレータ１０の出力端子Ａ、Ｂ，
Ｃ，Ｄと接続されているとともに、それぞれＡＮＤゲー
ト１１〜１４の一方の入力側に接続されている。ＡＮＤ
ゲート１１〜１４の他方の入力側は、タイミング・ジェ
ネレータのＡＣＬＫ出力端子と接続されている。

【００３２】また、Ｄ−Ｆ／Ｆ１５〜１８のＱ出力端子
は３ステート・バッファ１９のデータ入力側に接続さ
れ、その出力はバス２２を介し、ＣＰＵ２０に入力され
る。また、このバス２２を介し、内部データを出力でき
る出力ポート（ＰＯ）２１の入力側に接続され、出力ポ
ート（ＰＯ）２１のもう一方は外部出力端子２３と接続
されている。

【００３３】さらに、各スイッチ５〜８の制御端子はマ
ルチプレクサ２５の各入力端子に接続され、その出力側
は外部出力端子２６と接続されている。また、このマル
チプレクサ２５は、ＣＰＵ２０とバス２２で接続されて
いる。

【００３４】上記アナログ・スイッチ５〜８は複数の入
力端子１〜４からの信号を切換える多入力一出力のスイ
ッチを構成しており、タイミング・ジェネレータ１０の
選択制御信号により時分割で順次選択される。また、共
用のコンパレータ９はＣＰＵ２０の周辺回路として配さ
れ、上記選択制御信号により時分割で切換えられた入力
端子１〜４からの信号を端子９１からの所定の信号（Ｄ
／Ａ変換器の出力）と比較する。

【００３５】また、デジタル・マルチプレクサ２５は、
ＣＰＵ２０の設定により上記タイミングジェネレータ１
０の出力Ａ，Ｂ，Ｃ，Ｄからいずれか一つを選択し、そ
の信号がテスト信号として外部に出力される。

【００３６】次に、図１の回路の動作について説明する
が、図５の回路と同じブロックについては従来と同じ動
作を行うので、ここでは主にマルチプレクサ２５の動作
について説明する。

【００３７】図２はマルチプレクサの内部構成を示す回
路図である。図２中、３０はデータ・バス、３１〜３４
は２入力のＡＮＤゲート、３５は４入力のＯＲゲート、
３６〜３９はＤ−Ｆ／Ｆである。

【００３８】４ビットのバス３０の各データ線はそれぞ
れ４つのＤ−Ｆ／Ｆ３６〜３９のＤ入力端子に接続され
ており、Ｆ／Ｆ３６はＬＳＢで、Ｆ／Ｆ３９はＭＳＢと
なっている。また、それらのＤ−Ｆ／Ｆ３６〜３９のＣ
ＬＫ入力端子は外部ＣＰＵからの書込み制御信号線ＲＷ
Ｑと接続されている。

【００３９】上記Ｄ−Ｆ／Ｆ３６〜３９のＱ出力端子は
それぞれ２入力のＡＮＤゲート３１〜３４の一方の入力
側と接続されている。また、そのもう一方の入力側には
入力端子Ａ〜Ｄが接続されている。そして、それらのＡ
ＮＤゲート３１〜３４の出力側は４入力のＯＲゲートの
４つの入力側に接続され、その出力信号は端子Ｔから出
力される。

【００４０】次に動作について図３のタイミング・チャ
ートに従い説明する。ＣＰＵ２０で設定された書込みデ
ータが“０００１”のとき、バス３０に接続されている
Ｄ−Ｆ／Ｆ３６〜３９の値はそれぞれ“１”、“０”、
“０”、“０”、となって、ＣＰＵ２０からの書込み信
号ＲＷＱにより各Ｆ／Ｆ３６〜３９がセットされる。

【００４１】セット後、各Ｆ／Ｆ３６〜３９のＱ出力も
それぞれ“１”、“０”、“０”、“０”、となって、
４つの２入力のＡＮＤゲート３１〜３４のうちゲート３
１のみが有効となって、出力端子Ｔには入力Ａの信号が
そのまま出力される。

【００４２】同様にして、ＣＰＵ２０からの設定が“０
０１０”のときには入力Ｂが、“０１００”のときには
入力Ｃが、“１０００”のときには入力Ｄがそれぞれ出
力端子Ｔにそのまま出力される。

【００４３】このようにして、図１の各スイッチ５〜８
は時分割でフリーランにて動作するが、その一方で選択
制御信号は、ＣＰＵ２０からの設定でマルチプレクサ２
５によってそのうちの一つが選択され、外部出力端子２
６に出力される。

【００４４】次に、このときの外部テスト回路とそのテ
スト方法について、説明する。図４はその回路図であ
り、図中４０は被テスト用ＩＣ、２３はポート出力端
子、１〜４は前述の各入力端子で、２６はテスト用の外
部出力端子である。また、４１〜４４は手動等の選択ス
イッチ（切換回路）である。

【００４５】上記選択スイッチ４１〜４４の一方の入力
端子Ａは全て被テスト用ＩＣ４０の出力端子２３に接続
され、もう一方の入力端子ＢはＧＮＤに接続されてい
る。また各スイッチ４１〜４４の出力端子Ｃは、それぞ
れ被テスト用ＩＣ４０の入力端子１〜４に接続されてい
る。

【００４６】各スイッチ４１〜４４は同様の動作を行う
ので、ここではスイッチ４１の系を例にして説明する。
被テスト用ＩＣ４０内部のデジタル・マルチプレクサ２
５の設定で入力端子１系の制御信号出力を選択した後、
外部のスイッチ４１〜４４を（Ａ．Ｂ，Ｂ，Ｂ）と設定
する。このとき、ポートを介した比較結果出力で（Ｈ，
Ｌ，Ｌ，Ｌ）となれば、入力端子１系のみが選択された
ことが判断でき、その点でこの被テスト回路は正常とい
える。

【００４７】さらに、外部のスイッチ４１〜４４の設定
をそれぞれ、（Ｂ．Ａ，Ｂ，Ｂ）、（Ｂ．Ｂ．Ａ．
Ｂ）、（Ｂ，Ｂ，Ｂ，Ａ）としたとき、ポートを介した
比較結果出力でどれも（Ｌ，Ｌ，Ｌ，Ｌ）となれば、入
力端子１系の選択時には他の系が選択されておらず、比
較動作していないことが確認され、その点で被テスト回
路が正常といえる。

【００４８】同様のテストを入力端子２から４について
も行うことで、各入力の系統の時分割動作を確認するこ
とができる。

【００４９】このように、ＣＰＵ２０の周辺回路での一
つの機能ブロックに対し、幾つかの入力を時分割で切換
えて多チャネルとして動作させるＣＰＵ２０の周辺回路
において、内部で生成している複数のスイッチ５〜８の
制御信号を流用し、その何れかを選択して出力すること
で、内部回路の増加を抑えつつ、外部のテスト回路を簡
素化することができる。

【００５０】また、上記複数のスイッチ５〜８の制御信
号自身をＣＰＵ２０の設定により選択して外部に出力
し、その信号をテスト信号として用いることで、外部テ
スト回路を非常に簡素化できるとともに、テスト用プロ
グラムの動作遅延に左右されない、正確な内部動作タイ
ミング及び各入力の分離をテストできる手法を提供する
ことができる。

【００５１】さらに、このようなＣＰＵ２０を用いた電
源制御装置においても、その制御回路であるところの比
較回路（コンパレータ９）と多入力のスイッチ５〜８の
タイミング関係を簡易にテストできるため、その電源装
置の信頼性が向上する。

【００５２】

【発明の効果】以上のように、本発明によれば、複数の
スイッチの制御信号をＣＰＵ等の処理装置の設定により
選択して外部に出力し、その信号をテスト信号として用
いるようにしたので、外部テスト回路を簡素化すること
ができるとともに、テスト用プログラムの動作遅延に左
右されない正確な内部動作タイミング及び入力の分離を
テストすることができるという効果がある。

【００５３】また、電源装置を備えたのものにおいて
も、比較回路と多入力のスイッチのタイミング関係を簡
易にテストでき、電源装置の信頼性が向上するという効
果がある。

【図面の簡単な説明】

【図１】 本発明に係る制御処理装置の周辺回路の構成
を示すブロック図

【図２】 図１のデジタル・マルチプレクサの内部構成
を示す回路図

【図３】 図１の回路の動作を示すタイミングチャート

【図４】 図１の回路のテスト回路を示す回路図

【図５】 従来例の構成を示すブロック図

【図６】 図５の回路の動作を示すタイミングチャート

【図７】 図５のＣＰＵの内部シーケンス動作を示すフ
ローチャート

【図８】 図５の回路のテスト回路の一例を示す回路図

【図９】 図８の回路の動作を示すタイミングチャート

【符号の説明】

１〜４ 入力端子 ５〜８ アナログスイッチ ９ コンパレータ（比較回路） １０ タイミング・ジェネレータ（選択制御信号発生回
路） ２０ ＣＰＵ（制御処理装置） ２５ デジタル・マルチプレクサ（選択回路） ２６ 外部出力端子 ４１〜４４ 選択スイッチ（切換回路）

Claims (3)

【特許請求の範囲】
1. 【請求項１】 複数の入力端子からそれぞれ入力された
   信号を切換えるスイッチと、このスイッチを時分割で順
   次制御するための複数の選択制御信号を発生する選択制
   御信号発生回路と、その選択制御信号により時分割で切
   換えられた前記入力端子からの信号を所定の比較基準信
   号と比較する共用の比較回路とを備えるとともに、処理
   装置の設定により前記複数の選択制御信号を選択する選
   択回路を具備し、その選択された選択制御信号をテスト
   信号として外部に出力することを特徴とする処理装置の
   周辺回路。
2. 【請求項２】 複数の入力端子からそれぞれ入力された
   信号を切換えるスイッチと、このスイッチを時分割で順
   次制御するための複数の選択制御信号を発生する選択制
   御信号発生回路と、その選択制御信号により時分割で切
   換えられた前記入力端子からの信号を所定の比較基準信
   号と比較する共用の比較回路と、この比較回路の比較結
   果若しくはそれに基づくデジタル演算により制御される
   電源制御装置とを備えるとともに、処理装置の設定によ
   り前記複数の選択制御信号を選択する選択回路を具備
   し、その選択制御信号をテスト信号として外部に出力す
   ることを特徴とする処理装置の周辺回路。
3. 【請求項３】 複数の入力端子からそれぞれ入力された
   信号をスイッチにより時分割で順次切換えて所定の信号
   と比較する処理装置の周辺回路のテスト方法において、
   前記スイッチを時分割で順次制御するための複数の選択
   制御信号を処理装置の設定により選択し、その選択され
   た選択制御信号の出力を外部の切換回路により切換え
   て、前記入力端子に入力することを特徴とする処理装置
   の周辺回路のテスト方法。