KR102034743B1 - 아날로그-디지털 변환기 - Google Patents

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Abstract

아날로그-디지털 변환기("ADC")는 아날로그 입력 전압 신호를 수신하도록 구성된 입력 단자를 구비한다. 제1 ADC 스테이지는 상기 입력 단자에 결합되고 상기 아날로그 입력 전압 신호에 대응하는 제1 디지털 값 및 상기 제1 디지털 값과 상기 아날로그 입력 신호 간의 차에 대응하는 아날로그 잔여 신호를 출력하도록 구성된다. 제2 ADC 스테이지는 상기 제1 ADC 스테이지에 결합되고 상기 아날로그 잔여 신호를 제2 디지털 값으로 변환하도록 구성된다. 상기 제1 ADC 스테이지와 상기 제2 ADC 스테이지 중의 적어도 하나는 아날로그 신호를 이 아날로그 신호를 표시하는 디지털 값의 제1수의 비트로 변환하도록 구성된 제1 서브스테이지와, 아날로그 신호를 디지털 값의 제2수의 비트로 변환하도록 구성된 제2 서브스테이지를 구비하고, 상기 제2수의 비트는 상기 제1수의 비트보다 크다. 제어기는 상기 제1 및 제2 ADC 스테이지에 결합되고, 상기 제1 디지털 값과 상기 제2 디지털 값을 아날로그 입력 전압 신호를 표시하는 디지털 출력 신호로 결합하도록 구성된다.

Description

아날로그-디지털 변환기{ANALOG TO DIGITAL CONVERTER}
본 발명은 아날로그-디지털 변환기에 관한 것이다.
아날로그-디지털 변환기("ADC")는 검출된 아날로그 신호를 디지털 신호로 변환하기 위해 다양한 응용에서 사용된다. 전형적으로, 디지털 출력은 입력에 비례하는 이진수이다. 연속적인 아날로그 입력 신호는 주기적으로 샘플링되고, 출력은 이산 디지털 신호이다. 연속적인 아날로그 신호를 디지털 신호로 변환할 때는 아날로그 입력의 양자화가 필요하고, 이것은 오차를 유발할 수 있다.
ADC 성능을 측정하는 요소는 다른 무엇보다도 특히 변환 대역폭과 동적 범위(신호대 잡음비)를 포함한다. ADC의 대역폭은 주로 그 샘플링 레이트에 의해 특징화되고, ADC의 동적 범위는 해상도(아날로그 입력 값의 범위에 걸쳐서 출력되는 이산치의 수), 선형성 및 정확성(양자화 레벨이 진정한 아날로그 신호에 얼마나 잘 정합되는지) 등과 같은 요소들에 의해 영향을 받는다. ADC의 동적 범위는 그 유효 비트수로 표현될 수 있다.
본 발명의 각종 양태는 첨부 도면과 함께 읽을 때 하기의 상세한 설명으로부터 최상으로 이해된다. 산업계의 표준 관행에 따라서, 각종 피처는 정확한 축척으로 작도되지 않았다는 점에 주목해야 한다. 사실, 각종 피처들의 치수는 설명을 명확히 하기 위해 임의로 증대 또는 축소될 수 있다.
도 1은 일부 실시형태에 따른 아날로그-디지털 변환기("ADC") 시스템의 양태를 보인 블록도이다.
도 2는 일부 실시형태에 따른 예시적인 ADC 시스템의 다른 양태를 보인 블록도이다.
도 3은 도 1 및 도 2에 도시된 ADC 시스템의 다른 양태를 보인 회로도이다.
도 4는 도 1 및 도 2에 도시된 ADC 시스템의 다른 양태를 보인 회로도이다.
도 5는 일부 실시형태에 따른 각종 ADC 동작 페이즈의 예시적인 타이밍 신호를 보인 타이밍도이다.
도 6은 일부 실시형태에 따른 ADC 동작 페이즈의 다른 예시적인 타이밍 신호를 보인 타이밍도이다.
도 7은 일부 실시형태에 따른 예시적인 코어스 스테이지 ADC의 양태를 보인 회로도이다.
도 8은 일부 실시형태에 따른 예시적인 파인 스테이지 ADC의 양태를 보인 회로도이다.
도 9는 일부 실시형태에 따른 ADC 방법의 일 예를 보인 처리 흐름도이다.
이하의 설명은 본 발명의 상이한 피처들을 구현하기 위한 많은 다른 실시형태 또는 실시예를 제공한다. 컴포넌트 및 배열의 구체적인 예가 본 설명을 단순화하기 위해 이하에서 설명된다. 물론 이 예들은 단순히 예이고 제한하는 것으로 의도되지 않는다. 예를 들면, 이하의 설명에서 제2 피처 위에 제1 피처를 형성하는 것은 제1 피처와 제2 피처가 직접 접촉으로 형성되는 실시형태를 포함할 수 있고, 제1 피처와 제2 피처가 직접 접촉되지 않도록 제1 피처와 제2 피처 사이에 추가의 피처가 형성되는 실시형태도 또한 포함할 수 있다. 또한, 본 설명에서는 각종 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순성 및 명확성을 위한 것이고, 여기에서 설명하는 각종 실시형태 및/또는 구성들 간의 관계를 본질적으로 구술하는 것이 아니다.
또한, 공간적으로 관계있는 용어, 예를 들면, "아래", "하", "하부", "위", "상부" 등은 도면에 예시된 다른 요소 또는 피처들에 대한 하나의 요소 또는 피처의 관계를 묘사하기 위한 설명의 용이성을 위해 여기에서 사용된다. 공간적으로 관계있는 용어들은 도면에 도시된 방위 외에 사용 또는 동작 중인 소자의 다른 방위를 포함하는 것으로 의도된다. 장치는 다른 방식으로 방위(90도 또는 다른 방위로 회전)될 수 있고 여기에서 사용하는 공간적으로 관계있는 서술자(descriptor)는 그에 따라서 동일한 방식으로 해석될 수 있다.
아날로그-디지털 변환기("ADC")는 아날로그 신호를 디지털 신호로 변환한다. 전형적인 ADC 구성은 파이프라인, 플래시, 델타-시그마, 집적(슬로핑), 연속 근사 레지스터(successive approximation register, "SAR") 등을 포함한다. 장단점은 각각의 ADC 구조와 관련된다. 예를 들면, 델타-시그마 ADC는 비교적 고해상도(16 비트 이상)를 달성할 수 있지만, 달성 가능한 대역폭은 제한된다.
SAR ADC는 전형적으로 비교적 저전력 소비로 동작할 수 있지만 해상도가 제한될 수 있다. 종래의 SAR ADC 구성에서 해상도 및 대역폭을 증가시키면 바람직하지 않은 전력 소비 증가를 가져올 수 있다.
도 1은 일반적으로 일부 개시된 실시형태에 따른 ADC 시스템(100)의 일 예를 보인 것이다. 일반적으로 ADC 시스템(100)은 제1 서브레인징 ADC 스테이지(10)와 제2 서브레인징 ADC 스테이지(20)를 포함한다. 입력 단자(102)는 아날로그 입력 전압 신호(VIP)를 수신하도록 구성되고, 시스템(100)은 아날로그 입력 신호(VIP)를 표시하는 디지털 값(Dout)을 출력 단자(104)에서 출력한다.
제1 ADC 스테이지(10)는 입력 단자(104)에 결합되고 디지털 출력(Dout)의 일부를 표시하는 제1 디지털 값 및 아날로그 잔여 신호를 출력하도록 구성된다. 제2 ADC 스테이지(20)는 제1 ADC 스테이지(10)에 결합되고 아날로그 잔여 신호를 디지털 출력(Dout)의 나머지 부분을 표시하는 제2 디지털 값으로 변환한다.
도 2에 도시된 예를 참조하면, 제1 ADC 스테이지(10) 및/또는 제2 ADC 스테이지(20) 중의 하나 또는 둘 다는 아날로그 전압 신호를 제1수의 디지털 출력 비트(S1)로 변환하도록 구성된, 도시된 예에서는 코어스(coarse) 스테이지(110)인, 제1 서브스테이지와, 아날로그 전압 신호를 제2수의 비트(S2)로 변환하도록 구성된, 도시된 예에서는 파인(fine) 스테이지(120)인, 제2 서브스테이지를 포함하고, 상기 제2수의 비트는 상기 제1수의 비트보다 더 클 수 있다.
따라서, 제1 ADC 스테이지(10)에서, 코어스 스테이지(110)는 아날로그 입력 전압 신호(VIP)를 수신하여 그 아날로그 신호를 S1 비트(제1 ADC 스테이지(10)의 최상위 비트(MSB))를 가진 디지털 값으로 변환한다. 코어스 스테이지(110)에서 발생된 비트(S1)는 아날로그 입력 전압 신호(VIP)와 함께 파인 스테이지(120)에서 또한 수신된다. 그 다음에, 제1 ADC 스테이지(10)의 파인 스테이지(120)는 출력의 S2 비트(제1 ADC 스테이지(10) 출력의 최하위 비트(LSB))를 출력한다. 게다가, 제1 ADC 스테이지(10)는 발생된 디지털 값과 수신된 아날로그 신호 간의 차인 아날로그 잔여 신호를 출력한다.
유사하게, 제2 ADC 스테이지(20)에서, 코어스 스테이지(110)는 아날로그 잔여 신호를 수신하여 그 아날로그 신호를 S3 비트(제2 ADC 스테이지(20)의 MSB)를 가진 디지털 값으로 변환한다. 코어스 스테이지(110)에서 발생된 비트(S3)는 상기 잔여 신호와 함께 파인 스테이지(120)에서 또한 수신된다. 그 다음에, 제2 ADC 스테이지(20)의 파인 스테이지(120)는 출력의 S4 비트(제2 ADC 스테이지(20) 출력의 LSB)를 발생하고, 상기 S4 비트는 코어스 스테이지(110)로부터의 MSB와 결합하여 제2 ADC 스테이지(20)의 디지털 출력을 발생한다. 그 다음에, 상기 제1 및 제2 ADC 스테이지(10, 20)에서 발생된 디지털 값은 제어기(30)에서 결합되고, 제어기(30)는 출력 단자(104)에서 디지털 출력 신호(Dout)를 제공한다.
일부 실시형태에서, 상기 제1 및/또는 제2 ADC 스테이지(10, 20)는 연속 근사 레지스터(SAR) ADC를 사용하고, 이 경우 입력 전압을 포함한 전압 범위는 연속적으로 좁아진다. 각각의 연속 단계에서, 변환기는 입력 전압을 내부 디지털-아날로그 변환기(DAC)의 출력과 비교한다. 이 처리의 각 단계에서, 이 근사치는 레지스터에 저장된다. 그러나 종래의 SAR ADC 구성의 변환율은 그 직렬 ADC 동작에 의해 제한된다.
개시된 구성은 정확성 필요조건이 크게 감소될 수 있는 코어스 스테이지(110)를 사용하여 파인 스테이지(120)의 정확성 필요조건을 감소시킴으로써 종래의 파이프라인형 SAR ADC에 비하여 더 낮은 전력으로 아날로그-디지털 변환 기능을 제공한다. 코어스 스테이지(110)의 정확성 필요조건은 뒤에서 더 설명하는 설계를 이용함으로써 S2+S1 비트로부터 S1 비트(S2>S1)로 감소된다.
여기에서 개시된 양태에 따르면, 파인 스테이지(120)는 제1 및/또는 제2 ADC 스테이지(10, 20) 변환 주기의 일부 동안에만 사용되고, 그에 따라서 전체 전력 소비를 감소시키며, 한편 고 에너지 효율, 고 선형성 및 고속 SAR 비트 순환 루프의 장점은 유지한다.
도 3은 파이프라인형 서브레인징 SAR ADC를 이용하는 예시적인 ADC 시스템(100)을 보인 것이고, 이 경우 적어도 제1 ADC 스테이지(10)는 제1 서브레인징 SAR 서브-ADC이다. 제1 ADC 스테이지(10)는 총 디지털 출력 M 비트 중의 N1 비트 및 아날로그 잔여 신호(VRES)를 출력한다. 아날로그 입력 전압 신호(VIP)와 제1 ADC 스테이지(10)에 의해 출력된 디지털 값 간의 차를 표시하는 상기 잔여 신호는 소정의 이득 계수를 잔여 신호(VRES)에 적용하는 잔여 증폭기(40)에 출력된다. 증폭된 잔여는 제2 ADC 스테이지(20)에서 수신된다.
비동기 SAR 디지털 제어기(130)는 외부 클럭 신호(CLKin)를 수신하고, 그 주파수는 ADC 시스템(100)의 전체 변환율에 관계된다. 제어기(130)는 도 3에 도시된 것처럼 제1 ADC 스테이지(10)의 동작을 비동기적으로 제어하도록 구성된다. 코어스 및 파인 스테이지(110, 120)는 각각의 파인 및 코어스 비교기(112, 122)를 포함한다. 기준 전압(VREF)은 ADC 시스템(100)의 전체 규모(full scale) 아날로그 신호 범위를 규정하고, 이것은 코어스 및 파인 스테이지(110, 120)에 의해 연속적으로 좁아진다.
조악 스테이지(110)의 코어스 비교기(112)는 제1 ADC 스테이지의 MSB 변환을 수행한다. 결과적인 MSB는 제어기(130)에 의해 수신되고, 제어기(130)는 파인 스테이지(120)의 파인 비교기(122)에 의한 LSB 변환을 개시한다. 결과적인 LSB는 그 다음에 제어기(130)에 결합되고, 제어기(130)는 상기 수신된 MSB와 LSB를 결합하여 제1 스테이지의 N1 비트를 ADC 제어기(30)에 의해 구현되는 정렬 및 디지털 오차 보정 회로에 출력한다.
제1 ADC 스테이지(10)의 파인 스테이지(120)는 아날로그 입력 신호(VIP)와 제1 ADC 스테이지(10) 디지털 출력의 등가적인 아날로그 표시 간의 차인 잔여 신호(VRES)를 또한 발생한다. 발생된 잔여 전압(VRES)은 잔여 증폭기(40)에 결합되고, 여기에서 미리 정해진 이득("G")만큼 증폭된다. 증폭된 잔여는 제2 스테이지(20)에 전달되고, 여기에서 총 M 비트인 디지털 출력(Dout) 중의 N2 비트가 발생된다.
여기에서 설명하는 것처럼, 일부 실시예에서, 제2 ADC 스테이지(20)는 제1 ADC 스테이지(10)와 동일한 구성을 갖는다. 도 4는 제2 ADC 스테이지(20)의 다른 양태의 일 예를 보인 것이다. 도 4의 예에서, 제2 ADC 스테이지(20)는 제2 서브레인징 SAR 서브-ADC이다. 제2 ADC 스테이지(20)는 수신된 잔여 신호(VRES)에 기초하여 총 디지털 출력 M 비트 중 N2 비트를 출력하고, N2 비트는 아날로그 입력 전압 신호(VIP)와 제1 ADC 스테이지(10)에 의해 출력된 디지털 값 간의 차를 표시한다.
비동기 SAR 디지털 제어기(130)는 클럭 신호(CLKin)를 수신하고, 제어기(130)는 도 4에 도시된 것처럼 제2 ADC 스테이지(20)의 동작을 비동기적으로 제어하도록 구성된다. 제2 ADC 스테이지(20)의 코어스 및 파인 스테이지(110, 120)는 각각의 파인 및 코어스 비교기(112, 122)를 포함하고, 상기 파인 및 코어스 비교기(112, 122)는 수신된 기준 전압 범위(VREF)를 연속적으로 좁히도록 기능한다.
조악 스테이지(110)의 코어스 비교기(112)는 제2 ADC 스테이지(20)의 MSB 변환을 수행하고, 결과적인 MSB는 제어기(130)에 의해 수신되며, 제어기(130)는 파인 스테이지(120)의 파인 비교기(122)에 의한 LSB 변환을 개시한다. 결과적인 LSB는 그 다음에 제어기(130)에 결합되고, 제어기(130)는 상기 수신된 MSB와 LSB를 결합하여 제2 스테이지(20)의 N2 비트를 ADC 제어기(30)에 의해 구현되는 정렬 및 디지털 오차 보정 회로에 출력한다.
조악 스테이지(110)의 정확성 필요조건은 전체 제1 및 제2 ADC 스테이지(10, 20)의 정확성보다 훨씬 더 낮고, 이로써 전체 전력 소비를 감소시킨다. 파인 스테이지(120)의 정확성만이 ADC 시스템(100)의 전체 정확성과 상응할 필요가 있다. 코어스 스테이지(110)가 수신된 아날로그 신호(VIP 또는 VRES)를 표시하는 디지털 값의 MSB만을 변환하기 때문에, 코어스 스테이지 ADC(110)는 S1 비트에 대해서만 정확할 필요가 있다. 코어스 스테이지(110)가 아날로그 신호를 S1 비트의 디지털 값으로 변환하는 동안, 제2 스테이지(120)는 유휴 상태로 될 수 있고, 이로써 전력을 보존한다.
또한, 개시된 ADC 시스템(100)의 변환율은 전통적인 SAR ADC의 직렬 동작의 효과를 완화시키는데 소용되는 파이프라인식 동작에 의해 개선된다.
도 5는 제1 ADC 스테이지(10) 및/또는 제2 ADC 스테이지(20)의 예시적인 타이밍도를 보인 것이다. 도 5에 도시된 타이밍도는 ADC 시스템(100)의 제1 동작 페이즈(phi1), 제2 동작 페이즈(phi2) 및 제3 동작 페이즈(phi3)의 타이밍 신호를 나타낸다. phi1 펄스가 하이일 때, 제1 ADC 스테이지(10)는 아날로그 입력 신호(VIP)를 추적하여 획득한다. 이와 동시에 잔여 증폭기(40)가 디스에이블된다. 또한, phi1 펄스가 하이일 때 제2 ADC 스테이지(20)는 이전에 샘플링된 신호의 아날로그-디지털 변환을 수행한다.
phi2 펄스가 하이일 때, 제1 ADC 스테이지(10)는 제1 페이즈(phi1) 동안에 이전에 획득된 아날로그 신호의 아날로그-디지털 변환을 수행한다. 이와 동시에 잔여 증폭기(40)는 자동 제로 모드로 될 수 있고, 이것은 잔여 증폭기(40)와 같은 증폭기의 입력 오프셋을 소거하기 위해 사용되는 회로 기술이다. 또한, phi2 신호가 하이일 때 제2 ADC 스테이지도 또한 아날로그-디지털 변환을 수행한다.
phi3 펄스가 하이일 때, 제1 ADC 스테이지(10)는 phi1 동안에 샘플링된 입력 신호(VIP)와 제1 ADC 스테이지(10)의 등가적인 디지털 출력 간의 차인 잔여 신호를 홀딩한다. 이와 동시에 잔여 증폭기(40)는 아날로그 잔여 신호(VRES)를 미리 정해진 이득치(G)만큼 증폭한다. 또한, 제2 ADC 스테이지(20)는 이전에 발생된 잔여 신호에 대응하는 증폭된 잔여를 샘플링한다.
도 6은 phi1 신호(추적 및 홀드), 및 phi2 신호로부터 도출된 φc -stage 및 φF -stage 펄스를 보인 다른 타이밍도이다. φc -stage 및 φF -stage 펄스는 각각 SAR ADC의 코어스 스테이지(110) 및 파인 스테이지(120) 연속 근사 순환을 표시한다. 도 6에 도시된 것처럼, 파인 스테이지 SAR 순환(S2/S4 비트를 발생함)은 코어스 스테이지 SAR 순환(S1/S3 비트를 발생함) 뒤에 시작한다.
도 7은 코어스 스테이지(110)의 일 예의 더 구체적인 세부를 도시한다. 도 7 및 도 6의 타이밍도를 참조하면, 코어스 스테이지(110)는 복수의 커패시터(150)를 포함한다. 스위치(152)는 커패시터(150)의 일측을 아날로그 입력 전압 신호 VIP 또는 VREF 신호(스위치(154)에 따름), 또는 접지에 선택적으로 접속한다. 커패시터(150)의 타측은 스위치(156)에 따라 공통 모드 전압 신호(VCM)에 선택적으로 접속된다. 스위치(154, 156)는 phi1 신호에 응답하여 동작하고, 스위치(152)는 φc -stage 펄스에 응답하여 동작한다.
phi1 신호가 하이일 때, 아날로그 입력 신호(VIP)가 커패시터(150)의 상부판에서 획득된다. 이와 동시에, 커패시터(150)의 하부판 및 코어스 비교기(112)의 입력이 공통 모드 전압(VCM)에 결합된다.
다음 페이즈 동안에, φc -stage 펄스가 SAR 제어기에 의해 구현되는 SAR 이진수 검색 알고리즘을 제어하기 위해 주어지고, 코어스 스테이지(110) 디지털 출력 비트를 발생한다. 전술한 바와 같이, φc -stage 펄스는 phi2 신호로부터 도출된다. 따라서 코어스 스테이지(110) 디지털 출력 비트를 발생하도록 기능하는 φc -stage 펄스는 phi1이 로우(low)인 동안에 발생한다. 다시 말해서, 코어스 스테이지(110)는 각각의 제1 또는 제2 ADC 스테이지(10, 20)의 MSB를 발생한 후에 디스에이블(즉, 전력 차단(power down))되고, 이로써 전력 소비를 감소시킨다.
도 8은 파인 스테이지(120)의 일 예의 더 구체적인 세부를 도시한다. 파인 스테이지(120)는 복수의 커패시터(160)를 포함한다. 스위치(162)는 커패시터(160)의 일측을 아날로그 입력 전압 신호(VIP 또는 VREF 신호(스위치(164)에 따름)) 또는 접지에 선택적으로 접속한다. 커패시터(160)의 타측은 스위치(166)에 따른 공통 모드 전압 신호(VCM)에 선택적으로 접속된다. 스위치(164, 166)는 phi1 신호에 응답하여 동작하고, 스위치(162)는 도 6에 도시된 φF -stage 펄스에 응답하여 동작한다.
따라서, phi1 동안에, 아날로그 입력 전압 신호(VIP)가 커패시터(160)의 상부판에서 획득된다. 이와 동시에, 커패시터(160)의 하부판 및 파인 비교기(122)의 입력은 공통 모드 전압(VCM)에 결합된다.
다음 페이즈 동안에, φF -stage 펄스가 SAR 이진수 검색 알고리즘을 제어하고 파인 스테이지 디지털 비트(S2)를 발생하기 위해 주어진다(φc -stage 펄스 뒤에). φF -stage 펄스는 phi1이 로우인 동안의 일부 시간 동안에만 활성화된다. 다시 말해서, 파인 스테이지(120)는 코어스 스테이지(110)가 각각의 제1 또는 제2 스테이지(10, 20)의 MSB를 발생할 때 디스에이블(즉, 전력 차단)되고, 이것은 전력 소비를 감소시키는데 도움이 된다.
도 9는 일부 실시형태에 따른 예시적인 아날로그-디지털 변환("ADC") 방법(200)을 보인 흐름도이다. 도시된 방법(200)은 블록 210에서 도 1에 도시된 것처럼 입력 단자(102)를 통해 수신된 입력 신호(VIP)와 같은 아날로그 입력 신호를 수신하는 단계를 포함한다. 블록 212에서, 아날로그 입력 전압 신호는 제1 디지털 값의 제1수의 비트(S1)로 변환되고, 블록 214에서, 아날로그 입력 전압 신호는 적어도 부분적으로 제1 디지털 값의 제1수의 비트에 기초하여 제1 디지털 값의 제2수의 비트(S2)로 변환된다. 전술한 바와 같이, 일부 실시형태에서, S1 비트 변환은 제1 스테이지 서브레인징 ADC의 코어스 스테이지 ADC에 의해 수행되고, S2 비트 변환은 파인 스테이지 ADC에 의해 수행된다. 파인 스테이지는 코어스 스테이지에 의해 출력된 S1 비트를 수신하고, 상기 S1 비트는 제1 서브레인징 ADC 스테이지의 MSB일 수 있다. S1 비트와 S2 비트는 블록 216에서 제1 디지털 값으로 결합되고, 상기 제1 디지털 값은 아날로그 입력 전압 신호에 대응하는 디지털 출력 신호의 일부를 표시한다.
블록 218에서, 상기 제1 디지털 값과 상기 아날로그 입력 전압 신호 간의 차에 기초한 아날로그 잔여 신호가 결정되고, 블록 220에서, 상기 아날로그 잔여 신호가 제2 디지털 값의 제3수의 비트(S3)(MSB)로 변환된다. 블록 222에서, 상기 아날로그 잔여 신호는 적어도 부분적으로 제2 디지털 값의 제3수의 비트에 기초하여 제2 디지털 값의 제4수의 비트(S4)(LSB, S4>S3)로 변환되고, 블록 224에서, 상기 제3수의 비트(S3)와 상기 제4수의 비트(S4)는 제2 디지털 값으로 결합된다. 블록 226에서, 상기 제1 디지털 값과 상기 제2 디지털 값은 아날로그 입력 전압 신호를 표시하는 디지털 출력 신호로 결합된다.
추가로, 일부 실시형태에서, SAR ADC 구성이 사용되고, 그래서 블록 212에서 아날로그 입력 전압 신호를 제1 디지털 값의 제1수의 비트로 변환하는 단계와 블록 214에서 아날로그 입력 전압 신호를 제1 디지털 값의 제2수의 비트로 변환하는 단계는 각각 아날로그 입력 전압 신호를 기준 전압 범위와 비교하는 단계와, 상기 비교에 응답하여 상기 기준 전압 범위를 연속적으로 좁히는 단계를 포함한다. 더욱이, 일부 실시형태에서, 상기 아날로그 입력 전압 신호는 코어스 ADC 스테이지(110)에 의해 제1 디지털 값의 제1수의 비트(S1)로 변환되고, 상기 아날로그 입력 전압 신호는 파인 ADC 스테이지(120)에 의해 제1 디지털 값의 제2수의 비트(S2)로 변환된다.
개시된 실시형태는 아날로그 입력 전압 신호를 수신하도록 구성된 입력 단자, 및 상기 입력 단자에 결합되고 상기 아날로그 입력 전압 신호에 대응하는 제1 디지털 값을 출력하도록 구성된 제1 ADC 스테이지를 구비한 ADC를 포함한다. 상기 제1 ADC 스테이지는 상기 제1 디지털 값과 상기 아날로그 입력 신호 간의 차에 대응하는 아날로그 잔여 신호를 또한 출력한다. 제2 ADC 스테이지는 상기 제1 ADC 스테이지에 결합되고 상기 아날로그 잔여 신호를 제2 디지털 값으로 변환하도록 구성된다. 상기 제1 ADC 스테이지 및 제2 ADC 스테이지 중의 적어도 하나는 아날로그 신호를 상기 아날로그 신호를 표시하는 디지털 값의 제1수의 비트로 변환하도록 구성된 제1 서브스테이지와, 아날로그 신호를 디지털 값의 제2수의 비트로 변환하도록 구성된 제2 서브스테이지를 포함하고, 상기 제2수의 비트는 상기 제1수의 비트보다 크다. 제어기는 상기 제1 및 제2 ADC 스테이지에 결합되고, 상기 제1 디지털 값과 상기 제2 디지털 값을 아날로그 입력 전압 신호를 표시하는 디지털 출력 신호로 결합하도록 구성된다.
또한, 개시된 실시형태에 따르면, ADC는 아날로그 입력 전압 신호를 수신하도록 구성된 입력 단자와, 상기 아날로그 입력 전압 신호를 표시하는 제1 디지털 출력 신호를 출력하도록 구성된 출력 단자를 구비한다. 제어기는 클럭 신호를 수신하도록 구성되고, 상기 제어기는 상기 클럭 신호에 응답하여 제1 및 제2 동작 페이즈를 확립하도록 구성된다. 제1 ADC 스테이지는 상기 입력 단자에 결합된 코어스 스테이지와 상기 입력 단자에 결합된 파인 스테이지를 포함한다. 상기 파인 스테이지는 상기 코어스 스테이지의 출력을 수신한다. 상기 제어기는 제1 동작 페이즈 동안에 상기 아날로그 입력 전압 신호를 샘플링하도록 상기 코어스 스테이지를 동작시키고, 제1 동작 페이즈 동안에 상기 아날로그 입력 전압 신호를 샘플링하도록 상기 파인 스테이지를 동작시키고, 제2 동작 페이즈 동안에 상기 아날로그 입력 전압 신호를 제1 디지털 출력 신호의 제1수의 비트로 변환하도록 상기 코어스 스테이지를 동작시키고, 제2 동작 페이즈 동안에 상기 아날로그 신호를 상기 제1 디지털 출력 신호의 제2수의 비트로 변환하도록 상기 파인 스테이지를 동작시키며, 상기 제1수의 비트와 상기 제2수의 비트를 결합하게끔 구성된다.
또한, 개시된 실시형태에 따르면, ADC 방법은 아날로그 입력 전압 신호를 수신하는 단계를 포함한다. 아날로그 입력 전압 신호는 제1 디지털 값의 제1수의 비트로 변환되고, 아날로그 입력 전압 신호는 적어도 부분적으로 상기 제1 디지털 값의 제1수의 비트에 기초하여 상기 제1 디지털 값의 제2수의 비트로 변환된다. 상기 제1수의 비트와 상기 제2수의 비트는 제1 디지털 값으로 결합된다. 아날로그 잔여 신호는 상기 제1 디지털 값과 상기 아날로그 입력 전압 신호 간의 차에 기초하여 결정된다. 상기 아날로그 잔여 신호는 제2 디지털 값의 제3수의 비트로 변환되고, 상기 아날로그 잔여 신호는 적어도 부분적으로 제2 디지털 값의 제3수의 비트에 기초하여 제2 디지털 값의 제4수의 비트로 변환된다. 상기 제3수의 비트와 상기 제4수의 비트는 제2 디지털 값으로 결합되고, 상기 제1 디지털 값과 상기 제2 디지털 값은 상기 아날로그 입력 전압 신호를 표시하는 디지털 출력 신호로 결합된다.
지금까지 당업자가 본 발명의 각종 양태를 잘 이해할 수 있을 정도로 몇 가지 실시형태의 피처들을 설명하였다. 당업자라면 여기에서 소개한 실시형태의 동일한 목적을 실행하고 및/또는 동일한 장점을 달성하는 다른 공정 및 구조의 설계 또는 수정을 위한 기초로서 본 명세서의 설명을 쉽게 이용할 수 있다는 것을 인식할 것이다. 당업자라면 그러한 등가적인 구성이 본 발명의 정신 및 범위로부터 벗어나지 않는다는 점, 및 본 발명의 정신 및 범위로부터 벗어나지 않고 여기에서 설명한 실시형태의 각종 변경, 치환 및 개조가 가능하다는 점을 또한 인식할 것이다.
실시예
실시예 1. 아날로그-디지털 변환기("ADC")에 있어서,
아날로그 입력 전압 신호를 수신하도록 구성된 입력 단자와;
상기 입력 단자에 결합되고, 상기 아날로그 입력 전압 신호에 대응하는 제1 디지털 값, 및 상기 제1 디지털 값과 상기 아날로그 입력 전압 신호 간의 차에 대응하는 아날로그 잔여 신호를 출력하도록 구성된 제1 ADC 스테이지와;
상기 제1 ADC 스테이지에 결합되고, 상기 아날로그 잔여 신호를 제2 디지털 값으로 변환하도록 구성된 제2 ADC 스테이지와;
상기 제1 및 제2 ADC 스테이지에 결합되고, 상기 제1 디지털 값 및 상기 제2 디지털 값을 상기 아날로그 입력 전압 신호를 표시하는 디지털 출력 신호로 결합하도록 구성된 제어기
를 포함하고,
상기 제1 ADC 스테이지 및 제2 ADC 스테이지 중의 적어도 하나는, 아날로그 신호를 상기 아날로그 신호를 표시하는 디지털 값의 제1수의 비트로 변환하도록 구성된 제1 서브스테이지, 및 상기 아날로그 신호를 상기 디지털 값의 제2수의 비트- 상기 제2수의 비트는 상기 제1수의 비트보다 큰 것임 -로 변환하도록 구성된 제2 서브스테이지를 포함하는 것인 아날로그-디지털 변환기(ADC).
실시예 2. 실시예 1에 있어서, 상기 제1 ADC 스테이지와 상기 제2 ADC 스테이지는 각각 상기 제1 및 제2 서브스테이지를 포함하는 것인 아날로그-디지털 변환기(ADC).
실시예 3. 실시예 1에 있어서, 상기 제1 ADC 스테이지에 의해 출력된 상기 아날로그 잔여 신호를 수신하는 증폭기를 더 포함하고, 상기 증폭기는 미리 정해진 이득을 상기 아날로그 잔여 신호에 적용하고 증폭된 아날로그 잔여 신호를 제2 ADC 스테이지에 출력하도록 구성되는 것인 아날로그-디지털 변환기(ADC).
실시예 4. 실시예 1에 있어서, 상기 제1 ADC 스테이지는 제1 서브스테이지 및 제2 서브스테이지를 포함하고, 상기 제1 서브스테이지는 상기 아날로그 입력 전압 신호를 상기 제1 디지털 값의 제1수의 비트로 변환하도록 구성되고, 상기 제2 서브스테이지는 상기 아날로그 입력 전압 신호를 상기 제1 디지털 값의 제2수의 비트로 변환하도록 구성되며, 상기 제2 서브스테이지는 상기 아날로그 잔여 신호를 출력하도록 구성되는 것인 아날로그-디지털 변환기(ADC).
실시예 5. 실시예 1에 있어서, 상기 제2 ADC 스테이지는 제1 서브스테이지 및 제2 서브스테이지를 포함하고, 상기 제1 서브스테이지는 상기 아날로그 잔여 신호를 상기 제2 디지털 값의 제1수의 비트로 변환하도록 구성되고, 상기 제2 서브스테이지는 상기 아날로그 잔여 신호를 상기 제2 디지털 값의 제2수의 비트로 변환하도록 구성되는 것인 아날로그-디지털 변환기(ADC).
실시예 6. 실시예 4에 있어서, 상기 제어기는 상기 제1 서브스테이지가 상기 아날로그 입력 전압 신호를 샘플링하는 제1 동작 페이즈(phase) 동안에 상기 제1 서브스테이지에 전력을 인가하도록 구성되고, 상기 제어기는 상기 제1 동작 페이즈 후에 상기 제1 서브스테이지로부터 전력을 제거하도록 구성되는 것인 아날로그-디지털 변환기(ADC).
실시예 7. 실시예 6에 있어서, 상기 제어기는 상기 제1 서브스테이지가 제1수의 비트를 발생하고 상기 제2 서브스테이지가 제2수의 비트를 발생하는 제2 동작 페이즈 동안에 상기 제2 서브스테이지에 전력을 인가하도록 구성되는 것인 아날로그-디지털 변환기(ADC).
실시예 8. 실시예 7에 있어서, 클럭 신호를 출력하도록 구성된 클럭 신호 발생기를 더 포함하고, 상기 제어기는 상기 클럭 신호에 기초하여 상기 제1 및 제2 동작 페이즈를 확립하는 것인 아날로그-디지털 변환기(ADC).
실시예 9. 실시예 6에 있어서, 제1 ADC 스테이지에 의해 출력된 상기 아날로그 잔여 신호를 수신하는 증폭기를 더 포함하고, 상기 증폭기는 상기 아날로그 잔여 신호에 미리 정해진 이득을 적용하고 증폭된 아날로그 잔여 신호를 상기 제2 ADC 스테이지에 출력하도록 구성되며, 상기 제어기는 상기 제1 동작 페이즈 동안에 상기 증폭기를 디스에이블하도록 구성되는 것인 아날로그-디지털 변환기(ADC).
실시예 10. 아날로그-디지털 변환기("ADC")에 있어서,
아날로그 입력 전압 신호를 수신하도록 구성된 입력 단자와;
상기 아날로그 입력 전압 신호를 표시하는 제1 디지털 출력 신호를 출력하도록 구성된 출력 단자와;
클럭 신호를 수신하도록 구성되고, 상기 클럭 신호에 응답하여 제1 및 제2 동작 페이즈(phase)를 확립하도록 구성된 제어기와;
상기 입력 단자에 결합된 코어스(coarse) 스테이지 및 상기 입력 단자에 결합된 파인(fine) 스테이지 - 상기 파인 스테이지는 상기 코어스 스테이지의 출력을 수신하도록 결합된 것임 - 를 포함한 제1 ADC 스테이지
를 포함하고,
상기 제어기는,
상기 제1 동작 페이즈 동안에 상기 아날로그 입력 전압 신호를 샘플링하도록 상기 코어스 스테이지를 동작시키도록;
상기 제1 동작 페이즈 동안에 상기 아날로그 입력 전압 신호를 샘플링하도록 상기 파인 스테이지를 동작시키도록;
상기 제2 동작 페이즈 동안에 상기 아날로그 입력 전압 신호를 제1 디지털 출력 신호의 제1수의 비트로 변환하도록 상기 코어스 스테이지를 동작시키도록;
상기 제2 동작 페이즈 동안에 상기 아날로그 입력 전압 신호를 상기 제1 디지털 출력 신호의 제2수의 비트로 변환하도록 상기 파인 스테이지를 동작시키도록; 그리고
상기 제1수의 비트와 상기 제2수의 비트를 결합하도록
구성되는 것인 아날로그-디지털 변환기(ADC).
실시예 11. 실시예 10에 있어서, 상기 제2수의 비트는 상기 제1수의 비트보다 큰 것인 아날로그-디지털 변환기(ADC).
실시예 12. 실시예 10에 있어서, 상기 제어기는 상기 제1 동작 페이즈 후에 상기 코어스 스테이지를 전력 차단(power down)시키도록 구성되는 것인 아날로그-디지털 변환기(ADC).
실시예 13. 실시예 10에 있어서, 상기 제2 파인 스테이지는 상기 디지털 출력 신호와 상기 아날로그 입력 전압 신호 간의 차에 대응하는 아날로그 잔여 신호를 출력하도록 또한 구성되는 것인 아날로그-디지털 변환기(ADC).
실시예 14. 실시예 13에 있어서, 상기 아날로그 잔여 신호를 수신하도록 결합된 증폭기를 더 포함하는 아날로그-디지털 변환기(ADC).
실시예 15. 실시예 14에 있어서, 상기 증폭기의 출력에 결합된 제2 ADC 스테이지를 더 포함하고, 상기 제2 ADC 스테이지는 상기 아날로그 잔여 신호를 제2 디지털 출력 신호로 변환하도록 구성되며, 상기 제어기는 상기 제1 및 제2 디지털 출력 신호를 결합하도록 구성되는 것인 아날로그-디지털 변환기(ADC).
실시예 16. 실시예 15에 있어서, 상기 제2 ADC 스테이지는 상기 증폭기의 출력에 결합된 제2 코어스 스테이지, 및 상기 증폭기의 출력에 결합된 제2 파인 스테이지를 포함하고, 상기 제2 파인 스테이지는 상기 제2 코어스 스테이지의 출력을 수신하도록 결합되는 것인 아날로그-디지털 변환기(ADC).
실시예 17. 아날로그-디지털 변환("ADC") 방법에 있어서,
아날로그 입력 전압 신호를 수신하는 단계와;
상기 아날로그 입력 전압 신호를 제1 디지털 값의 제1수의 비트로 변환하는 단계와;
상기 아날로그 입력 전압 신호를 적어도 부분적으로 상기 제1 디지털 값의 제1수의 비트에 기초하여 상기 제1 디지털 값의 제2수의 비트로 변환하는 단계와;
상기 제1수의 비트와 상기 제2수의 비트를 제1 디지털 값으로 결합하는 단계와;
상기 제1 디지털 값과 상기 아날로그 입력 전압 신호 간의 차에 기초하여 아날로그 잔여 신호를 결정하는 단계와;
상기 아날로그 잔여 신호를 제2 디지털 값의 제3수의 비트로 변환하는 단계와;
상기 아날로그 잔여 신호를 적어도 부분적으로 제2 디지털 값의 제3수의 비트에 기초하여 제2 디지털 값의 제4수의 비트로 변환하는 단계와;
상기 제3수의 비트와 상기 제4수의 비트를 제2 디지털 값으로 결합하는 단계와;
상기 제1 디지털 값과 상기 제2 디지털 값을 상기 아날로그 입력 전압 신호를 표시하는 디지털 출력 신호로 결합하는 단계
를 포함하는 아날로그-디지털 변환(ADC) 방법.
실시예 18. 실시예 17에 있어서, 상기 아날로그 입력 전압 신호를 제1 디지털 값의 제1수의 비트로 변환하는 단계, 및 상기 아날로그 입력 전압 신호를 상기 제1 디지털 값의 제2수의 비트로 변환하는 단계는 각각 상기 아날로그 입력 전압 신호를 기준 전압 범위와 비교하는 단계, 및 상기 비교에 응답하여 상기 기준 전압 범위를 연속적으로 좁히는 단계를 포함한 것인 아날로그-디지털 변환(ADC) 방법.
실시예 19. 실시예 17에 있어서, 상기 아날로그 입력 전압 신호는 코어스 ADC 스테이지에 의해 상기 제1 디지털 값의 제1수의 비트로 변환되고, 상기 아날로그 입력 전압 신호는 파인 ADC 스테이지에 의해 상기 제1 디지털 값의 제2수의 비트로 변환되며, 상기 제2수의 비트는 상기 제1수의 비트보다 큰 것인 아날로그-디지털 변환(ADC) 방법.
실시예 20. 실시예 19에 있어서, 상기 아날로그 입력 전압 신호를 수신하는 단계는 제1 동작 페이즈 동안에 상기 아날로그 입력 전압 신호를 샘플링하는 단계를 포함하고, 상기 아날로그 입력 전압 신호는 제2 동작 페이즈 동안에 상기 제1 디지털 값의 제1수의 비트로 변환되며, 상기 코어스 ADC 스테이지는 상기 제2 ADC 스테이지 동안에 전력 차단되는 것인 아날로그-디지털 변환(ADC) 방법.

Claims (10)

  1. 아날로그-디지털 변환기("ADC")에 있어서,
    아날로그 입력 전압 신호를 수신하도록 구성된 입력 단자와;
    상기 입력 단자에 결합되고, 상기 아날로그 입력 전압 신호에 대응하는 제1 디지털 값, 및 상기 제1 디지털 값과 상기 아날로그 입력 전압 신호 간의 차에 대응하는 아날로그 잔여 신호를 출력하도록 구성된 제1 ADC 스테이지와;
    상기 제1 ADC 스테이지에 결합되고, 상기 아날로그 잔여 신호를 제2 디지털 값으로 변환하도록 구성된 제2 ADC 스테이지와;
    상기 제1 및 제2 ADC 스테이지에 결합되고, 상기 제1 디지털 값 및 상기 제2 디지털 값을 상기 아날로그 입력 전압 신호를 표시하는 디지털 출력 신호로 결합하도록 구성된 제어기
    를 포함하고,
    상기 제1 ADC 스테이지 및 제2 ADC 스테이지 중의 적어도 하나는, 아날로그 신호를 상기 아날로그 신호를 표시하는 디지털 값의 제1수의 비트로 변환하도록 구성된 제1 서브스테이지, 및 상기 아날로그 신호를 상기 디지털 값의 제2수의 비트- 상기 제2수의 비트는 상기 제1수의 비트보다 큰 것임 -로 변환하도록 구성된 제2 서브스테이지를 포함하는 것인 아날로그-디지털 변환기(ADC).
  2. 제1항에 있어서, 상기 제1 ADC 스테이지와 상기 제2 ADC 스테이지는 각각 상기 제1 및 제2 서브스테이지를 포함하는 것인 아날로그-디지털 변환기(ADC).
  3. 제1항에 있어서, 상기 제1 ADC 스테이지에 의해 출력된 상기 아날로그 잔여 신호를 수신하는 증폭기를 더 포함하고, 상기 증폭기는 미리 정해진 이득을 상기 아날로그 잔여 신호에 적용하고 증폭된 아날로그 잔여 신호를 제2 ADC 스테이지에 출력하도록 구성되는 것인 아날로그-디지털 변환기(ADC).
  4. 제1항에 있어서, 상기 제1 ADC 스테이지는 제1 서브스테이지 및 제2 서브스테이지를 포함하고, 상기 제1 서브스테이지는 상기 아날로그 입력 전압 신호를 상기 제1 디지털 값의 제1수의 비트로 변환하도록 구성되고, 상기 제2 서브스테이지는 상기 아날로그 입력 전압 신호를 상기 제1 디지털 값의 제2수의 비트로 변환하도록 구성되며, 상기 제2 서브스테이지는 상기 아날로그 잔여 신호를 출력하도록 구성되는 것인 아날로그-디지털 변환기(ADC).
  5. 제1항에 있어서, 상기 제2 ADC 스테이지는 제1 서브스테이지 및 제2 서브스테이지를 포함하고, 상기 제1 서브스테이지는 상기 아날로그 잔여 신호를 상기 제2 디지털 값의 제1수의 비트로 변환하도록 구성되고, 상기 제2 서브스테이지는 상기 아날로그 잔여 신호를 상기 제2 디지털 값의 제2수의 비트로 변환하도록 구성되는 것인 아날로그-디지털 변환기(ADC).
  6. 제4항에 있어서, 상기 제어기는 상기 제1 서브스테이지가 상기 아날로그 입력 전압 신호를 샘플링하는 제1 동작 페이즈(phase) 동안에 상기 제1 서브스테이지에 전력을 인가하도록 구성되고, 상기 제어기는 상기 제1 동작 페이즈 후에 상기 제1 서브스테이지로부터 전력을 제거하도록 구성되는 것인 아날로그-디지털 변환기(ADC).
  7. 제6항에 있어서, 상기 제어기는 상기 제1 서브스테이지가 제1수의 비트를 발생하고 상기 제2 서브스테이지가 제2수의 비트를 발생하는 제2 동작 페이즈 동안에 상기 제2 서브스테이지에 전력을 인가하도록 구성되는 것인 아날로그-디지털 변환기(ADC).
  8. 제6항에 있어서, 제1 ADC 스테이지에 의해 출력된 상기 아날로그 잔여 신호를 수신하는 증폭기를 더 포함하고, 상기 증폭기는 상기 아날로그 잔여 신호에 미리 정해진 이득을 적용하고 증폭된 아날로그 잔여 신호를 상기 제2 ADC 스테이지에 출력하도록 구성되며, 상기 제어기는 상기 제1 동작 페이즈 동안에 상기 증폭기를 디스에이블하도록 구성되는 것인 아날로그-디지털 변환기(ADC).
  9. 아날로그-디지털 변환기("ADC")에 있어서,
    아날로그 입력 전압 신호를 수신하도록 구성된 입력 단자와;
    상기 아날로그 입력 전압 신호를 표시하는 제1 디지털 출력 신호를 출력하도록 구성된 출력 단자와;
    클럭 신호를 수신하도록 구성되고, 상기 클럭 신호에 응답하여 제1 및 제2 동작 페이즈(phase)를 확립하도록 구성된 제어기와;
    상기 입력 단자에 결합된 코어스(coarse) 스테이지 및 상기 입력 단자에 결합된 파인(fine) 스테이지 - 상기 파인 스테이지는 상기 코어스 스테이지의 출력을 수신하도록 결합된 것임 - 를 포함한 제1 ADC 스테이지
    를 포함하고,
    상기 제어기는,
    상기 제1 동작 페이즈 동안에 상기 아날로그 입력 전압 신호를 샘플링하도록 상기 코어스 스테이지를 동작시키도록;
    상기 제1 동작 페이즈 동안에 상기 아날로그 입력 전압 신호를 샘플링하도록 상기 파인 스테이지를 동작시키도록;
    상기 제2 동작 페이즈 동안에 상기 아날로그 입력 전압 신호를 제1 디지털 출력 신호의 제1수의 비트로 변환하도록 상기 코어스 스테이지를 동작시키도록;
    상기 제2 동작 페이즈 동안에 상기 아날로그 입력 전압 신호를 상기 제1 디지털 출력 신호의 제2수의 비트로 변환하도록 상기 파인 스테이지를 동작시키도록; 그리고
    상기 제1수의 비트와 상기 제2수의 비트를 결합하도록
    구성되는 것인 아날로그-디지털 변환기(ADC).
  10. 아날로그-디지털 변환("ADC") 방법에 있어서,
    아날로그 입력 전압 신호를 수신하는 단계와;
    상기 아날로그 입력 전압 신호를 제1 디지털 값의 제1수의 비트로 변환하는 단계와;
    상기 아날로그 입력 전압 신호를 적어도 부분적으로 상기 제1 디지털 값의 제1수의 비트에 기초하여 상기 제1 디지털 값의 제2수의 비트로 변환하는 단계와;
    상기 제1수의 비트와 상기 제2수의 비트를 제1 디지털 값으로 결합하는 단계와;
    상기 제1 디지털 값과 상기 아날로그 입력 전압 신호 간의 차에 기초하여 아날로그 잔여 신호를 결정하는 단계와;
    상기 아날로그 잔여 신호를 제2 디지털 값의 제3수의 비트로 변환하는 단계와;
    상기 아날로그 잔여 신호를 적어도 부분적으로 제2 디지털 값의 제3수의 비트에 기초하여 제2 디지털 값의 제4수의 비트로 변환하는 단계와;
    상기 제3수의 비트와 상기 제4수의 비트를 제2 디지털 값으로 결합하는 단계와;
    상기 제1 디지털 값과 상기 제2 디지털 값을 상기 아날로그 입력 전압 신호를 표시하는 디지털 출력 신호로 결합하는 단계
    를 포함하는 아날로그-디지털 변환(ADC) 방법.
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