KR102519985B1 - 아날로그 디지털 컨버터, 아날로그 디지털 컨버터를 포함하는 전자 장치, 및 아날로그 디지털 컨버터의 동작 방법 - Google Patents

아날로그 디지털 컨버터, 아날로그 디지털 컨버터를 포함하는 전자 장치, 및 아날로그 디지털 컨버터의 동작 방법 Download PDF

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Abstract

아날로그 디지털 컨버터, 아날로그 디지털 컨버터를 포함하는 전자 장치, 및 아날로그 디지털 컨버터의 동작 방법이 개시된다. 아날로그-디지털 컨버터는: 복수의 채널들을 포함하고, 제 1 아날로그 신호를 타임 인터리빙에 기반하여 순차적으로 샘플링함으로써 제 1 샘플링 신호를 생성하고, 상기 제 1 샘플링 신호에 기반하여 아날로그-디지털 변환을 수행함으로써 상기 제 1 아날로그 신호에 대응하는 제 1 디지털 신호 및 제 1 잔여 신호를 생성하는 제 1 스테이지; 상기 제 1 잔여 신호를 증폭하는 증폭기; 및 복수의 채널들을 포함하고, 상기 증폭된 제 1 잔여 신호를 타임 인터리빙에 기반하여 순차적으로 샘플링함으로써 제 2 샘플링 신호를 생성하고, 상기 제 2 샘플링 신호에 기반하여 아날로그-디지털 변환을 수행함으로써 상기 제 1 아날로그 신호에 대응하는 제 2 디지털 신호 및 제 2 잔여 신호를 생성하는 제 2 스테이지를 포함할 수 있다. 상기 제 1 스테이지는 홀수 개의 채널들을 포함할 수 있다.

Description

아날로그 디지털 컨버터, 아날로그 디지털 컨버터를 포함하는 전자 장치, 및 아날로그 디지털 컨버터의 동작 방법{AN ANALOG-TO-DIGITAL CONVERTER, AN ELECTRONIC DEVICE COMPRISING THE SAME, AND AN OPERATING METHOD OF THE ANALOG-TO-DIGITAL CONVERTER}
본 개시는 타임 인터리빙 파이프라인 대역통과 노이즈 쉐이핑 SAR 아날로그 디지털 컨버터, 아날로그 디지털 컨버터를 포함하는 전자 장치, 및 아날로그 디지털 컨버터의 동작 방법에 관한 것이다.
아날로그-디지털 컨버터(Analog-to-Digital Converter; ADC)는 연속적인 값들로 표현되는 아날로그 신호를 이산적인 값들로 표현되는 디지털 신호(예를 들어, 정수 개의 비트열)로 변환할 수 있다. ADC는 델타-시그마(Delta-Sigma) ADC 및 SAR(Successive Approximatin Register) ADC 등을 포함할 수 있다. 높은 해상도 및 빠른 동작 속도를 보장하기 위해, 병렬로 연결된 복수의 ADC 채널들을 포함하는 타임 인터리빙(Time interleaving) ADC, 직렬로 연결된 복수의 ADC 스테이지들을 포함하는 파이프라인(Pipelined) ADC 등이 이용되고 있다.
높은 Q-팩터(factor)를 갖는 공진기(Resonator)를 구현하기 위해, 대역통과(Bandpass) ADC는 복수의 OTA들(Operational Transconductance Amplifiers) 또는 전력 소비가 큰 하나의 OTA를 포함할 수 있다. 이에 따라, ADC의 구현 난이도가 상승하고, ADC가 차지하는 면적이 증가하고, 그리고 ADC에 의해 소모되는 전력이 상승할 수 있다.
본 개시의 목적은 아날로그 디지털 컨버터, 아날로그 디지털 컨버터를 포함하는 전자 장치, 및 아날로그 디지털 컨버터의 동작 방법을 제공하는 데 있다.
본 개시의 몇몇 실시 예들에 따른 아날로그 컨버터는: 복수의 채널들을 포함하고, 제 1 아날로그 신호를 타임 인터리빙에 기반하여 순차적으로 샘플링함으로써 제 1 샘플링 신호를 생성하고, 상기 제 1 샘플링 신호에 기반하여 아날로그-디지털 변환을 수행함으로써 상기 제 1 아날로그 신호에 대응하는 제 1 디지털 신호 및 제 1 잔여 신호를 생성하는 제 1 스테이지; 상기 제 1 잔여 신호를 증폭하는 증폭기; 및 복수의 채널들을 포함하고, 상기 증폭된 제 1 잔여 신호를 타임 인터리빙에 기반하여 순차적으로 샘플링함으로써 제 2 샘플링 신호를 생성하고, 상기 제 2 샘플링 신호에 기반하여 아날로그-디지털 변환을 수행함으로써 상기 제 1 아날로그 신호에 대응하는 제 2 디지털 신호 및 제 2 잔여 신호를 생성하는 제 2 스테이지를 포함하되, 상기 제 1 스테이지는 홀수 개의 채널들을 포함할 수 있다.
본 개시의 몇몇 실시 예들에 따른 전자 장치는: 프로세서; 및 아날로그-디지털 컨버터를 포함하고, 그리고 상기 프로세서의 제어 하에, 외부 장치와 통신을 수행하는 통신 장치를 포함하되, 상기 아날로그-디지털 컨버터는: 복수의 채널들을 포함하고, 제 1 아날로그 신호를 타임 인터리빙에 기반하여 순차적으로 샘플링함으로써 제 1 샘플링 신호를 생성하고, 상기 제 1 샘플링 신호에 기반하여 아날로그-디지털 변환을 수행함으로써 상기 제 1 아날로그 신호에 대응하는 제 1 디지털 신호 및 제 1 잔여 신호를 생성하는 제 1 스테이지; 상기 제 1 잔여 신호를 증폭하는 증폭기; 및 복수의 채널들을 포함하고, 상기 증폭된 제 1 잔여 신호를 타임 인터리빙에 기반하여 순차적으로 샘플링함으로써 제 2 샘플링 신호를 생성하고, 상기 제 2 샘플링 신호에 기반하여 아날로그-디지털 변환을 수행함으로써 상기 제 1 아날로그 신호에 대응하는 제 2 디지털 신호 및 제 2 잔여 신호를 생성하는 제 2 스테이지를 포함하고, 그리고 상기 제 1 스테이지는 홀수 개의 채널들을 포함하고 그리고 상기 제 2 스테이지는 짝수 개의 채널들을 포함할 수 있다.
본 개시의 몇몇 실시 예들에 따른 각각이 복수의 채널들을 포함하는 제 1 스테이지 및 제 2 스테이지, 그리고 스테이지 간 증폭기를 포함하는 아날로그-디지털 컨버터의 동작 방법은: 상기 제 1 스테이지에 의해, 제 1 아날로그 신호를 타임 인터리빙에 기반하여 순차적으로 샘플링함으로써 제 1 샘플링 신호를 생성하는 단계; 상기 제 1 스테이지에 의해, 상기 제 1 샘플링 신호에 기반하여 아날로그-디지털 변환을 수행함으로써 상기 제 1 아날로그 신호에 대응하는 제 1 디지털 신호 및 제 1 잔여 신호를 생성하는 단계; 상기 스테이지 간 증폭기에 의해, 상기 제 1 잔여 신호를 증폭하는 단계; 상기 제 2 스테이지에 의해, 상기 증폭된 제 1 잔여 신호를 타임 인터리빙에 기반하여 순차적으로 샘플링함으로써 제 2 샘플링 신호를 생성하는 단계; 및 상기 제 2 스테이지에 의해, 상기 제 2 샘플링 신호에 기반하여 아날로그-디지털 변환을 수행함으로써 상기 제 1 아날로그 신호에 대응하는 제 2 디지털 신호 및 제 2 잔여 신호를 생성하는 단계를 포함하되, 상기 제 1 스테이지는 홀수 개의 채널들을 포함하고 그리고 상기 제 2 스테이지는 짝수 개의 채널들을 포함할 수 있다.
본 개시의 몇몇 실시 예들에 따르면, 하나의 OTA를 포함함으로써 간단하면서도 높은 Q-팩터를 갖는 공진기를 구현할 수 있는, 파이프라인 구조의 타임 인터리빙 기반 대역통과 노이즈 쉐이핑 SAR 아날로그-디지털 컨버터가 제공될 수 있다. 이에 따라, 아날로그-디지털 컨버터의 소모 전력이 감소될 수 있다. 타임 인터리빙 구조 및 파이프라인 구조를 모두 포함함에 따라, 아날로그-디지털 컨버터는 고속으로 동작하면서도 높은 해상도를 갖고, 그리고 넓은 대역폭에 대응할 수 있다. 또한, 아날로그-디지털 컨버터의 양자화기의 설계 부담이 저감될 수 있다.
도 1은 본 개시의 몇몇 실시 예들에 따른 아날로그-디지털 컨버터(ADC)의 블록도이다.
도 2는 본 개시의 몇몇 실시 예들에 따른 ADC의 블록도이다.
도 3은 본 개시의 몇몇 실시 예들에 따라, 도 2의 ADC의 동작을 나타내는 타이밍도이다.
도 4는 본 개시의 몇몇 실시 예들에 따른 ADC의 블록도이다.
도 5는 본 개시의 몇몇 실시 예들에 따른 ADC에 대응하는 노이즈 전달 함수를 도시한다.
도 6a 및 도 6b는 본 개시의 몇몇 실시 예들에 따라, 타임 인터리빙 대역통과 ADC의 채널 간 부정합에 의해 발생하는 인터리빙 스퍼(interleaving spur)를 도시한다.
도 7a 및 도 7b는 본 개시의 몇몇 실시 예들에 따라, 타임 인터리빙 ADC의 사용 대역 내(In-band)에서 발생하는 인터리빙 스퍼 및 양자화 노이즈를 도시한다.
도 8은 본 개시의 몇몇 실시 예들에 따른 전자 장치의 블록도이다.
도 9는 본 개시의 몇몇 실시 예들에 따른 ADC의 동작 방법을 나타내는 순서도이다.
이하에서, 본 개시의 기술 분야에서 통상의 지식을 가진 자가 본 개시를 용이하게 실시할 수 있을 정도로, 본 개시의 실시 예들이 명확하고 상세하게 기재될 것이다.
이하에서, 첨부한 도면들을 참조하여, 본 개시의 몇몇 실시 예들을 보다 상세하게 설명하고자 한다. 본 개시를 설명함에 있어 전체적인 이해를 용이하게 하기 위하여 도면상의 유사한 구성요소에 대해서는 유사한 참조부호가 사용되고, 그리고 유사한 구성요소에 대해서 중복된 설명은 생략된다.
도 1은 본 개시의 몇몇 실시 예들에 따른 아날로그-디지털 컨버터(Analog-Digital Converter; ADC; 100)의 블록도이다. 도 1을 참조하면, ADC(100)는 직렬로 연결되는 복수의 스테이지들(110~1n0; n은 자연수), 스테이지 간 증폭기(예를 들어, 101), 및 루프 필터(102)를 포함할 수 있다. 아날로그 신호인 입력 신호(Vin)는 복수의 스테이지들(110~1n0; n은 자연수)을 거쳐 디지털 신호로 변환될 수 있다. 도시의 편의를 위해, 복수의 스테이지들(110~1n0)은 복수의 채널들 및 가산기를 포함하는 것으로 도시되었으나, 이에 한정되는 것은 아니다. 예를 들어, 복수의 스테이지들(110~1n0) 각각은 샘플링/홀드(Sampling and Hold) 동작을 수행하는 블록 등을 더 포함할 수 있다.
몇몇 실시 예들에 있어서, ADC(100)는 파이프라인(pipelined) 구조 및 타임 인터리빙(time interleaving) 구조가 결합된 ADC로서 구현될 수 있다. 예를 들어, ADC(100)는 복수의 스테이지들(110~1n0)을 포함하는 파이프라인 구조로서 구현될 수 있고, 여기서 각각의 스테이지는 병렬로 연결된 복수의 채널들을 포함하는 타임 인터리빙 구조로서 구현될 수 있다. 복수의 채널들 각각은 실질적으로 동일하게 구현되고, 그리고 실질적으로 동일하게 동작하는 하나 이상의 ADC를 포함할 수 있다. 복수의 스테이지들은 최상위 비트부터 최하위 비트까지 순차적으로 각각 아날로그-디지털 변환을 수행할 수 있다. 복수의 채널들 각각은 순차적으로(예를 들어, 타임 인터리빙 방식으로) 아날로그 신호를 디지털 신호로 변환할 수 있다.
예를 들어, 도시된 실시 예에서, 복수의 스테이지들(110~1n0) 각각은 하나 이상의 채널들을 포함할 수 있다. 제 1 스테이지(110)는 병렬로 연결된 복수의 채널들(111) 및 가산기(112)를 포함할 수 있다. 복수의 채널들(111) 각각은 실질적으로 동일하게 구현될 수 있다. 예를 들어, 복수의 채널들(111) 각각은 실질적으로 성능이 동일한 하나 이상의 ADC들을 포함할 수 있다. 몇몇 실시 예들에 있어서, 복수의 채널들(111) 각각은 하나 이상의 SAR(Successive Approximation Register) ADC들을 포함할 수 있다. 이에 따라, ADC(100)는 낮은 전력에서 동작할 수 있다.
복수의 채널들(111) 각각은 아날로그 신호를 타임 인터리빙에 기반하여 디지털 신호로 변환할 수 있다. 예를 들어, 제 1 시간 동안, 제 1 스테이지(110)의 제 1 채널(CH11)은 입력 신호(Vin)를 디지털 신호로 변환하고 그리고 잔여 신호(Residual Signal; 또는 잔여 전압, 에러 신호(Error Signal), 에러 전압)을 가산기(112)로 전송할 수 있다. 잔여 신호는 입력 신호(Vin)를 디지털 신호로 변환하고 남은 아날로그 신호 및 디지털 신호 사이의 차이에 대응하는 신호일 수 있다. 이후, 제 2 시간 동안, 제 1 스테이지(110)의 제 2 채널(CH12)은 입력 신호(Vin)를 디지털 신호로 변환하고, 그리고 잔여 신호를 가산기(112)로 전송할 수 있다. 이후, 제 3 시간 동안, 제 1 스테이지(110)의 제 3 채널(CH13)은 입력 신호(Vin)를 디지털 신호로 변환하고, 그리고 잔여 신호를 가산기(112)로 전송할 수 있다.
가산기(112)는 루프 필터(102)로부터 필터링된 신호, 그리고, 복수의 채널들(111)중 어느 하나로부터 수신된 잔여 신호에 대해 가산 연산(또는 감산 연산)을 수행할 수 있다. 이에 따라, 제 1 스테이지(110)에서 제 2 스테이지(120)로 전달되는 잔여 신호에 대해 노이즈 쉐이핑(Noise Shaping)이 수행될 수 있다. 예를 들어, 특정 주파수 대역에서의 잔여 신호의 양자화 노이즈가 감소될 수 있다. 가산기(112)는 연산 결과를 증폭기(101)로 전달할 수 있다.
증폭기(101)는 제 1 스테이지(110)로부터 전달되는 잔여 신호를 증폭하고, 그리고 제 2 스테이지(120)로 전달할 수 있다. 제 1 스테이지(110)와 유사한 방식으로, 제 2 스테이지(120)는 증폭기(101)로부터 출력되는 아날로그 신호를 타임 인터리빙에 기반하여 디지털 신호로 변환하고, 그리고 잔여 신호를 제 3 스테이지(미도시)로 전달할 수 있다. 예를 들어, 제 1 스테이지(110)는 최상위 비트(Most Significant Bit; MSB)에 대해 아날로그-디지털 변환을 수행할 수 있고, 제 2 스테이지(120)는 차상위 비트에 대해 아날로그-디지털 변환을 수행할 수 있다.
제 1 스테이지(110)와 유사한 방식으로, 제 n 스테이지(1n0)는 제 n-1 스테이지(미도시)로부터 채널 간 증폭기를 거쳐 전달되는 아날로그 신호를 타임 인터리빙에 기반하여 디지털 신호로 변환할 수 있다. 제 n 스테이지(1n0)는 잔여 신호를 루프 필터(102)로 전달할 수 있다.
루프 필터(102)는 제 n 스테이지(1n0)로부터 생성되는 잔여 신호를 필터링할 수 있다. 루프 필터(102)를 통과하면서, 제 n 스테이지(1n0)로부터 생성되는 잔여 신호의 제 1 주파수 대역 성분이 필터링(또는 감소)될 수 있다. 예를 들어, 루프 필터(102)는 잔여 신호의 원하는 주파수 대역의 양자화 노이즈를 감소시킬 수 있다. 루프 필터(102)는 필터링된 신호를 복수의 스테이지들(110~1n0)의 가산기들(예를 들어, 112)로 전달할 수 있다. 이에 따라, 특정 주파수 대역의 양자화 노이즈가 감소된 아날로그 신호가 복수의 스테이지들(110~1n0)로 피드백될 수 있다.
몇몇 실시 예들에 있어서, 루프 필터(102)는 저역통과 필터(Lowpass Filter)로서 구현될 수 있다. 이러한 실시 예들에서, 잔여 신호의 고주파 성분은 루프 필터(102)에 의해 필터링될 수 있다. 예를 들어, 잔여 신호의 고주파 양자화 잡음은 루프 필터(102)에 의해 감소될 수 있다. 필터링된 잔여 신호는 복수의 스테이지들(110~1n0)의 가산기들(예를 들어, 112)로 전달될 수 있다. 고주파 성분이 필터링된 잔여 신호가 복수의 스테이지들(110~1n0)로 피드백됨에 따라, 사용 대역(In-Band) 내 양자화 노이즈가 감소될 수 있다. 예를 들어, ADC(100)는 특정 주파수 대역의 양자화 노이즈를 감소시킬 수 있다. 결과적으로, ADC(100)는 대역통과(Bandpass) ADC로서 동작할 수 있다.
도 2는 본 개시의 몇몇 실시 예들에 따른 ADC(200)의 블록도이다. 도 2를 참조하면, ADC(200)는 제 1 스테이지(210), 제 2 스테이지(220), 및 증폭기들(201, 202)을 포함할 수 있다. ADC(200)는 두 개의 스테이지들(210, 220)을 포함하고 스테이지들(210, 220) 각각은 둘 이상의 채널들을 포함하는, 파이프라인 타임 인터리빙 ADC로서 구현될 수 있다. 이에 따라, 빠른 속도로 동작하면서도 높은 해상도를 갖고, 넓은 대역폭을 달성하고, 그리고 간단하게 구현될 수 있는 ADC가 제공될 수 있다. 몇몇 실시 예들에 있어서, 채널들(211, 212, 213, 221, 222) 각각은 하나 이상의 SAR ADC들을 포함할 수 있다. 이에 따라, ADC(200)는 저전력으로 동작할 수 있다.
몇몇 실시 예들에 있어서, 제 1 스테이지(210)는 홀수 개의 채널들을 포함할 수 있고 그리고 제 2 스테이지(220)는 짝수 개의 채널들을 포함할 수 있다. 예를 들어, 도시된 실시 예에서, 제 1 스테이지(210)는 세 개의 채널들(211, 212, 213)을 포함할 수 있고, 그리고 제 2 스테이지(220)는 두 개의 채널들(221, 222)을 포함할 수 있으나, 본 개시는 이에 한정되지 아니한다. 제 1 스테이지(210)가 홀수 개의 채널들을 포함함에 따라, 사용 대역 내 인터리빙 스퍼(Interleaving Spur)의 발생이 방지될 수 있다. 인터리빙 스퍼의 발생은 도 6a 및 도 6b를 참조하여 구체적으로 후술된다.
제 1 스테이지(210)는 세 개의 채널들(211, 212, 213)을 포함할 수 있다. 채널들(211, 212, 213)은 순차적으로 입력 신호(Vin)를 디지털 신호로 변환할 수 있다. 예를 들어, 입력 신호(Vin)는 채널(211)에 의해 샘플링되고 그리고 디지털 신호로 변환될 수 있고, 이후 채널(212)에 의해 샘플링되고 그리고 디지털 신호로 변환될 수 있고, 이후 채널(213)에 의해 샘플링되고 그리고 디지털 신호로 변환될 수 있고, 이후 다시 채널(211)에 의해 샘플링되고 그리고 디지털 신호로 변환될 수 있다.
예를 들어, 제 1 시구간 동안 (예를 들어, 제 1 시간(Φ1,a) 및 제 2 시간(Φ1,b) 사이), 입력 신호(Vin)가 채널(211)에 의해 샘플링될 수 있다. 제 2 시구간 동안(예를 들어, 제 2 시간(Φ1,b) 및 제 3 시간(Φ1,c) 사이), 채널(211)은 샘플링된 입력 신호(Vin)에 대해 아날로그-디지털 변환을 수행함으로써, 디지털 신호(D1,a)를 출력할 수 있다. 제 3 시구간 동안(예를 들어, 제 3 시간(Φ1,c) 및 제 4 시간 사이), 채널(211)은 잔여 신호(Vres1,a)를 잔여 신호(Vres1,in)으로서 증폭기(201)로 전달할 수 있고, 그리고 증폭기(201)는 잔여 신호(Vres1,in)를 증폭할 수 있다.
채널(211)에 의해 입력 신호(Vin)가 디지털 신호로 변환되는 동안(예를 들어, 제 2 시구간 동안), 입력 신호(Vin)가 채널(212)에 의해 샘플링될 수 있다. 이후, 제 3 시구간 동안, 채널(212)은 입력 신호(Vin)에 대해 아날로그-디지털 변환을 수행함으로써, 디지털 신호(D1,b)를 출력할 수 있다. 제 3 시구간을 뒤따르는 제 4 시구간 동안, 채널(212)은 잔여 신호(Vres1,b)를 잔여 신호(Vres1,in)으로서 증폭기(201)로 전달할 수 있고, 그리고 증폭기(201)는 잔여 신호(Vres1,in)를 증폭할 수 있다.
채널(212)에 의해 입력 신호(Vin)가 디지털 신호로 변환되는 동안(예를 들어, 제 3 시구간 동안), 입력 신호(Vin)가 채널(213)에 의해 샘플링될 수 있다. 이후, 제 4 시구간 동안, 채널(213)은 샘플링된 입력 신호(Vin)에 대해 아날로그-디지털 변환을 수행함으로써, 디지털 신호(D1,c)를 출력할 수 있다. 제 4 시구간을 뒤따르는 제 5 시구간 동안, 채널(213)은 잔여 신호(Vres1,c)를 잔여 신호(Vres1,in)으로서 증폭기(201)로 전달할 수 있고, 그리고 증폭기(201)는 잔여 신호(Vres1,in)를 증폭할 수 있다.
채널(213)에 의해 입력 신호(Vin)가 디지털 신호로 변환되는 동안(예를 들어, 제 4 시구간 동안), 입력 신호(Vin)는 샘플링될 수 있다. 이후, 제 5 시구간 동안, 채널(211)은 샘플링된 입력 신호(Vin)에 대해 아날로그-디지털 변환을 수행할 수 있다. 결과적으로, 제 1 스테이지(210)의 채널들(211, 212, 213)은 교번적으로 입력 신호(Vin)를 샘플링하고 그리고 디지털 신호로 변환할 수 있다.
증폭기(201)는 제 1 스테이지(210)로부터 생성된 잔여 신호(Vres1,in)를 수신하는 제 1 입력단 및 증폭기(202)의 출력단으로 연결된 제 2 입력단을 포함할 수 있다. 증폭기(201)는 잔여 신호(Vres1,in) 및 증폭기(202)의 출력 신호를 증폭할 수 있다. 증폭기(201)는 증폭된 신호를 입력 신호(Vin2)으로서 제 2 스테이지(220)로 제공할 수 있다.
증폭기(202)는 제 2 스테이지(220)로부터 잔여 신호(Vres2,in)를 수신하는 입력단 및 증폭기(201)의 제 2 입력단으로 연결된 출력단을 포함할 수 있다. 증폭기(202)는 잔여 신호(Vres2,in)의 크기를 '1/G' 배 증폭할 수 있다. 예를 들어, 증폭기(202)는 잔여 신호(Vres2,in)의 크기를 감소시키고, 그리고 감소된 신호를 증폭기(201)로 제공할 수 있다.
제 2 스테이지(220)는 채널들(221, 222)을 포함할 수 있다. 제 1 스테이지(210)와 유사한 방식으로, 채널들(221, 222)은 순차적으로 입력 신호(Vin2)를 디지털 신호로 변환할 수 있다.
예를 들어, 제 6 시구간 동안(예를 들어, 시간(Φ2,a) 및 시간(Φ2,b) 사이), 증폭기(201)로부터 출력되는 입력 신호(Vin2)가 샘플링될 수 있다. 제 6 시구간을 뒤따르는 제 7 시구간 동안, 채널(221)은 샘플링된 입력 신호(Vin2)에 대해 아날로그-디지털 변환을 수행함으로써, 디지털 신호(D2,a)를 출력할 수 있다. 채널(221)은 잔여 신호(Vres2,a)를 잔여 신호(Vres2,in)으로서 증폭기(202)로 전달할 수 있고, 그리고 증폭기(202)는 잔여 신호(Vres2,in)를 '1/G' 배 증폭하여 증폭기(201)로 전달할 수 있다.
채널(221)에 의해 입력 신호(Vin2)가 디지털 신호로 변환되는 동안(예를 들어, 제 7 시구간 동안), 입력 신호(Vin2)가 채널(222)에 의해 샘플링될 수 있다. 이후, 제 7 시구간을 뒤따르는 제 8 시구간 동안, 채널(222)은 샘플링된 입력 신호(Vin2)에 대해 아날로그-디지털 변환을 수행함으로써, 디지털 신호(D2,b)를 출력할 수 있다. 채널(222)은 잔여 신호(Vres2,b)를 잔여 신호(Vres2,in)으로서 증폭기(202)로 전달할 수 있고, 그리고 증폭기(202)는 잔여 신호(Vres2,in)를 '1/G' 배 증폭하여 증폭기(201)로 전달할 수 있다.
제 8 시구간 동안, 채널(221)은 입력 신호(Vin2)를 샘플링할 수 있고, 이후 제 8 시구간을 뒤따르는 제 9 시구간 동안, 샘플링된 입력 신호(Vin2)에 대해 아날로그-디지털 변환을 수행할 수 있다. 결과적으로, 제 2 스테이지(210)의 채널들(221, 222)은 교번적으로 입력 신호(Vin2)를 샘플링하고 그리고 디지털 신호로 변환할 수 있다.
제 2 스테이지(220)로부터 출력되는 잔여 신호(Vres2,in)는 증폭기(202) 및 증폭기(201)를 거쳐 다시 제 2 스테이지(220)로 피드백될 수 있다. 이에 따라, 노이즈 쉐이핑이 수행될 수 있다. 예를 들어, ADC(200)의 사용 대역 내 입력 신호(Vin2)의 양자화 노이즈가 감소될 수 있다. 이에 따라, ADC(200)는 대역통과 ADC로서 동작할 수 있다.
도 3은 본 개시의 몇몇 실시 예들에 따라, 도 2의 ADC(200)의 동작을 나타내는 타이밍도이다. 도 2 및 도 3을 참조하여, ADC(200)의 동작이 구체적으로 설명될 것이다.
제 1 스테이지(210)의 채널들(211, 212, 213)은 아날로그 신호인 입력 신호(Vin)를 타임 인터리빙에 기반하여 순차적으로 샘플링함으로써, 샘플링 신호를 생성할 수 있다(도시된 실시 예에서, 'S/H1'에 대응). 예를 들어, 제 1 스테이지의 채널들(211, 212, 213)은 입력 신호(Vin)에 대해 순차적으로 샘플 앤 홀드 동작을 수행할 수 있다.
제 1 스테이지(210)의 채널들(211, 212, 213)은 미리 설정된 샘플링 주기에 기반하여, 순차적으로 입력 신호(Vin)에 대한 샘플링을 수행할 수 있다. 도시된 실시 예에서, 샘플링 주기들은 n-3 번째 주기, n-2 번째 주기, n-1 번째 주기, n 번째 주기, n+1 번째 주기, n+2 번째 주기 등과 같이, 시간의 흐름에 따라 구분되어 지칭될 수 있다.
제 1 스테이지(210)의 채널들(211, 212, 213)은 생성된 샘플링 신호에 기반하여 디지털 변환을 수행할 수 있다(도시된 실시 예에서, 'Convs'에 대응). 예를 들어, 제 1 스테이지(210)의 채널들(211, 212, 213)은 최상위 비트(MSB)에 대한 디지털 변환을 수행할 수 있다. 제 1 스테이지(210)의 채널들(211, 212, 213)은 최상위 비트에 대응하는 디지털 신호들(D1,a, D1,b, D1,c) 및 잔여 신호들(Vres1,a, Vres1,b, Vres1,c)을 각각 출력할 수 있다.
잔여 신호들(Vres1,a, Vres1,b, Vres1,c)은 교번적으로 증폭될 수 있다(도시된 실시 예에서, 'Amp'에 대응). 예를 들어, 잔여 신호들(Vres1,a, Vres1,b, Vres1,c)은 미리 설정된 주기에 따라 스테이지 간 증폭기(201)에 의해 교번적으로 증폭될 수 있다. 몇몇 실시 예들에 있어서, 미리 설정된 주기는 상술된 샘플링 주기에 대응할 수 있다.
도시된 실시 예에서, 제 1 스테이지의 n-3 번째 주기에서, 제 1 스테이지(210)의 채널(211)은 입력 신호(Vin)에 대한 샘플링을 수행할 수 있다('S/H1(#n-3)'). 채널(211)에 의해 디지털 변환이 수행되는 동안('Convs'), n-2번째 주기에서, 채널(212)은 입력 신호(Vin)에 대한 샘플링을 수행할 수 있다('S/H1(#n-2)'). 채널(211)에 의해 생성된 잔여 신호(Vres1,a)가 증폭되는 동안('Amp'), 채널(212)은 디지털 변환을 수행할 수 있고('Convs'), 그리고 채널(213)은, n-1 번째 주기에서, 입력 신호(Vin)에 대한 샘플링을 수행할 수 있다('S/H1(#n-1)'). 유사한 방식으로, 채널(211)은 n번째 주기에서 다시 입력 신호(Vin)에 대한 샘플링을 수행할 수 있다. 다시 말해서, 채널들(211, 212, 213)은 교번적으로 입력 신호(Vin)를 샘플링하고, 샘플링된 아날로그 신호에 기반하여 디지털 변환을 수행하고, 그리고 잔여 신호를 증폭할 수 있다.
제 1 스테이지(210)로부터 생성되는 잔여 신호(Vres1,a/Vres1,b/Vres1,c)는 제 2 스테이지(220)로 전달될 수 있다. 예를 들어, 제 1 스테이지(210)의 채널(211)은 샘플링된 신호에 기반하여 디지털 변환을 수행한 후, 제 2 스테이지(210)로 잔여 신호(Vres1,a)를 전달할 수 있다.
제 2 스테이지(220)의 채널들(221,222)은 아날로그 신호인 제 1 스테이지(210)로부터 출력되는 잔여 신호(Vres1,a/Vres1,b/Vres1,c)를 타임 인터리빙에 기반하여 순차적으로 샘플링함으로써, 샘플링 신호를 생성할 수 있다('S/H2'). 예를 들어, 제 1 스테이지의 채널들(211, 212, 213)은 입력 신호(Vin)에 대해 순차적으로 샘플 앤 홀드 동작을 수행할 수 있다.
제 2 스테이지(220)의 채널들(221,222)은 미리 설정된 샘플링 주기에 기반하여, 순차적으로 제 1 스테이지(210)로부터 출력되는 잔여 신호('Vres1', 예를 들어, Vres1,a, Vres1,b, 또는 Vres1,c)에 대한 샘플링을 수행할 수 있다(도시된 실시 예에서, 'S/H2'에 대응). 도시된 실시 예에서, 샘플링 주기들은 n-3 번째 주기, n-2 번째 주기, n-1 번째 주기, n 번째 주기, n+1 번째 주기, n+2 번째 주기 등과 같이, 시간의 흐름에 따라 구분되어 지칭될 수 있다.
몇몇 실시 예들에 있어서, 제 1 스테이지(210)에 의한 증폭 동작('Amp') 및 제 2 스테이지(220)에 의한 샘플링 동작('S/H2')은 동기화될 수 있다. 예를 들어, 제 1 스테이지(210)로부터 출력되는 잔여 신호('Vres1')의 증폭 동작 및 증폭된 잔여 신호('Vres1')에 대한 샘플링 동작은 실질적으로 동시에 수행될 수 있다. 도시된 실시 예에서, 제 1 스테이지로부터 제 2 스테이지로 향하는 화살표('STG Vres1')는 잔여 신호('Vres1') 가 스테이지 간 증폭기(201)에 의해 증폭되고, 제 2 스테이지(220)의 채널들(221, 222) 중 어느 하나로 전달되고, 그리고 샘플링되는 것을 나타낼 수 있다. 제 1 스테이지(210)의 채널들(211, 212, 213)은 증폭된 잔여 신호('Vres1')를 제 2 스테이지(220)의 채널들(221, 222) 중 어느 하나로 미리 설정된 주기(예를 들어, 샘플링 주기)에 따라 교번하여 전달할 수 있다.
제 2 스테이지(220)의 채널들(221,222)은 생성된 샘플링 신호에 기반하여 디지털 변환을 수행할 수 있다(도시된 실시 예에서, 'Convs'에 대응). 예를 들어, 제 2 스테이지(220)의 채널들(221,222)은 최하위 비트(Least Significant Bit; LSB)에 대한 디지털 변환을 수행할 수 있다. 제 2 스테이지(220)의 채널들(221,222)은 최하위 비트에 대응하는 디지털 신호들(D2,a, D2,b) 및 잔여 신호들(Vres2,a, Vres2,b)을 각각 출력할 수 있다. 제 1 스테이지(210)의 채널들(211, 212, 213)과 달리, 제 2 스테이지(220)의 채널들(221, 222)은 증폭 동작(예를 들어, 'Amp'에 대응하는 동작)을 수행하지 않을 수 있다.
도시된 실시 예에서, 제 2 스테이지의 n-3 번째 주기에서, 제 2 스테이지(220)의 채널(221)은 제 1 스테이지(210)의 채널(211)로부터 출력된 잔여 신호(Vres1,a)에 대한 샘플링을 수행할 수 있다('S/H2(#n-3)'). 채널(221)에 의해 디지털 변환이 수행되는 동안('Convs'), n-2번째 주기에서, 채널(222)은 제 1 스테이지(210)의 채널(212)로부터 출력된 잔여 신호(Vres1,b)에 대한 샘플링을 수행할 수 있다('S/H2(#n-2)'). 채널(221)은 디지털 변환을 수행한 후에, 잔여 신호(Vres2,a)를 다시 채널(221)로 제공할 수 있다. 예를 들어, 잔여 신호(Vres2,a)는 증폭기(201)를 거쳐 다시 채널(221)로 제공될 수 있다. 채널(222)에 의해 디지털 변환이 수행되는 동안('Convs'), n-1번째 주기에서, 채널(221)은 제 1 스테이지(210)의 채널(213)로부터 출력된 잔여 신호(Vres1,c) 및 채널(221)로부터 생성된 잔여 신호(Vres2,a)에 기반하여 샘플링을 수행할 수 있다('S/H2(#n-1)').
몇몇 실시 예들에 있어서, 제 2 스테이지(220)의 채널(221)로부터 출력된 잔여 신호(Vres2,a)는 일정 주기 동안 지연되고 그리고 다시 채널(221)로 제공될 수 있다. 예를 들어, n-1 번째 주기에서, 잔여 신호(Vres2,a)는 채널(221)의 샘플링 앤 홀드 동작에 반영될 수 있다(S/H2(#n-1)). 이후, 두 개의 샘플링 주기들 이후인 n+1번째 주기에서, 잔여 신호(Vres2,a)는 다시 채널(221)의 샘플링 앤 홀드 동작에 반영될 수 있다(S/H2(#n+1)). 이에 따라 채널(221)에 의해 수행되는 LSB 변환에 기인한 에러가 다시 채널(221)로 피드백되고, 그리고 ADC(200)의 중간 주파수(Intermediate Frequency) IF는 샘플링 레이트(Sampling Rate) Fs에 대해, 수학식 1을 만족할 수 있다.
Figure 112021059622168-pat00001
다시 말해서, 중간 주파수 IF는 샘플링 레이트 Fs의 1/4배일 수 있다. 결과적으로, ADC(200)는 대역통과 노이즈 쉐이핑 ADC로서 구현될 수 있다.
도 4는 본 개시의 몇몇 실시 예들에 따른 ADC(200)의 블록도이다. 도 2 내지 도 4를 참조하면, ADC(200)는 비교기(203), 증폭기(204), 가산기들(205, 214), 감산기(215), 및 블록(206)을 더 포함할 수 있다. 설명의 편의를 위해, ADC(200)의 몇몇 구성 요소들(예를 들어, SAR ADC, 또는 채널들(211~213, 221, 222) 등)에 포함된, 샘플링 동작을 수행하는 몇몇 구성 요소들 및 아날로그-디지털 변환을 수행하는 몇몇 구성 요소들의 도시가 생략되었다.
몇몇 실시 예들에 있어서, 가산기(214) 및 감산기(215)는 제 1 스테이지(210)에 포함될 수 있다. 예를 들어, 제 1 스테이지(210)의 채널들(211~213) 각각은 가산기(214)에 대응하는 가산기 및 감산기(215)에 대응하는 감산기를 포함할 수 있다. 다른 예를 들어, 제 1 스테이지(210)의 채널들(211~213)은 가산기(214) 및 감산기(215)를 순차적으로(또는 교번적으로) 공유할 수도 있다.
입력 신호(Vin(z))는 제 1 스테이지(210)에 의해 디지털 신호(D1(z))로 변환될 수 있다. 예를 들어, 입력 신호(Vin(z))는 도 2의 입력 신호(Vin)에 대응할 수 있다. 가산기(214)는 입력 신호(Vin(z)) 및 제 1 스테이지(210)에 의해 생성되는 양자화 노이즈(Quantization Noise; Q1(z))의 합을 연산할 수 있다. 양자화 노이즈(Q1(z))는 제 1 스테이지(210)에 의해 수행되는 아날로그-디지털 변환으로부터 생성될 수 있다. 가산기(214)는 연산된 합을 디지털 신호(D1(z))로서 출력할 수 있다. 디지털 신호(D1(z))는 디지털 신호들(D1,a~D1,c)) 중 어느 하나일 수 있다. 예를 들어, 채널(211)에 의해 아날로그-디지털 변환이 수행될 때, 가산기(214)는 채널(211)로 인가된 입력 신호(Vin) 및 채널(211)에 의해 생성된 양자화 노이즈의 합을 연산하고, 그리고 연산된 합을 디지털 신호(D1,a)로서 출력할 수 있다.
감산기(215)는 입력 신호(Vin(z)) 및 가산기(214)의 연산 결과의 차를 연산할 수 있다. 감산기(215)의 연산 결과는 잔여 신호(Vres1(z))으로서 증폭기(201)로 제공될 수 있다. 잔여 신호(Vres1(z))는 잔여 신호들(Vres1,a~Vres1,c) 중 어느 하나일 수 있다. 예를 들어, 채널(211)에 의해 아날로그-디지털 변환이 수행될 때, 감산기(215)는 채널(211)로 인가된 입력 신호(Vin) 및 디지털 신호(D1,a)의 차를 연산하고, 그리고 연산된 차를 잔여 신호(Vres1,a)로서 증폭기(201)로 전달할 수 있다.
증폭기(201)는 감산기(201a) 및 증폭기들(201b, 201c)을 포함할 수 있다. 증폭기(201)는 두 개의 입력단들을 포함할 수 있다('2-Input AMP'). 증폭기(201)는 제 1 스테이지(210)로부터 출력되는 잔여 신호(Vres1(z)) 및 제 2 스테이지(220)로부터 출력되는, 2 번 지연된 잔여 신호(Vres2(z))를 실질적으로 동시에 증폭할 수 있다.
예를 들어, 증폭기(201)는 제 1 스테이지(210)로부터 잔여 신호(Vres1(z))를 수신하는 제 1 입력단 및 제 2 스테이지(220)로부터 블록(206)을 거쳐 잔여 신호(Vres2(z))를 수신하는 제 2 입력단을 포함할 수 있다. 블록(206)을 거침으로써, 제 2 스테이지(220)로부터 출력되는 잔여 신호(Vres2(z))는 두 번(예를 들어, 두 샘플링 주기들만큼) 지연되고 그리고 증폭기(201)로 입력될 수 있다('z-2'). 잔여 신호(Vres2(z))는 잔여 신호들(Vres2,a, Vres2,b) 중 어느 하나일 수 있다. 지연된 잔여 신호(Vres2(z))는 증폭기(201c)에 의해 '1/G' 배로 증폭될 수 있다. 이에 따라, 지연된 잔여 신호(Vres2(z))의 크기가 감소될 수 있다.
증폭기(201c)는 도 2의 증폭기(202)에 대응할 수 있다. 예를 들어, 제 2 스테이지(220)의 채널(221)에 의해 생성된 잔여 신호(Vres2,a)는 두 샘플링 주기만큼 지연된 후(예를 들어, 블록(206)을 거침으로써), 증폭기(201c)에 의해 '1/G'배로 증폭될 수 있다. 도 4에 도시된 실시 예와 달리, 도 2의 증폭기(202)와 유사하게, 증폭기(201c)는 스테이지 간 증폭기(201)에 포함되지 않을 수 있다.
증폭기(201)의 감산기(201a)는 제 1 스테이지(210)로부터 출력되는 잔여 신호(Vres1(z)) 및 증폭기(201c)의 출력 신호의 차를 연산할 수 있다. 증폭기(201b)는 감산기(201a)의 연산 결과를 증폭할 수 있다. 예를 들어, 증폭기(201b)는 감산기의 연산 결과를 'G'배 증폭할 수 있다. 증폭기(201b)는 비교기(203)로 증폭된 신호를 전달할 수 있다.
몇몇 실시 예들에 있어서, 증폭기(201)는 OTA(Operational Transconductance Amplifier)로서 구현될 수 있다. 증폭기(201)를 통해, 높은 Q-팩터의 공진기(Resonator)가 파이프라인 구조를 갖는 ADC(200)에 구현될 수 있다. 다시 말해서, 하나의 OTA(예를 들어, 증폭기(201))만이 ADC(200)에 포함됨으로써, 높은 Q-팩터를 갖는 공진기가 대역통과 ADC(200)에 구현되는 것이 가능할 수 있다. 이에 따라, ADC(200)의 면적이 감소하고, ADC(200)의 구현 난이도가 하락하고, 그리고 ADC(200)의 전력 효율이 개선될 수 있다.
비교기(203)는 가산기들(203a, 203b), 증폭기(203c), 및 감산기(203d)를 포함할 수 있다. 비교기(203)는 두 개의 입력단들을 포함할 수 있다('2-Input CMP'). 예를 들어, 비교기(203)는 증폭기(201)의 증폭기(201b)로부터 증폭된 신호를 수신하는 제 1 입력단 및 블록(206)으로부터 두 번 지연된 잔여 신호(Vres2(z))를 수신하는 제 2 입력단을 포함할 수 있다.
몇몇 실시 예들에 있어서, 비교기(203)는 제 2 스테이지(220)에 포함될 수 있다. 예를 들어, 제 2 스테이지(220)의 채널들(221, 222) 각각은 비교기(203)를 포함할 수 있다. 다른 예를 들어, 제 2 스테이지(220)의 채널들(221, 222)은 비교기(203)를 순차적으로(또는 교번적으로) 공유할 수도 있다.
블록(206)을 거쳐 두 번 지연된 잔여 신호(Vres2(z))는 소정의 비율로 감쇄되고, 그리고 제 2 스테이지(220)의 아날로그-디지털 변환(또는 제 2 스테이지(220)에 의해 생성되는 디지털 신호(D2(z))에 반영될 수 있다. 예를 들어, 블록(206)을 거쳐 두 번 지연된 잔여 신호(Vres2(z))는 증폭기(203c)에 의해 '3/4'배 증폭되고, 그리고 가산기(203a)로 전달될 수 있다. 가산기(203a)는 증폭기(203c)의 출력 신호 및 증폭기(201b)의 출력 신호의 합을 연산할 수 있다. 가산기(203b)는 가산기(203a)의 연산 결과 및 제 2 스테이지(220)에 의해 생성되는 양자화 노이즈(Q2(z))의 합을 연산할 수 있다. 양자화 노이즈(Q2(z))는 제 2 스테이지(220)에 의해 수행되는 아날로그-디지털 변환으로부터 생성될 수 있다. 가산기(203b)의 연산 결과는 디지털 신호(D2(z))로서 증폭기(204)로 전달될 수 있다. 디지털 신호(D2(z))는 제 2 스테이지에 의해 수행되는 아날로그-디지털 변환의 결과일 수 있다.
디지털 신호(D2(z))는 디지털 신호들(D2,a, D2,b) 중 어느 하나일 수 있다. 예를 들어, 채널(221)에 의해 아날로그-디지털 변환이 수행될 때, 가산기(203b)는 가산기(201a)의 연산 결과 및 채널(221)에 의해 생성된 양자화 노이즈의 합을 연산하고, 그리고 연산된 합을 디지털 신호(D2,a)로서 출력할 수 있다.
가산기(203b)의 연산 결과는 또한, 감산기(203d)로도 전달될 수 있다. 감산기(203d)는 증폭기(201)로부터 출력되는 신호 및 가산기(203b)의 연산 결과의 차를 연산할 수 있다. 가산기(203d)는 연산 결과를 제 2 스테이지(220)의 잔여 신호(Vres2(z))으로서 블록(206)로 전달할 수 있다.
증폭기(204)는 디지털 신호(D2(z))를 '1/G' 배 증폭할 수 있다. 증폭기(204)는 증폭된 신호를 가산기(205)로 전달할 수 있다. 가산기(205)는 제 1 스테이지(210)로부터 생성된 디지털 신호(D1(z)) 및 '1/G' 배 증폭된 제 2 스테이지(220)로부터 생성된 디지털 신호(D2(z))의 합을 연산할 수 있다. 가산기(205)는 연산 결과를 출력 디지털 신호(Dout(z))로서 출력할 수 있다. 출력 디지털 신호(Dout(z))는 ADC(200)에 의해 수행되는 입력 신호(Vin(z))에 대한 아날로그-디지털 변환의 결과일 수 있다.
도 5는 본 개시의 몇몇 실시 예들에 따른 ADC(200)에 대응하는 노이즈 전달 함수(NTF(z))를 도시한다. 도 1 내지 도 5를 참조하면, 노이즈 전달 함수(NTF(z))는 두 개의 극점들 및 두 개의 영점들을 가질 수 있다.
도 4에 도시된 실시 예에서, 제 2 스테이지(220)의 잔여 신호(Vres2(z))는 블록(206)을 거쳐 다시 증폭기(201)로 입력될 수 있다. 이에 따라, 아날로그-디지털 변환의 에러가 피드백됨으로써, ADC(200)는 에러 피드백(Error-Feedback) 구조의 노이즈 쉐이핑 ADC로서 구현될 수 있다. 에러 피드백에 의한 노이즈 전달 함수 NTFEF(z)는 수학식 2를 만족할 수 있다.
Figure 112021059622168-pat00002
수학식 2를 참조하면, 노이즈 전달 함수 NTFEF(z)는 두 개의 영점들을 가질 수 있다. 이에 따라, ADC(200)의 중간 주파수 IF는 수학식 1을 만족할 수 있다(즉, 중간 주파수 IF는 샘플링 레이트 Fs의 1/4배일 수 있다).
도 4에 도시된 실시 예에서, 제 2 스테이지(220)의 잔여 신호(Vres2(z))는 블록(206)에 의해 두 번 지연되고, 증폭기(203c)에 의해 '3/4' 배 증폭되고, 그리고 다시 가산기(203a)로 입력될 수 있다. 이에 따라, 잔여 신호(Vres2(z))는 피드-포워드(Feed-Forward) 경로를 거쳐 다시 비교기(203)로 입력될 수 있다. 피드-포워드에 의한 노이즈 전달 함수 NTFFF(z)는 수학식 3을 만족할 수 있다.
Figure 112021059622168-pat00003
수학식 3을 참조하면, 노이즈 전달 함수 NTFFF(z)는 두 개의 극점들을 가질 수 있다. 이에 따라, ADC(200)의 사용 대역 내 양자화 노이즈가 효과적으로 감소할 수 있다.
수학식 2 및 수학식 3을 참조하면, ADC(200)의 노이즈 전달 함수(NTF(z))는 수학식 4를 만족할 수 있다.
Figure 112021059622168-pat00004
수학식 4를 참조하면, ADC(200)의 중간 주파수 IF는 샘플링 레이트 Fs의 1/4배일 수 있고, 그리고 ADC(200)의 사용 대역 내 양자화 노이즈가 효과적으로 감소될 수 있다. 이에 따라, ADC(200)는 대역통과 NS ADC로서 구현될 수 있고, 그리고 ADC(200)의 성능이 개선될 수 있다.
도 6a 및 도 6b는 본 개시의 몇몇 실시 예들에 따라, 타임 인터리빙 대역통과 ADC의 채널 간 부정합에 의해 발생하는 인터리빙 스퍼들(interleaving spurs)을 도시한다. 좀 더 구체적으로, 중심 주파수 IF가 샘플링 레이트 Fs의 1/4배인 타임 인터리빙 대역통과 ADC에 있어서, 도 6a는 짝수 개의 채널들을 포함하는 타임 인터리빙 대역통과 ADC의 입력 신호('Signal') 및 인터리빙 스퍼들의 전력 스펙트럼 밀도(Power Spectrum Density; PSD)를 도시한다. 도 6b는 홀수 개의 채널들을 포함하는 대역통과 ADC의 입력 신호 및 인터리빙 스퍼들의 전력 스펙트럼 밀도(Power Spectrum Density; PSD)를 도시한다.
하나의 타임 인터리빙 ADC에 포함되는 복수의 채널들의 성능은 완벽하게 동일하지 않을 수 있다. 이러한 경우, 채널들 사이의 부정합에 기인하여 인터리빙 스퍼들이 발생할 수 있다. 예를 들어, 채널들 사이의 오프셋 차이에 기인한 오프셋 부정합, 이득 차이에 기인한 이득 부정합, 시간 스큐에 기인한 타이밍 부정합, 및 채널들 사이의 대역폭 차이에 기인한 대역폭 부정합 등으로 인해, 인터리빙 스퍼들이 발생할 수 있다. 인터리빙 스퍼들로 인해, 타임 인터리빙 ADC의 해상도가 열화될 수 있다.
도 6a를 참조하면, 짝수 개의 채널들을 포함하는 타임 인터리빙 대역통과 ADC의 인터리빙 스퍼들은 사용 대역 내에 존재할 수 있다. 이로 인해, 타임 인터리빙 대역통과 ADC의 해상도가 열화될 수 있다. 반면에, 도 6b를 참조하면, 홀수 개의 채널들을 포함하는 타임 인터리빙 대역통과 ADC의 인터리빙 스퍼들은 사용 대역 밖에 존재할 수 있다. 예를 들어, 중심 주파수 IF의 주변으로 좁은 대역폭(Narrow Bandwidth)를 갖는 ADC에 있어서, 인터리빙 스퍼들은 사용 대역 내에 형성되지 않을 수 있다.
몇몇 실시 예들에 있어서, ADC(200)는 홀수 개의 채널들을 포함하는 제 1 스테이지 및 짝수 개의 채널들을 포함하는 제 2 스테이지를 포함할 수 있다. 예를 들어, 도 2에 도시된 실시 예에서, 제 1 스테이지(210)는 세 개의 채널들(211, 212, 213)을 포함할 수 있다. 따라서, 별도의 복잡한 보정(calibration) 없이, 제 1 스테이지(210)의 인터리빙 스퍼들은 사용 대역 내에 형성되지 않을 수 있다. 결과적으로, 빠른 샘플링 레이트 및 단순한 구조를 가지면서도 정확도가 개선된 타임 인터리빙 대역통과 ADC(200)가 제공될 수 있다.
제 2 스테이지(220)는 두 개의 채널들(221, 222)을 포함하므로, 사용 대역 내에 인터리빙 스퍼들이 발생할 수 있다. 그러나, 제 1 스테이지(210)에 의해 상위 비트의 아날로그-디지털 변환이 수행된 후 남은 잔여 신호(Vres1,a/Vres1,b/Vres1,c)에 기반하여 제 2 스테이지(220)의 양자화가 수행되므로, 제 2 스테이지(220)의 인터리빙 스퍼들의 크기는 상대적으로 매우 작을 수 있다. 따라서, 제 2 스테이지(220)의 인터리빙 스퍼들은 ADC(200)의 해상도에 영향을 주지 않을 수 있다.
도 7a 및 도 7b는 본 개시의 몇몇 실시 예들에 따라, 타임 인터리빙 노이즈 쉐이핑 ADC의 사용 대역 내(In-band)에서 발생하는 인터리빙 스퍼 및 양자화 노이즈를 도시한다. 좀 더 구체적으로, 도 7a는 타임 인터리빙 저역통과(Lowpass) 노이즈 쉐이핑 ADC의 입력 신호('Signal'), 인터리빙 스퍼들, 및 양자화 노이즈의 전력 스펙트럼 밀도(Power Spectrum Density; PSD)를 도시한다. 도 7b는 도 2의 타임 인터리빙 대역통과 노이즈 쉐이핑 ADC(200)의 ADC의 입력 신호, 인터리빙 스퍼들, 및 양자화 노이즈의 전력 스펙트럼 밀도(Power Spectrum Density; PSD)를 도시한다.
도 7a에 도시된 실시 예에서, ADC의 사용 대역은 상대적으로 낮은 주파수 대역에 위치할 수 있다. ADC의 양자화 노이즈는 저주파 대역에서 낮고, 그리고 주파수가 상승할수록 커질 수 있다. 그리고 중간 주파수 IF는 샘플링 레이트 Fs의 1/4배인 지점보다 낮을 수 있다. 도 7a의 ADC로부터 발생하는 인터리빙 스퍼들은 중간 주파수 대역 주변에 위치할 수 있고, 결과적으로 중간 주파수 IF가 샘플링 레이트 Fs의 1/4배를 만족하는 대역통과 특성이 구현되기 어려울 수 있다.
반면에, 도 7b에 도시된 실시 예에서, ADC(200)의 사용 대역 내에는 인터리빙 스퍼들이 존재하지 않을 수 있다. 사용 대역 내 양자화 노이즈에 대해 노이즈 쉐이핑이 수행될 수 있고, 이에 따라 사용 대역 내 양자화 노이즈가 감소될 수 있다. ADC(200)는 대역 통과 특성을 가질 수 있다.
도 8은 본 개시의 몇몇 실시 예들에 따른 전자 장치(300)의 블록도이다. 도 8을 참조하면, 전자 장치(300)는 프로세서(310), RAM(Random Access Memory; 320), 저장 장치(330), 및 통신 장치(340)를 포함할 수 있다. 몇몇 실시 예들에 있어서, 전자 장치(300)는 스마트폰이나 태블릿 PC 등과 같은 모바일 장치를 포함할 수 있다.
프로세서(310)는 전자 장치(300)의 중앙 처리 장치로서의 기능을 수행할 수 있다. 예를 들어, 프로세서(310)는 메모리(320)로 로드된 소프트웨어, 펌웨어, 프로그램 코드들, 또는 명령어들을 실행함으로써, 전자 장치(300)의 동작을 제어할 수 있다.
메모리(320)는 프로세서(310)에 의하여 처리되거나 처리될 예정인 데이터 및 프로그램 코드들을 저장할 수 있다. 예를 들어, 메모리(320)는 사용자 또는 외부 장치로부터 제공된 데이터 및 프로그램 코드들을 저장할 수 있다. 프로세서(310)에 의해 전자 장치(300)를 제어하기 위한 소프트웨어, 펌웨어, 프로그램 코드들, 또는 명령어들은 메모리(320)로 로드될 수 있다. 프로세서(310)의 제어 하에, 저장 장치(330)에 저장된 데이터는 메모리(320)로 로드될 수 있다. 메모리(320)는 전자 장치(300)의 주 기억 장치일 수 있다. 메모리(320)는 DRAM(Dynamic Random Access Memory) 또는 SRAM(Static RAM) 등을 포함할 수 있다.
저장 장치(330)는 프로세서(310)에 의해 장기적인 저장을 목적으로 생성되는 데이터, 프로세서(310)에 의해 구동되기 위한 파일, 또는 프로세서(310)에 의해 실행될 수 있는 다양한 코드들을 저장할 수 있다. 저장 장치(330)는 전자 장치(300)의 보조 기억 장치로서의 기능을 수행할 수 있다. 저장 장치(330)는 플래시 메모리 등을 포함할 수 있다. 도시된 바와 달리, 저장 장치(330)는 전자 장치(300)의 외부 장치로서 구현될 수도 있다.
통신 장치(340)는 전자 장치(300)의 외부 장치와 통신할 수 있다. 예를 들어, 프로세서(310)의 제어 하에, 통신 장치(340)는 다양한 유선 또는 무선 프로토콜들에 기반하여, 외부 장치로 데이터를 전송하고, 그리고 외부 장치로부터 데이터를 수신할 수 있다.
몇몇 실시 예들에 있어서, 통신 장치(340)는 외부로부터 무선 주파수(Radio Frequency; RF) 신호를 수신하기 위해, ADC(200)를 포함하는 리시버(receiver)를 포함할 수 있다. 예를 들어, 리시버는 5G(5th Generation) 통신 또는 6G(6th Generation) 통신에 사용될 수 있다. 이러한 실시 예들에 있어서, ADC(200)는 높은 해상도를 가지면서, 저전력으로 동작할 수 있고, 리시버 내에서 적은 면적을 차지할 수 있다. ADC(200)는 제 1 스테이지(210)가 홀수 개의 채널들을 포함하는 타임 인터리빙 파이프라인 노이즈 쉐이핑 SAR ADC로서 구현될 수 있으므로, ADC(200)는 고속으로 동작하면서도 높은 해상도를 유지할 수 있다.
또한, 이러한 실시 예들에 있어서, ADC(200)는 대역통과 특성을 가질 수 있다. 이에 따라, 원하는 대역폭의 디지털 변환만을 수행하여 리소스의 낭비를 방지할 수 있으며, 저주파 대역에 그 사용이 한정되지 않을 수 있다. 예를 들어, ADC(200)를 포함하는 리시버는, 저역통과 ADC를 포함하는 리시버에 비해, 상대적으로 높은 주파수 대역의 신호들을 처리할 수 있다.
도 9는 본 개시의 몇몇 실시 예들에 따른 ADC(200)의 동작 방법을 나타내는 순서도이다. 도 2 및 도 9를 참조하면, ADC(200)는 S100 내지 S300 단계들을 수행할 수 있다.
S100 단계에서, ADC(200)의 제 1 스테이지(210)는 제 1 아날로그 신호로부터 제 1 디지털 신호 및 제 1 잔여 신호를 타임 인터리빙에 기반하여 생성할 수 있다. 예를 들어, 제 1 스테이지(210)의 채널들(211~213)는 타임 인터리빙에 기반하여 순차적으로 제 1 아날로그 신호를 샘플링함으로써, 제 1 샘플링 신호를 생성할 수 있다. 채널들(211~213)은 순차적으로, 제 1 샘플링 신호에 기반하여 아날로그-디지털 변환을 수행함으로써 제 1 아날로그 신호에 대응하는 제 1 디지털 신호 및 제 1 잔여 신호를 생성할 수 있다. 예를 들어, 제 1 디지털 신호는 제 1 아날로그 신호에 대응하는 최상위 비트(MSB)에 대응할 수 있다. 제 1 잔여 신호는 제 1 아날로그 신호 및 제 1 디지털 신호의 차에 대응할 수 있다.
S200 단계에서, ADC(200)의 스테이지 간 증폭기(201)는 제 1 잔여 신호를 증폭할 수 있다. 예를 들어, 스테이지 간 증폭기(201)는 제 1 잔여 신호 및, 제 1 아날로그 신호보다 두 주기 이전에 입력된 제 2 아날로그 신호에 응답하여 제 2 스테이지(220)에 의해 생성된 제 2 잔여 신호를 수신할 수 있다. 스테이지 간 증폭기(201)는 제 2 아날로그 신호에 응답하여 제 2 스테이지(220)에 의해 생성된 제 2 잔여 신호에 기반하여, 제 1 잔여 신호를 증폭할 수 있다. 스테이지 간 증폭기(201)는 증폭된 제 1 잔여 신호를 제 2 스테이지(220)로 전달할 수 있다.
S300 단계에서, ADC(200)의 제 2 스테이지(220)는 증폭된 제 1 잔여 신호로부터 제 2 디지털 신호 및 제 2 잔여 신호를 타임 인터리빙에 기반하여 생성할 수 있다. 예를 들어, 제 2 스테이지(220)의 채널들(221, 222)은 타임 인터리빙에 기반하여 순차적으로 증폭된 제 1 잔여 신호를 샘플링함으로써, 제 2 샘플링 신호를 생성할 수 있다. 채널들(221, 222)은 순차적으로, 제 2 샘플링 신호에 기반하여 아날로그-디지털 변환을 수행함으로써 제 1 아날로그 신호에 대응하는 제 2 디지털 신호 및 제 2 잔여 신호를 생성할 수 있다. 예를 들어, 제 2 디지털 신호는 제 1 아날로그 신호에 대응하는 최하위 비트(LSB)에 대응할 수 있다. 제 2 잔여 신호는 증폭된 제 1 잔여 신 및 제 2 디지털 신호의 차에 대응할 수 있다.
상술된 내용은 본 개시를 실시하기 위한 구체적인 실시 예들이다. 본 개시는 상술된 실시 예들뿐만 아니라, 단순하게 설계 변경되거나 용이하게 변경할 수 있는 실시 예들 또한 포함할 것이다. 또한, 본 개시는 실시 예들을 이용하여 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다. 따라서, 본 개시의 범위는 상술된 실시 예들에 국한되어 정해져서는 안 되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 것이다.
100, 200: ADC (Analog-Digital Converter)
300: 전자 장치

Claims (20)

  1. 복수의 채널들을 포함하고, 제 1 아날로그 신호를 타임 인터리빙에 기반하여 순차적으로 샘플링함으로써 제 1 샘플링 신호를 생성하고, 상기 제 1 샘플링 신호에 기반하여 아날로그-디지털 변환을 수행함으로써 상기 제 1 아날로그 신호에 대응하는 제 1 디지털 신호 및 제 1 잔여 신호를 생성하는 제 1 스테이지;
    상기 제 1 잔여 신호를 증폭하는 증폭기; 및
    복수의 채널들을 포함하고, 상기 증폭된 제 1 잔여 신호를 타임 인터리빙에 기반하여 순차적으로 샘플링함으로써 제 2 샘플링 신호를 생성하고, 상기 제 2 샘플링 신호에 기반하여 아날로그-디지털 변환을 수행함으로써 상기 제 1 아날로그 신호에 대응하는 제 2 디지털 신호 및 제 2 잔여 신호를 생성하는 제 2 스테이지를 포함하되,
    상기 제 1 스테이지는 홀수 개의 채널들을 포함하는 아날로그-디지털 컨버터.
  2. 제 1 항에 있어서,
    상기 제 2 스테이지는 짝수 개의 채널들을 포함하는 아날로그-디지털 컨버터.
  3. 제 1 항에 있어서,
    상기 제 1 스테이지의 복수의 채널들 및 상기 제 2 스테이지의 복수의 채널들 각각은 SAR(Successive Approximation Register) ADC(Analog-to-Digital Converter)를 포함하는 아날로그-디지털 컨버터.
  4. 제 1 항에 있어서,
    상기 증폭기는 제 1 스테이지의 복수의 채널들에 의해 공유되고, 그리고 상기 복수의 채널들 각각으로부터 순차적으로 생성되는 상기 제 1 잔여 신호를 제 1 주기에 따라 교번하여 증폭하는 아날로그-디지털 컨버터.
  5. 제 4 항에 있어서,
    상기 증폭기는 상기 제 1 잔여 신호 및, 상기 제 1 아날로그 신호보다 두 주기 이전에 입력된 제 2 아날로그 신호에 응답하여 상기 제 2 스테이지에 의해 생성된 상기 제 2 잔여 신호를 수신하는 아날로그-디지털 컨버터.
  6. 제 5 항에 있어서,
    상기 제 2 아날로그 신호에 응답하여 상기 제 2 스테이지에 의해 생성된 상기 제 2 잔여 신호에 기반하여, 상기 아날로그-디지털 컨버터는 대역통과(bandpass) 특성을 갖는 아날로그-디지털 컨버터.
  7. 제 5 항에 있어서,
    상기 제 2 아날로그 신호에 응답하여 상기 제 2 스테이지에 의해 생성된 상기 제 2 잔여 신호는 제 1 비율로 감쇄되고, 그리고
    상기 제 2 스테이지는 상기 감쇄된 제 2 잔여 신호에 더 기반하여 상기 아날로그-디지털 변환을 수행하는 아날로그-디지털 컨버터.
  8. 제 5 항에 있어서,
    상기 제 1 스테이지는 제 1 채널, 제 2 채널, 및 제 3 채널을 포함하되,
    상기 제 1 채널에서 제 n 주기에 대해 상기 제 1 아날로그 신호의 샘플링이 수행되는 동안, 상기 제 2 채널에서는 제 n-2 주기에 대응하는 샘플링 신호의 증폭이 수행되고, 그리고 상기 제 3 채널에서는 제 n-1 주기에 대응하는 샘플링 신호의 아날로그-디지털 변환이 수행되는 아날로그-디지털 컨버터.
  9. 제 5 항에 있어서,
    상기 제 2 스테이지는 제 1 채널 및 제 2 채널을 포함하되,
    상기 제 1 채널에서 제 n 주기에 대해 상기 제 1 잔여 신호의 샘플링이 수행되는 동안, 상기 제 2 채널에서는 제 n-1 주기에 대응하는 샘플링 신호의 아날로그-디지털 변환이 수행되는 아날로그-디지털 컨버터.
  10. 제 1 항에 있어서,
    상기 제 1 스테이지의 복수의 채널들 각각은, 상기 제 1 샘플링 신호에 대응하는 상기 제 1 잔여 신호를 상기 제 2 스테이지로 순차적으로 전달하는 아날로그-디지털 컨버터.
  11. 프로세서; 및
    아날로그-디지털 컨버터를 포함하고, 그리고 상기 프로세서의 제어 하에, 외부 장치와 통신을 수행하는 통신 장치를 포함하되,
    상기 아날로그-디지털 컨버터는:
    복수의 채널들을 포함하고, 제 1 아날로그 신호를 타임 인터리빙에 기반하여 순차적으로 샘플링함으로써 제 1 샘플링 신호를 생성하고, 상기 제 1 샘플링 신호에 기반하여 아날로그-디지털 변환을 수행함으로써 상기 제 1 아날로그 신호에 대응하는 제 1 디지털 신호 및 제 1 잔여 신호를 생성하는 제 1 스테이지;
    상기 제 1 잔여 신호를 증폭하는 증폭기; 및
    복수의 채널들을 포함하고, 상기 증폭된 제 1 잔여 신호를 타임 인터리빙에 기반하여 순차적으로 샘플링함으로써 제 2 샘플링 신호를 생성하고, 상기 제 2 샘플링 신호에 기반하여 아날로그-디지털 변환을 수행함으로써 상기 제 1 아날로그 신호에 대응하는 제 2 디지털 신호 및 제 2 잔여 신호를 생성하는 제 2 스테이지를 포함하고, 그리고
    상기 제 1 스테이지는 홀수 개의 채널들을 포함하고 그리고 상기 제 2 스테이지는 짝수 개의 채널들을 포함하는 전자 장치.
  12. 제 11 항에 있어서,
    상기 제 1 스테이지의 복수의 채널들 및 상기 제 2 스테이지의 복수의 채널들 각각은 SAR(Successive Approximation Register) ADC(Analog-to-Digital Converter)를 포함하는 전자 장치.
  13. 제 11 항에 있어서,
    상기 증폭기는 상기 제 1 스테이지의 복수의 채널들에 의해 공유되고, 그리고 상기 복수의 채널들 각각으로부터 순차적으로 생성되는 상기 제 1 잔여 신호를 제 1 주기에 따라 교번하여 증폭하는 전자 장치.
  14. 제 13 항에 있어서,
    상기 증폭기는 상기 제 1 잔여 신호 및, 상기 제 1 아날로그 신호보다 두 주기 이전에 입력된 제 2 아날로그 신호에 응답하여 상기 제 2 스테이지에 의해 생성된 상기 제 2 잔여 신호를 수신하는 전자 장치.
  15. 제 14 항에 있어서,
    상기 아날로그-디지털 컨버터는 상기 제 2 아날로그 신호에 응답하여 상기 제 2 스테이지에 의해 생성된 상기 제 2 잔여 신호에 기반하여, 대역통과(bandpass) 특성을 갖는 전자 장치.
  16. 제 14 항에 있어서,
    상기 제 2 아날로그 신호에 응답하여 상기 제 2 스테이지에 의해 생성된 상기 제 2 잔여 신호는 제 1 비율로 감쇄되고, 그리고
    상기 제 2 스테이지는 상기 감쇄된 제 2 잔여 신호에 더 기반하여 상기 아날로그-디지털 변환을 수행하는 전자 장치.
  17. 각각이 복수의 채널들을 포함하는 제 1 스테이지 및 제 2 스테이지, 그리고 스테이지 간 증폭기를 포함하는 아날로그-디지털 컨버터의 동작 방법에 있어서:
    상기 제 1 스테이지에 의해, 제 1 아날로그 신호를 타임 인터리빙에 기반하여 순차적으로 샘플링함으로써 제 1 샘플링 신호를 생성하는 단계;
    상기 제 1 스테이지에 의해, 상기 제 1 샘플링 신호에 기반하여 아날로그-디지털 변환을 수행함으로써 상기 제 1 아날로그 신호에 대응하는 제 1 디지털 신호 및 제 1 잔여 신호를 생성하는 단계;
    상기 스테이지 간 증폭기에 의해, 상기 제 1 잔여 신호를 증폭하는 단계;
    상기 제 2 스테이지에 의해, 상기 증폭된 제 1 잔여 신호를 타임 인터리빙에 기반하여 순차적으로 샘플링함으로써 제 2 샘플링 신호를 생성하는 단계; 및
    상기 제 2 스테이지에 의해, 상기 제 2 샘플링 신호에 기반하여 아날로그-디지털 변환을 수행함으로써 상기 제 1 아날로그 신호에 대응하는 제 2 디지털 신호 및 제 2 잔여 신호를 생성하는 단계를 포함하되,
    상기 제 1 스테이지는 홀수 개의 채널들을 포함하고 그리고 상기 제 2 스테이지는 짝수 개의 채널들을 포함하는 아날로그-디지털 컨버터의 동작 방법.
  18. 제 17 항에 있어서,
    상기 제 1 스테이지의 복수의 채널들 및 상기 제 2 스테이지의 복수의 채널들 각각은 SAR(Successive Approximation Register) ADC(Analog-to-Digital Converter)를 포함하는 아날로그-디지털 컨버터의 동작 방법.
  19. 제 17 항에 있어서,
    상기 제 1 잔여 신호를 증폭하는 단계는 상기 제 1 잔여 신호 및, 상기 제 1 아날로그 신호보다 두 주기 이전에 입력된 제 2 아날로그 신호에 응답하여 상기 제 2 스테이지에 의해 생성된 상기 제 2 잔여 신호를 수신하는 단계를 포함하는 아날로그-디지털 컨버터의 동작 방법.
  20. 제 19 항에 있어서,
    상기 제 2 아날로그 신호에 응답하여 상기 제 2 스테이지에 의해 생성된 상기 제 2 잔여 신호에 기반하여, 상기 아날로그-디지털 컨버터는 대역통과(bandpass) 특성을 갖는 아날로그-디지털 컨버터의 동작 방법.
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