CN112583411A - A/d转换电路 - Google Patents

Abstract

一种A/D转换电路，具备：比较对象信号生成部，生成与采样时钟信号同步的比较对象信号；比较器，通过对输入信号的电压和所述比较对象信号的电压进行比较，生成触发信号；时间数字转换器，计算第一时间数字值；以及数字信号生成部，基于所述第一时间数字值和第二时间数字值，生成与所述输入信号的电压相对应的数字信号，所述时间数字转换器包括：状态转移部，基于所述触发信号，开始进行状态的转移并输出状态信息；以及加权运算部，通过与所述基准时钟信号同步，对基于所述状态信息的值进行与时间经过相对应的加权并进行预定的运算，计算与所述状态的转移次数相对应的所述第一时间数字值。

Description

A/D转换电路

技术领域

本发明涉及一种A/D转换电路。

背景技术

在专利文献1中记载了如下A/D转换装置：通过将输入信号供给到构成脉冲延迟电路的多个延迟单元，调整各延迟单元的延迟时间，通过在采样时钟的每一个周期使作为脉冲信号所通过的延迟单元的个数的脉冲位置数值化，对输入信号进行A/D转换。在专利文献1记载的A/D转换装置中，多个脉冲位置数值化部分别被输入了相位相互不同的多个采样时钟并进行脉冲位置的数值化，对在各脉冲位置数值化部得到的数值数据进行平均化，生成表示最终的A/D转换结果的数值数据。因此，根据专利文献1记载的A/D转换装置，能够降低由多个延迟单元的延迟量的偏差引起的精度劣化，高精度地将模拟信号转换为数字值。

专利文献1：日本特开2004-7385号公报

但是，在专利文献1记载的A/D转换装置中，为了降低由多个延迟单元的延迟量的偏差引起的精度劣化，需要多个脉冲位置数值化部和生成相位相互不同的多个采样时钟的电路，需要使电路复杂化。

发明内容

本发明的A/D转换电路的一种方式具备：比较对象信号生成部，生成与采样时钟信号同步的特定波形的比较对象信号；比较器，通过对输入信号的电压和所述比较对象信号的电压进行比较，生成第一触发信号；第一时间数字转换器，计算与基准时钟信号和所述第一触发信号的相位差相对应的第一时间数字值；数字信号生成部，基于所述第一时间数字值和第二时间数字值生成与所述输入信号的电压相对应的数字信号，所述第二时间数字值与所述基准时钟信号和基于所述采样时钟信号的第二触发信号的相位差对应，所述第一时间数字转换器包括：第一状态转移部，基于所述第一触发信号，开始进行状态的转移并输出表示所述状态的第一状态信息；以及第一加权运算部，通过与所述基准时钟信号同步，对基于所述第一状态信息的值进行与时间经过相对应的加权并进行预定的运算，计算与所述第一状态转移部的所述状态的转移次数相对应的所述第一时间数字值。

在所述A/D转换电路的一种方式中可以是，所述第一状态转移部基于所述第二触发信号，开始所述状态的转移并输出表示所述状态的第二状态信息，所述第一加权运算部通过与所述基准时钟信号同步，对基于所述第二状态信息的值进行与时间经过相对应的加权并进行所述运算，计算与所述第一状态转移部的所述状态的转移次数相对应的所述第二时间数字值。

所述A/D转换电路的一种方式可以是，所述A/D转换电路具备计算所述第二时间数字值的第二时间数字转换器，所述第二时间数字转换器包括：第二状态转移部，基于所述第二触发信号，开始进行状态的转移并输出表示所述状态的第二状态信息；以及第二加权运算部，通过与所述基准时钟信号同步，对基于所述第二状态信息的值进行与时间经过相对应的加权并进行所述运算，计算与所述第二状态转移部的所述状态的转移次数相对应的所述第二时间数字值。

所述A/D转换电路的一种方式可以是，所述A/D转换电路具备计算第三时间数字值的第三时间数字转换器，所述第三时间数字值与所述基准时钟信号和与所述第一触发信号同步的第三触发信号的相位差对应，所述第三时间数字转换器包括：第三状态转移部，基于所述第三触发信号，开始进行状态的转移并输出表示所述状态的第三状态信息；以及第三加权运算部，与所述基准时钟信号同步，对基于所述第三状态信息的值进行与时间经过相对应的加权并进行所述运算，计算与所述第三状态转移部的所述状态的转移次数相对应的所述第三时间数字值，所述数字信号生成部基于所述第一时间数字值、所述第二时间数字值和所述第三时间数字值，生成所述数字信号。

在所述A/D转换电路的一种方式中可以是，所述比较对象信号生成部具备对所述采样时钟信号进行积分的积分电路，基于所述积分电路的输出信号生成所述比较对象信号。

在所述A/D转换电路的一种方式中可以是，所述数字信号生成部基于所述第一时间数字值、所述第二时间数字值、以及与所述基准时钟信号和与所述第一触发信号同步的第三触发信号的相位差相对应的第三时间数字值，计算所述积分电路的时间常数的变动量，生成补偿了所述变动量的所述数字信号。

所述A/D转换电路的一种方式可以是，所述A/D转换电路具备基于所述采样时钟信号对所述输入信号进行采样并保持的采样保持电路，所述比较器通过对由所述采样保持电路保持的所述输入信号的电压和所述比较对象信号的电压进行比较，生成所述第一触发信号。

在所述A/D转换电路的一种方式中可以是，所述采样时钟信号与所述基准时钟信号同步。

在所述A/D转换电路的一种方式中可以是，所述数字信号生成部从所述第一时间数字值中减去偏移值，基于减去了所述偏移值的所述第一时间数字值，生成所述数字信号。

附图说明

图1是示出第一实施方式的A/D转换电路的构成的图。

图2是示出时间数字转换器的构成例的图。

图3是示出状态转移部的构成例的图。

图4是示出振荡部的构成例的图。

图5是示出振荡部的动作定时的一个例子的时序图。

图6是示出加权运算部的构成例的图。

图7是示出时间数字转换器的动作定时的一个例子的时序图。

图8是示出时间数字转换器的动作定时的一个例子的时序图。

图9是示出时间数字转换器的变形例的构成的图。

图10是示出时间数字转换器的变形例的动作定时的一个例子的时序图。

图11是示出时间数字转换器的变形例的动作定时的一个例子的时序图。

图12是示出相位差PD与状态值ST和时间数字值TD的关系的图。

图13是示出位差PD与时间数字值TD的关系的图。

图14是示出第一实施方式的A/D转换电路的动作定时的一个例子的时序图。

图15是示出第二实施方式的A/D转换电路的构成的图。

图16是示出第二实施方式的A/D转换电路的动作定时的一个例子的时序图。

图17是示出第三实施方式的A/D转换电路的构成的图。

图18是示出第三实施方式的A/D转换电路的动作定时的一个例子的时序图。

图19是示出第四实施方式的A/D转换电路的构成的图。

图20是示出第四实施方式的A/D转换电路的动作定时的一个例子的时序图。

图21是示出状态转移部和转移状态获取部的变形例的构成的图。

图22是示出状态转移部的各信号的波形的一个例子的图。

图23是示出状态转移部和转移状态获取部的变形例的构成的图。

图24是示出同步转移部的状态转移表的图。

图25是示出状态转移部的各信号的波形的一个例子的图。

附图标记说明

1…A/D转换电路；10…比较对象信号生成部；11…电阻；12…电容器；20…比较器；30、31、32…定时生成部；40、41、42、43…数字信号生成部；50…分频电路(分频器)；52…采样保持电路；54、56…逻辑反转电路；100、100A、100B、100C…时间数字转换器；110…状态转移部；111…振荡部；112…累计器；120…加权运算部；121…累计器；130…转移状态获取部；131…寄存器；140…运算部；141…寄存器；142…减法器；143…累计器；144…乘法器；145…累计器；150…状态转移计数部；160…加权部；170…累计部；201…异或电路；202…与非电路；203…累计器；204…模运算器；205…量化器；206…缓冲电路；211…异或电路；212…与非电路；213…累计器；214…模运算器；215…量化器；216…多级延迟线；217…累计器；218-0～218-n…延迟元件；219…同步转移部；231-0～231-n…D触发器；232…寄存器。

具体实施方式

以下，利用附图，对本发明的优选实施方式进行详细说明。另外，以下说明的实施方式并不是不适当地限定权利要求书所记载的本发明的内容。此外，以下说明的全部构成不一定是本发明的必要构成要件。

1.第一实施方式

1-1.A/D转换电路的构成

图1是示出第一实施方式的A/D转换电路的构成的图。如图1所示，第一实施方式的A/D转换电路1具备：比较对象信号生成部10、比较器20、定时生成部30、数字信号生成部40和时间数字转换器100A、100B。

比较对象信号生成部10生成与采样时钟信号CLK_samp同步的特定波形的比较对象信号Sc。在本实施方式中，比较对象信号生成部10包括电阻11和电容器12。电阻11的一端与电容器12的一端电连接，电容器12的另一端接地，向电阻11的另一端输入采样时钟信号CLK_samp。由电阻11和电容器12构成对采样时钟信号CLK_samp进行积分的积分电路。由此，在本实施方式中，比较对象信号生成部10包括对采样时钟信号CLK_samp进行积分的积分电路，基于该积分电路的输出信号来生成比较对象信号Sc。例如，比较对象信号Sc可以是该积分电路的输出信号本身，也可以是对该积分电路的输出信号进行缓冲后的信号，还可以是将该积分电路的输出信号的逻辑反转后的信号。

比较器20通过对作为模拟信号的输入信号Sin的电压和比较对象信号Sc的电压进行比较，生成触发信号TRG1。

定时生成部30基于触发信号TRG1，生成用于指示时间数字转换器100A的动作定时的触发信号TRG1n。

时间数字转换器100A被输入基准时钟信号CLK_ref和触发信号TRG1n，计算与基准时钟信号CLK_ref和触发信号TRG1n的相位差相对应的时间数字值TD1。具体地说，时间数字转换器100A计算与成为基准时钟信号CLK_ref的基准的时间事件和触发信号TRG1n的时间事件的相位差PD1相对应的时间数字值TD1。

触发信号TRG1n的时间事件是指触发信号TRG1n变化的定时，例如，可以是触发信号TRG1n的上升沿或下降沿，也可以是触发信号TRG1n的上升沿和下降沿。

基准时钟信号CLK_ref的时间事件是指基准时钟信号CLK_ref变化的定时，例如，可以是基准时钟信号CLK_ref的上升沿或下降沿，也可以是基准时钟信号CLK_ref的上升沿和下降沿。

成为基准时钟信号CLK_ref的基准的时间事件例如可以是发生触发信号TRG1n的时间事件之前、且发生后述的触发信号TRG2的时间事件发生的基准时钟信号CLK_ref的时间事件。

在本实施方式中，触发信号TRG1n的时间事件是与触发信号TRG1的时间事件大致相同的定时。例如，触发信号TRG1n的时间事件是上升沿，在触发信号TRG1的时间事件是上升沿的情况下，触发信号TRG1n的上升沿是与触发信号TRG1的上升沿大致相同的定时。因此，可以认为时间数字转换器100A计算与基准时钟信号CLK_ref和触发信号TRG1的相位差PD1相对应的时间数字值TD1。

时间数字转换器100B被输入基准时钟信号CLK_ref和触发信号TRG2，计算与基准时钟信号CLK_ref和触发信号TRG2的相位差相对应的时间数字值TD2。具体地说，时间数字转换器100A计算与成为基准时钟信号CLK_ref的基准的时间事件和触发信号TRG2的时间事件的相位差PD2相对应的时间数字值TD2。

触发信号TRG2是基于采样时钟信号CLK_samp的信号，例如可以是采样时钟信号CLK_samp本身，也可以是对采样时钟信号CLK_samp进行缓冲后的信号，还可以是使采样时钟信号CLK_samp的逻辑反转后的信号。

触发信号TRG2的时间事件是指触发信号TRG2变化的定时，例如可以是触发信号TRG2的上升沿或下降沿，也可以是触发信号TRG2的上升沿和下降沿。

数字信号生成部40基于时间数字值TD1和时间数字值TD2，生成与输入信号Sin的电压相对应的数字信号DO。数字信号生成部40用于生成数字信号DO的运算的详细情况在后面说明。

在图1中，触发信号TRG1相当于“第一触发信号”，触发信号TRG2相当于“第二触发信号”。此外，时间数字值TD1相当于“第一时间数字值”，时间数字值TD2相当于“第二时间数字值”。此外，时间数字转换器100A相当于“第一时间数字转换器”，时间数字转换器100B相当于“第二时间数字转换器”。

1-2.时间数字转换器的构成

在本实施方式中，所述时间数字转换器100A和时间数字转换器100B是相同构成而输入的信号不同。因此，以下，说明作为时间数字转换器100A或时间数字转换器100B的时间数字转换器100的构成例。

图2是示出时间数字转换器100的构成例的图。图2所示的时间数字转换器100生成与基准时钟信号CLK_ref和触发信号TRG的相位差相对应的时间数字值TD。触发信号TRG是触发信号TRG1或触发信号TRG2，时间数字值TD是时间数字值TD1或时间数字值TD2。

如图2所示，时间数字转换器100包括状态转移部110和加权运算部120。

状态转移部110基于触发信号TRG开始进行状态的转移，输出表示状态的状态值ST。

加权运算部120与基准时钟信号CLK_ref同步，对基于状态值ST的值进行与时间经过相对应的加权并进行预定的运算，由此计算与状态转移部110的状态的转移次数相对应的时间数字值TD。在本实施方式中，与时间经过相对应的加权是与基准时钟信号CLK_ref的时间事件的数量相对应的加权。加权运算部120可以包括转移状态获取部130和运算部140。转移状态获取部130在每当发生基准时钟信号CLK_ref的时间事件时获取状态值ST并保持，将所保持的值输出为状态值LST。运算部140对基于状态值ST的状态值LST进行与基准时钟信号CLK_ref的时间事件的数量相对应的加权并进行预定的运算，由此生成时间数字值TD。

另外，时间数字转换器100A的状态转移部110相当于“第一状态转移部”，时间数字转换器100B的状态转移部110相当于“第二状态转移部”。此外，从时间数字转换器100A的状态转移部110输出的状态值ST相当于“第一状态信息”，从时间数字转换器100B的状态转移部110输出的状态值ST相当于“第二状态信息”。此外，时间数字转换器100A的加权运算部120相当于“第一加权运算部”，时间数字转换器100B的加权运算部120相当于“第二加权运算部”。

图3是示出状态转移部110的构成例的图。如图3所示，状态转移部110包括振荡部111和累计器112。

振荡部111基于触发信号TRG的时间事件而开始振荡，输出包含预定数的脉冲的时钟信号CK。

每当发生时钟信号CK的时间事件时，累计器112累计1并输出状态值ST。换句话说，累计器112对时钟信号CK的时间事件进行计数并输出状态值ST。

如果考虑每当发生时钟信号CK的时间事件时状态转移部110的状态转移，则状态值ST相当于状态转移部110的状态转移数。

图4是示出振荡部111的构成例的图。如图4所示，振荡部111包括：异或电路201、与非电路202、累计器203、模运算器204、量化器205和缓冲电路206。

异或电路201输出触发信号TRG和从量化器205输出的量化信号QT的异或信号EX。异或信号EX在触发信号TRG的逻辑电平与量化信号QT的逻辑电平不同时成为高电平，在触发信号TRG的逻辑电平与量化信号QT的逻辑电平相同时成为低电平。

与非电路202输出作为异或信号EX和缓冲电路206的输出信号的与非信号的时钟信号CK。时钟信号CK在异或信号EX和缓冲电路206的输出信号均为高电平时成为低电平，在异或信号EX和缓冲电路206的输出信号中的至少一方为低电平时成为高电平。

每当发生时钟信号CK的时间事件时，累计器203累计1并输出累计值CE。换句话说，累计器203对时钟信号CK的时间事件进行计数并输出累计值CE。时钟信号CK的时间事件可以是上升沿，也可以是下降沿，还可以是上升沿和下降沿的两方。

模运算器204将累计值CE作为被除数、将预定值作为除数来进行模运算。即，模运算器204输出将累计值CE作为被除数、将预定值作为除数进行除法计算时的余数值MD。适当设定作为除数的预定值。

量化器205通过将余数值MD与预定的阈值进行比较，输出对余数值MD进行量化后的量化信号QT。换句话说，量化器205输出将余数值MD作为被除数、将阈值作为除数进行除法计算后的商作为量化信号QT。

缓冲电路206输出对时钟信号CK进行缓冲后的信号。缓冲电路206的输出信号是使时钟信号CK延迟后的信号。

图5是示出图4所示的振荡部111的动作定时的一个例子的时序图。图5是模运算器204的模运算中的除数为16、量化器205的量化的阈值为8的情况的例子。

在图5的例子中，如果触发信号TRG的逻辑电平变化，则异或信号EX从低电平变化为高电平，在异或信号EX为高电平的期间连续产生时钟信号CK的脉冲。累计值CE在时钟信号CK的每个上升沿逐次增加1，余数值MD伴随累计值CE的增加而增加，每当累计值CE成为16的整数倍时被初始化为0。量化信号QT在余数值MD为7以下时成为低电平，在余数值MD为8以上时成为高电平。如果量化信号QT的逻辑电平变化，则异或信号EX从高电平变化为低电平，时钟信号CK的脉冲的产生停止。

在图5的例子中，每当触发信号TRG的逻辑电平变化时，振荡部111振荡8次，时钟信号CK的逻辑电平反转16次而产生8次脉冲，但是如果改变模运算器204的模运算中的除数和量化器205的量化的阈值，则振荡部111的振荡次数改变，时钟信号CK的脉冲数也改变。例如，在模运算器204的模运算中的除数是2p、量化器205的量化的阈值是p的情况下，每当触发信号TRG的逻辑电平变化时，振荡部111振荡p次，时钟信号CK的逻辑电平反转2p次而产生p次脉冲。在这种情况下，相当于状态转移部110的状态转移数的状态值ST的上限值成为p。

图6是示出加权运算部120的构成例的图。如图6所示，加权运算部120包括：寄存器131、寄存器141、减法器142、累计器143、乘法器144和累计器145。

寄存器131与基准时钟信号CLK_ref的时间事件同步，取入状态值ST并作为状态值LST保持。寄存器131例如由一个或多个D型触发器构成。

寄存器141与基准时钟信号CLK_ref的时间事件同步，取入状态值LST并保持。寄存器141例如由一个或多个D型触发器构成。

减法器142从状态值LST中减去寄存器141所保持的值并输出计数值CNT。计数值CNT相当于基准时钟信号CLK_ref的连续的两个时间事件期间的状态值LST的增加部分。例如，如果基准时钟信号CLK_ref的时间事件是上升沿，则计数值CNT相当于基准时钟信号CLK_ref的一个周期期间的状态转移部110的状态转移数。

由此，寄存器141和减法器142构成对状态转移部110的状态转移数进行计数的状态转移计数部150。

每当发生基准时钟信号CLK_ref的时间事件时，累计器143对初始值累计-1并输出权重系数值WC。换句话说，每当发生基准时钟信号CLK_ref的时间事件时，累计器143输出从初始值中逐次减少1的权重系数值WC。另外，适当设定权重系数值WC的初始值。

乘法器144将计数值CNT乘以权重系数值WC并输出加权计数值WCNT。

由此，累计器143和乘法器144构成加权部160，该加权部160对计数值CNT进行与基准时钟信号CLK_ref的时间事件的数量相对应的加权。

每当发生基准时钟信号CLK_ref的时间事件时，累计器145对加权计数值WCNT进行累计并输出时间数字值TD。由此，累计器145构成对加权计数值WCNT进行累计的累计部170。

另外，寄存器131相当于图2的转移状态获取部130。此外，状态转移计数部150、加权部160和累计部170相当于图2的运算部140。

在以上述方式构成的时间数字转换器100中，如果第i个计数值CNT、即基准时钟信号CLK_ref的第i个周期期间的状态转移部110的状态转移数作为m_i、将基准时钟信号CLK_ref的第i个周期期间的权重系数值WC作为w_i，则基准时钟信号CLK_ref的N个周期后的时间数字值TD由以下式(1)表示。

该时间数字值TD成为与基准时钟信号CLK_ref的时间事件和触发信号TRG的时间事件的相位差PD相对应的值。另外，相位差PD是所述相位差PD1或相位差PD2。

图7和图8是示出时间数字转换器100的动作定时的一个例子的时序图。在图7和图8中，基准时钟信号CLK_ref的时间事件是上升沿。此外，相对于基准时钟信号CLK_ref的一个周期的时间T，基准时钟信号CLK_ref的时间事件和触发信号TRG的时间事件的相位差PD在图7的例子中是T×0.5，在图8的例子中是T×0.7。在图7的例子中，如果发生触发信号TRG的时间事件，则每当发生基准时钟信号CLK_ref的时间事件时，时间数字值TD以0、16、40、56、65、…的方式增加。此外，在图8的例子中，如果发生触发信号TRG的时间事件，则每当发生基准时钟信号CLK_ref的时间事件时，时间数字值TD以0、8、32、50、58、…的方式增加。如果对图7和图8进行比较，则相位差PD更大的图8的例子中的时间数字值TD成为小于相位差PD更小的图7的例子中的时间数字值TD的值。即，时间数字转换器100输出相位差PD越大而成为越小的值的时间数字值TD。但是，时间数字转换器100也可以输出相位差PD越大而成为越大的值的时间数字值TD。

另外，虽然在图3和图6中省略了图示，但是在状态值ST到达上限值之后，在到触发信号TRG的逻辑电平下一次变化为止的预定的定时，状态值ST和时间数字值TD被重置为0。

以上说明的时间数字转换器100是加权ΔΣ计数值累计型的时间数字转换器，通过对根据时间对状态转移部110的状态转移数进行计数后的状态值ST的差进行加权并累计，生成时间数字值TD，发挥ΔΣ调制的高噪声整形效果，得到S/N比高的时间数字值TD。

1-3.时间数字转换器的变形例

图9是示出图2、图3和图6所示的上述时间数字转换器100的变形例的构成的图。

图9所示的时间数字转换器100包括：振荡部111、累计器112和累计器121。

振荡部111基于触发信号TRG的时间事件而开始振荡，输出包含预定数的脉冲的时钟信号CK。振荡部111例如是与图4相同的构成。

每当发生时钟信号CK的时间事件时，累计器112累计1并输出状态值ST。换句话说，累计器112对时钟信号CK的时间事件进行计数并输出状态值ST。如上所述，状态值ST相当于状态转移部110的状态转移数。

每当发生时钟信号CK的时间事件时，累计器121累计状态值ST并输出时间数字值TD。时间数字值TD相当于状态转移部110的状态转移数的累计值。

另外，振荡部111和累计器112相当于图2的状态转移部110。此外，累计器112相当于图2的加权运算部120。

在以上述方式构成的时间数字转换器100中，基准时钟信号CLK_ref的i个周期后的状态值ST、即从基准时钟信号CLK_ref的第一个到第i个的各周期中的状态转移部110的状态转移数的累计值M_i由以下式(2)表示。

因此，基准时钟信号CLK_ref的N个周期后的时间数字值TD由以下式(3)表示。

如果将式(2)代入到式(3)，则得到以下式(4)。

如果将式(4)与式(1)进行比较，则N+1-i相当于基准时钟信号CLK_ref的第i个周期期间的权重系数值w_i。因此，图9所示的时间数字转换器100所生成的时间数字值TD与图2、图3和图6所示的时间数字转换器100相同，成为与基准时钟信号CLK_ref的时间事件和触发信号TRG的时间事件的相位差PD相对应的值。

图10和图11是示出图9所示的时间数字转换器100的动作定时的一个例子的时序图。在图10和图11中，基准时钟信号CLK_ref的时间事件是上升沿。此外，相对于基准时钟信号CLK_ref的一个周期的时间T，基准时钟信号CLK_ref的时间事件和触发信号TRG的时间事件的相位差PD在图10的例子中是T×0.5，在图11的例子中是T×0.7。在图10的例子中，如果发生触发信号TRG的时间事件，则每当发生基准时钟信号CLK_ref的时间事件时，时间数字值TD以4、16、36、65、102、…的方式增加。此外，在图11的例子中，如果发生触发信号TRG的时间事件，则每当发生基准时钟信号CLK_ref的时间事件时，时间数字值TD以2、12、31、58、93、…的方式增加。如果对图10和图11进行比较，则相位差PD更大的图11的例子中的时间数字值TD成为小于相位差PD更小的图10的例子中的时间数字值TD的值。即，图9所示的时间数字转换器100与图2、图3和图6所示的时间数字转换器100相同，输出相位差PD越大而成为越小的值的时间数字值TD。

另外，虽然在图9中省略了图示，但是在状态值ST到达上限值之后，在到触发信号TRG的逻辑电平下一次变化为止的预定的定时，状态值ST和时间数字值TD被重置为0。

图12是示出相位差PD与状态值ST和时间数字值TD的关系的图。在图12中，状态值ST的上限值是64。如图12所示，每当发生基准时钟信号CLK_ref的时间事件时，累计状态值ST，时间数字值TD增加。将基准时钟信号CLK_ref的时间事件作为第0个上升沿时，在相位差PD为T×0.5、T×0.7的情况下，状态值ST在第9个上升沿到达作为上限值的64。此外，在相位差PD为T×1.7、T×2.7、T×3.7的情况下，状态值ST分别在第10个、第11个、第12个上升沿到达作为上限值的64。

图13是示出在图12中在相位差PD与状态值ST到达上限值后的第12个上升沿得到的时间数字值TD的关系的图。相位差PD为T×0.5、T×0.7、T×1.7、T×2.7、T×3.7时的时间数字值TD分别是519、505、441、377、313，时间数字值TD的差值ΔTD分别是-14、-64、-64、-64。即，相位差PD越大，状态值ST到达作为上限值的64越慢，因此时间数字值TD成为小的值，如果相位差PD增加基准时钟信号CLK_ref的一个周期的时间T，则时间数字值TD减少作为状态值ST的上限值的64。

1-4.数字信号生成部的运算

利用图14，说明数字信号生成部40求出数字信号DO的运算的一个例子。图14是示出第一实施方式的A/D转换电路1的动作定时的一个例子的时序图。

如图14所示，比较对象信号Sc的电压与采样时钟信号CLK_samp的上升同步，以由电阻11的电阻值R和电容器12的容量值C的积RC确定的时间常数增加。

因此，如果将从采样时钟信号CLK_samp的上升沿起的经过时间作为t，则采样时钟信号CLK_samp在高电平的期间的比较对象信号Sc的电压V_c由式(5)表示。在式(5)中，基准电压V_ref例如是电压V_c的最大电压。

如图14所示，在从采样时钟信号CLK_samp的上升沿起的经过时间t_a，在比较对象信号Sc的电压V_c与输入信号Sin的电压V_in交叉的情况下，电压V_in由式(6)表示。

在式(6)中，基准电压V_ref、电阻11的电阻值R和电容器12的容量值C已知，因此这些数字值也已知，如果求出经过时间t_a的数字值，则求出输入信号Sin的电压V_in的数字值。

如图14所示，输入信号Sin的电压V_in高于比较对象信号Sc的电压V_c时，触发信号TRG1成为高电平。触发信号TRG1n的上升沿在与触发信号TRG1的上升沿大致相同的定时产生。并且，如上所述，时间数字转换器100A在触发信号TRG1n为高电平的期间产生p次时钟信号CK的脉冲，生成与成为基准时钟信号CLK_ref的基准的时间事件和触发信号TRG1的时间事件的相位差PD1相对应的时间数字值TD1。

此外，如图14所示，触发信号TRG2是采样时钟信号CLK_samp本身。并且，如上所述，时间数字转换器100B在触发信号TRG2为高电平的期间产生p次时钟信号CK的脉冲，生成与成为基准时钟信号CLK_ref的基准的时间事件和触发信号TRG2的时间事件的相位差PD2相对应的时间数字值TD2。

在图14的例子中，时间数字转换器100A、100B的状态转移部110设定成从开始进行状态转移到得到时间数字值TD1、TD2为止所需的时间不超过采样时钟信号CLK_samp的半个周期的时间。通过以上述方式进行设定，即使在时间数字转换器100A、100B分别连续生成时间数字值TD1、TD2的情况下，也能够在到状态转移部110开始下一次状态转移为止，结束当前的状态转移。

如图14所示，由于经过时间t_a与相位差PD1和相位差PD2的差相等，所以时间数字值TD1和时间数字值TD2的差是与经过时间t_a相对应的时间数字值。因此，数字信号生成部40能够基于时间数字值TD1和时间数字值TD2，计算与经过时间t_a相对应的时间数字值。并且，数字信号生成部40能够利用与经过时间t_a相对应的时间数字值，求出输入信号Sin的电压V_in的数字值，生成具有该数字值的数字信号DO。

另外，为了求出经过时间t_a，需要式(6)中的时间常数RC已知，但是例如能够根据利用电压V_in已知的输入信号Sin得到的时间数字值TD1、TD2来计算经过时间t_a，并且根据经过时间t_a预先求出时间常数RC。

在此，在时间数字值TD1、TD2分别重叠触发信号TRG1、TRG2传输到时间数字转换器100A、100B时的布线的延迟等引起的偏移值OF1、OF2。偏移值OF1、OF2能够根据使用电压V_in已知的输入信号Sin而得到的时间数字值TD1、TD2和理论值的差预先求出。并且，数字信号生成部40可以从时间数字值TD1中减去偏移值OF1，从时间数字值TD2中减去偏移值OF2，基于减去了偏移值OF1的时间数字值TD1和减去了偏移值OF2的时间数字值TD2来生成数字信号DO。由此，降低了重叠于时间数字值TD1、TD2的偏移值OF1、OF2引起的A/D转换误差，提高了A/D转换精度。

1-5.作用效果

如上所述，在第一实施方式的A/D转换电路1中，比较对象信号生成部10生成与采样时钟信号CLK_samp同步的特定波形的比较对象信号Sc，通过比较器20对输入信号Sin的电压V_in和比较对象信号Sc的电压V_c进行比较，生成触发信号TRG1，因此触发信号TRG1相对于采样时钟信号CLK_samp的产生定时根据输入信号Sin的电压V_in的电压而变化。另一方面，由于触发信号TRG2是基于采样时钟信号CLK_samp的信号，所以触发信号TRG2相对于采样时钟信号CLK_samp的产生定时不依赖于输入信号Sin的电压V_in的电压而固定。因此，触发信号TRG1和触发信号TRG2的相位差根据输入信号Sin的电压V_in的电压而变化。

并且，时间数字转换器100A计算与基准时钟信号CLK_ref和触发信号TRG1的相位差PD1相对应的时间数字值TD1，时间数字转换器100B计算与基准时钟信号CLK_ref和触发信号TRG2的相位差PD2相对应的时间数字值TD2。因此，时间数字值TD1和时间数字值TD2的差成为触发信号TRG1和触发信号TRG2的相位差、即与输入信号Sin的电压V_in的电压相对应的值，数字信号生成部40能够基于时间数字值TD1、TD2，生成与输入信号Sin的电压V_in相对应的数字信号DO。

在此，在时间数字转换器100A、100B中，状态转移部110基于触发信号TRG1、TRG2，开始进行状态的转移并输出状态值ST，加权运算部120与基准时钟信号CLK_ref同步，对基于状态值ST的值进行与时间经过相对应的加权来进行预定的运算，由此计算与状态转移部110的状态的转移次数相对应的时间数字值TD1、TD2。由此，发挥噪声整形效果，由构成A/D转换电路1的各元件的延迟量的偏差等引起的噪声成分移动到高频带，得到S/N比高的时间数字值TD1、TD2。

由此，根据第一实施方式的A/D转换电路1，通过使用时间数字转换器100A、100B，得到S/N比高的时间数字值TD1、TD2，因此即使不使电路复杂化，也能够高精度地进行A/D转换。

2.第二实施方式

以下，对于第二实施方式的A/D转换电路，与第一实施方式相同的构成要素赋予相同的附图标记并省略或简化其说明，主要对与第一实施方式不同的内容进行说明。

图15是示出第二实施方式的A/D转换电路的构成的图。如图15所示，第二实施方式的A/D转换电路1具备：比较对象信号生成部10、比较器20、定时生成部30、31、数字信号生成部41、分频电路50、采样保持电路52、逻辑反转电路54、56和时间数字转换器100A、100B、100C。

分频电路50对基准时钟信号CLK_ref进行分频并生成采样时钟信号CLK_samp。因此，在本实施方式中，采样时钟信号CLK_samp与基准时钟信号CLK_ref同步。

逻辑反转电路54输出使采样时钟信号CLK_samp的逻辑电平反转后的触发信号TRG2。因此，如果采样时钟信号CLK_samp的逻辑电平变化，则触发信号TRG2的逻辑电平也变化，因此触发信号TRG2是与采样时钟信号CLK_samp同步的信号。

样保持电路52基于采样时钟信号CLK_samp对输入信号Sin进行采样并保持，并且输出保持信号Sinx。

比较对象信号生成部10生成与采样时钟信号CLK_samp同步的特定波形的比较对象信号Sc。在第二实施方式中，也与第一实施方式同样，比较对象信号生成部10包括构成对采样时钟信号CLK_samp进行积分的积分电路的电阻11和电容器12，基于该积分电路的输出信号来生成比较对象信号Sc。另外，分频电路50的分频比根据该积分电路的时间常数适当设定。

比较器20通过对作为由采样保持电路52保持的输入信号Sin的保持信号Sinx的电压和比较对象信号Sc的电压进行比较，生成触发信号TRG1。

定时生成部30基于触发信号TRG1，生成用于指示时间数字转换器100A的动作定时的触发信号TRG1n。

逻辑反转电路56生成使触发信号TRG1的逻辑电平反转后的触发信号TRG3。因此，如果触发信号TRG1的逻辑电平变化，则触发信号TRG3的逻辑电平也变化，因此触发信号TRG3是与触发信号TRG1同步的信号。

定时生成部31基于触发信号TRG3，生成用于指示时间数字转换器100C的动作定时的触发信号TRG3n。

时间数字转换器100A被输入基准时钟信号CLK_ref和触发信号TRG1n，计算与基准时钟信号CLK_ref和触发信号TRG1n的相位差相对应的时间数字值TD1。具体地说，时间数字转换器100A计算与成为基准时钟信号CLK_ref的基准的时间事件和触发信号TRG1n的时间事件的相位差PD1相对应的时间数字值TD1。

时间数字转换器100B被输入基准时钟信号CLK_ref和触发信号TRG2，计算与基准时钟信号CLK_ref和触发信号TRG2的相位差相对应的时间数字值TD2。具体地说，时间数字转换器100A计算与成为基准时钟信号CLK_ref的基准的时间事件和触发信号TRG2的时间事件的相位差PD2相对应的时间数字值TD2。

时间数字转换器100C被输入基准时钟信号CLK_ref和触发信号TRG3n，计算与基准时钟信号CLK_ref和触发信号TRG3n的相位差相对应的时间数字值TD3。具体地说，时间数字转换器100C计算与成为基准时钟信号CLK_ref的基准的时间事件和触发信号TRG3n的时间事件的相位差PD3相对应的时间数字值TD3。

在本实施方式中，触发信号TRG3n的时间事件是与触发信号TRG3的时间事件大致相同的定时。例如，触发信号TRG3n的时间事件是上升沿，在触发信号TRG3的时间事件是上升沿的情况下，触发信号TRG3n的上升沿是与触发信号TRG3的上升沿大致相同的定时。因此，可以认为时间数字转换器100A计算与基准时钟信号CLK_ref和触发信号TRG3的相位差PD3相对应的时间数字值TD3。

数字信号生成部41基于时间数字值TD1、时间数字值TD2和时间数字值TD3，生成与输入信号Sin的电压相对应的数字信号DO。

在图15中，触发信号TRG1相当于“第一触发信号”，触发信号TRG2相当于“第二触发信号”，触发信号TRG3相当于“第三触发信号”。此外，时间数字值TD1相当于“第一时间数字值”，时间数字值TD2相当于“第二时间数字值”，时间数字值TD3相当于“第三时间数字值”。此外，时间数字转换器100A相当于“第一时间数字转换器”，时间数字转换器100B相当于“第二时间数字转换器”，时间数字转换器100C相当于“第三时间数字转换器”。

另外，在本实施方式中，时间数字转换器100A、时间数字转换器100B和时间数字转换器100C是相同的构成而输入的信号不同。并且，作为时间数字转换器100A、时间数字转换器100B或时间数字转换器100C的时间数字转换器100的构成和动作如所述图2～图13中说明的那样。

时间数字转换器100A的状态转移部110相当于“第一状态转移部”，时间数字转换器100B的状态转移部110相当于“第二状态转移部”，时间数字转换器100C的状态转移部110相当于“第三状态转移部”。此外，从时间数字转换器100A的状态转移部110输出的状态值ST相当于“第一状态信息”，从时间数字转换器100B的状态转移部110输出的状态值ST相当于“第二状态信息”，从时间数字转换器100C的状态转移部110输出的状态值ST相当于“第三状态信息”。此外，时间数字转换器100A的加权运算部120相当于“第一加权运算部”，时间数字转换器100B的加权运算部120相当于“第二加权运算部”，时间数字转换器100C的加权运算部120相当于“第三加权运算部”。

图16是示出第二实施方式的A/D转换电路1的动作定时的一个例子的时序图。

如图16所示，比较对象信号Sc的电压与采样时钟信号CLK_samp的上升和下降同步，以由电阻11的电阻值R和电容器12的容量值C的积RC确定的时间常数RC增加或减少。

因此，如果将采样时钟信号CLK_samp的逻辑反转后的经过时间作为t，则采样时钟信号CLK_samp为高电平的期间的比较对象信号Sc的电压V_c由所述式(5)表示。此外，采样时钟信号CLK_samp为低电平的期间的比较对象信号Sc的电压V_c由式(7)表示。

如图16所示，在从采样时钟信号CLK_samp的上升沿起的经过时间t_a，在比较对象信号Sc的电压V_c与保持信号Sinx的电压V_in交叉的情况下，电压V_in由所述式(6)表示。此外，在从采样时钟信号CLK_samp的下降沿起的经过时间t_b，在比较对象信号Sc的电压V_c与保持信号Sinx的电压V_in交叉的情况下，电压V_in由式(8)表示。

在式(6)和式(8)中，如果基准电压V_ref已知，时间常数RC已知，则这些数字值也已知，如果求出经过时间t_a的数字值和经过时间t_b的数字值，则求出保持信号Sinx的电压V_in的数字值。并且，例如，可以将根据式(6)求出的保持信号Sinx的电压V_in的数字值和根据式(8)求出的保持信号Sinx的电压V_in的数字值的平均值作为输入信号Sin的电压。

此外，保持信号Sinx的电压V_in的精确度不固定，因此可以认为经过时间t_a、t_b的比较对象信号Sc的电压V_c的斜率的绝对值与根据式(6)、式(8)求出的保持信号Sinx的电压V_in的精确度相关。例如，如果假设比较对象信号Sc的电压V_c的斜率的绝对值越小而保持信号Sinx的电压V_in的精确度越高的情况，则在经过时间t_a的电压V_c的斜率的绝对值小于经过时间t_b的电压V_c的斜率的绝对值的情况下，可以将根据式(6)求出的保持信号Sinx的电压V_in的数字值作为输入信号Sin的电压的数字值，在经过时间t_b的电压V_c的斜率的绝对值小于经过时间t_a的电压V_c的斜率的绝对值的情况下，可以将根据式(8)求出的保持信号Sinx的电压V_in的数字值作为输入信号Sin的电压的数字值。

或者也可以以如下方式求出输入信号Sin的电压的数字值。如果以时间t对式(5)的两边进行微分，则通过式(9)，求出采样时钟信号CLK_samp为高电平的期间的比较对象信号Sc的电压V_c的斜率。同样，如果以时间t对式(7)的两边进行微分，则通过式(10)，求出采样时钟信号CLK_samp为低电平的期间的比较对象信号Sc的电压V_c的斜率。

使用比较对象信号Sc的电压V_c的斜率的绝对值的加权平均值通过式(11)求出。

如果将式(9)和式(10)代入到式(11)并进行整理，则得到式(12)。

也可以将根据式(12)求出的加权平均值作为输入信号Sin的电压的数字值。

如图16所示，保持信号Sinx的电压V_in高于比较对象信号Sc的电压V_c时，触发信号TRG1成为高电平。触发信号TRG1n的上升沿在与触发信号TRG1的上升沿大致相同的定时产生。并且，时间数字转换器100A在触发信号TRG1n为高电平的期间产生p次时钟信号CK的脉冲，生成与成为基准时钟信号CLK_ref的基准的时间事件和触发信号TRG1的时间事件的相位差PD1相对应的时间数字值TD1。

此外，如图16所示，触发信号TRG2是采样时钟信号CLK_samp的逻辑反转信号。并且，时间数字转换器100B在触发信号TRG2为高电平的期间产生p次时钟信号CK的脉冲，生成与成为基准时钟信号CLK_ref的基准的时间事件和触发信号TRG2的时间事件的相位差PD2相对应的时间数字值TD2。

此外，如图16所示，触发信号TRG3是触发信号TRG1的逻辑反转信号。触发信号TRG3n的上升沿在与触发信号TRG3的上升沿大致相同的定时产生。并且，时间数字转换器100C在触发信号TRG3n为高电平的期间产生p次时钟信号CK的脉冲，生成与成为基准时钟信号CLK_ref的基准的时间事件和触发信号TRG3的时间事件的相位差PD3相对应的时间数字值TD3。

在图16的例子中，时间数字转换器100A、100B、100C的状态转移部110设定成从开始进行状态转移到得到时间数字值TD1、TD2、TD3为止所需的时间不超过采样时钟信号CLK_samp的半个周期的时间。通过以上述方式进行设定，即使在时间数字转换器100A、100B、100C分别连续生成时间数字值TD1、TD2、TD3的情况下，也能够在到状态转移部110开始下一次状态转移为止，结束当前的状态转移。

如图16所示，时间数字值TD2和时间数字值TD1的差是与相当于相位差PD2和相位差PD1的差的时间τ_a相对应的时间数字值。采样时钟信号CLK_samp的一个周期的时间已知，经过时间t_a与从采样时钟信号CLK_samp的半个周期的时间中减去时间τ_a后的时间相等，因此求出与经过时间t_a相对应的时间数字值。此外，由于经过时间t_b与相位差PD3和相位差PD2的差相等，所以时间数字值TD3和时间数字值TD2的差是与经过时间t_b相对应的时间数字值。因此，数字信号生成部41能够基于时间数字值TD1、时间数字值TD2和时间数字值TD3，计算与经过时间t_a、t_b相对应的时间数字值。并且，数字信号生成部41能够利用与经过时间t_a、t_b相对应的时间数字值，求出输入信号Sin的电压的数字值，并且生成具有该数字值的数字信号DO。

另外，为了求出经过时间t_a、t_b，需要式(6)和式(8)中的时间常数RC已知，但是例如能够根据使用电压V_in已知的输入信号Sin而得到的时间数字值TD1、TD2、TD3来计算经过时间t_a、t_b，并且根据经过时间t_a、t_b预先求出时间常数RC。

在此，在时间数字值TD1、TD2、TD3分别重叠触发信号TRG1、TRG2、TRG3传输到时间数字转换器100A、100B、100C时的布线的延迟等引起的偏移值OF1、OF2、OF3。偏移值OF1、OF2、OF3能够根据使用电压V_in已知的输入信号Sin而得到的时间数字值TD1、TD2、TD3和理论值的差预先求出。并且，数字信号生成部41可以从时间数字值TD1中减去偏移值OF1，从时间数字值TD2中减去偏移值OF2，从时间数字值TD3中减去偏移值OF3，基于减去了偏移值OF1的时间数字值TD1、减去了偏移值OF2的时间数字值TD2和减去了偏移值OF3的时间数字值TD3，生成数字信号DO。由此，降低了重叠于时间数字值TD1、TD2、TD3的偏移值OF1、OF2、OF3引起的A/D转换误差，提高了A/D转换精度。

此外，在由于温度变化、经时变化等而由电阻11和电容器12构成的积分电路的时间常数RC变动的情况下，根据时间常数RC的变动而经过时间t_a、t_b也变动，成为A/D转换精度的降低的原因。因此，在本实施方式中，由于通过采样保持电路52保持输入信号Sin，所以利用保持信号Sinx的电压V_in在经过时间t_a、t_b的计测中不变化的情况，以如下方式补偿时间常数RC的变动。

首先，作为准备，考虑函数f(x)＝exp(-t/x)的泰勒展开。f(x)的RC周围的泰勒展开由式(13)给出。

如果考虑式(13)的到一阶为止的泰勒展开，则由于是f’(x)～t/x²·exp(-t/x)，所以导出式(14)。

假设RC变化ε而成为R’C’＝RC+ε，如果式(6)和式(8)相等，则得到式(15)。

如果使用式(14)对式(15)进行泰勒展开并对exp的项进行展开，则得到式(16)。

如果对变动量ε求解式(16)，则得到式(17)。

在式(17)中，时间常数RC已知，如果求出经过时间t_a、t_b的数字值，则求出变动量ε。

如上所述，数字信号生成部41能够基于时间数字值TD1、时间数字值TD2和时间数字值TD3，计算与经过时间t_a、t_b相对应的时间数字值。因此，数字信号生成部41可以基于时间数字值TD1、时间数字值TD2和时间数字值TD3，计算时间常数RC的变动量ε并生成补偿了变动量ε的数字信号DO。由此，补偿了时间常数RC的变动量，提高了A/D转换精度。

另外，ε的值可以在线逐次更新，也可以离线更新。此外，数字信号生成部41也可以使用对多个ε的值进行滤波处理后的值或进行统计处理后的值来补偿时间常数RC的变动量。此外，在上述例子中，考虑了式(13)的到一阶为止的泰勒展开，但是数字信号生成部41也可以考虑式(13)的高阶的泰勒展开来补偿时间常数RC的变动量。

如上所述，在第二实施方式的A/D转换电路1中，采样保持电路52基于采样时钟信号CLK_samp，对输入信号Sin进行采样并保持，比较对象信号生成部10生成与采样时钟信号CLK_samp同步的特定波形的比较对象信号Sc，比较器20通过对保持信号Sinx的电压V_in和比较对象信号Sc的电压V_c进行比较来生成触发信号TRG1。此外，触发信号TRG3与触发信号TRG1同步。因此，根据保持信号Sinx的电压V_in的电压，触发信号TRG1、TRG3相对于采样时钟信号CLK_samp的产生定时变化。另一方面，触发信号TRG2是基于采样时钟信号CLK_samp的信号，因此触发信号TRG2相对于采样时钟信号CLK_samp的产生定时不依赖于保持信号Sinx的电压V_in的电压而固定。因此，触发信号TRG1、TRG3和触发信号TRG2的相位差根据保持信号Sinx的电压V_in的电压而变化。

并且，时间数字转换器100A计算与基准时钟信号CLK_ref和触发信号TRG1的相位差PD1相对应的时间数字值TD1，时间数字转换器100B计算与基准时钟信号CLK_ref和触发信号TRG2的相位差PD2相对应的时间数字值TD2，时间数字转换器100C计算与基准时钟信号CLK_ref和触发信号TRG3的相位差PD3相对应的时间数字值TD3。因此，时间数字值TD1和时间数字值TD2的差成为触发信号TRG1和触发信号TRG2的相位差、即与保持信号Sinx的电压V_in的电压相对应的值。此外，时间数字值TD3和时间数字值TD2的差成为触发信号TRG3和触发信号TRG2的相位差、即与保持信号Sinx的电压V_in的电压相对应的值。因此，数字信号生成部41能够基于时间数字值TD1、TD2、TD3，生成与保持信号Sinx的电压V_in相对应的数字信号DO。

在此，在时间数字转换器100A、100B、100C中，状态转移部110基于触发信号TRG1、TRG2、TRG3，开始进行状态的转移并输出状态值ST，加权运算部120与基准时钟信号CLK_ref同步，对基于状态值ST的值进行与时间经过相对应的加权并进行预定的运算，由此计算与状态转移部110的状态的转移次数相对应的时间数字值TD1、TD2、TD3。由此，发挥噪声整形效果，由构成A/D转换电路1的各元件的延迟量的偏差等引起的噪声成分移动到高频带，得到S/N比高的时间数字值TD1、TD2、TD3。

由此，根据第二实施方式的A/D转换电路1，通过使用时间数字转换器100A、100B、100C，得到S/N比高的时间数字值TD1、TD2、TD3，因此即使不使电路复杂化，也能够高精度地进行A/D转换。

此外，在第二实施方式的A/D转换电路1中，采样保持电路52基于采样时钟信号CLK_samp对输入信号Sin进行采样并保持，得到基于保持信号Sinx的数字信号DO。因此，根据第二实施方式的A/D转换电路1，即使输入信号Sin的电压变动，保持信号Sinx的电压也固定，因此能够降低与输入信号Sin的电压相对应的采样定时的波动，高精度地进行A/D转换。

另外，在第二实施方式的A/D转换电路1中，由于分频电路50对基准时钟信号CLK_ref进行分频并生成采样时钟信号CLK_samp，所以采样时钟信号CLK_samp与基准时钟信号CLK_ref同步。因此，基准时钟信号CLK_ref和采样时钟信号CLK_samp的相位差固定，与相位差PD2相对应的时间数字值TD2是已知的固定值，也可以省略逻辑反转电路54和时间数字转换器100B。由此，能够减小A/D转换电路1的尺寸。

3.第三实施方式

以下，对于第三实施方式的A/D转换电路，与第一实施方式或第二实施方式相同的构成要素赋予相同的附图标记并省略或简化其说明，主要对与第一实施方式和第二实施方式不同的内容进行说明。

图17是示出第三实施方式的A/D转换电路的构成的图。如图17所示，第三实施方式的A/D转换电路1具备：比较对象信号生成部10、比较器20、定时生成部32、数字信号生成部42、采样保持电路52和时间数字转换器100A。

采样保持电路52基于采样时钟信号CLK_samp对输入信号Sin进行采样并保持，并且输出保持信号Sinx。

比较对象信号生成部10生成与采样时钟信号CLK_samp同步的特定波形的比较对象信号Sc。在第三实施方式中，也与第一实施方式和第二实施方式同样，比较对象信号生成部10包括构成对采样时钟信号CLK_samp进行积分的积分电路的电阻11和电容器12，基于该积分电路的输出信号来生成比较对象信号Sc。

比较器20通过对作为由采样保持电路52保持的输入信号Sin的保持信号Sinx的电压和比较对象信号Sc的电压进行比较，生成触发信号TRG1。

定时生成部32基于触发信号TRG1和采样时钟信号CLK_samp，生成用于指示时间数字转换器100A的动作定时的触发信号TRG1n。具体地说，定时生成部32基于触发信号TRG1的时间事件来产生触发信号TRG1n的时间事件，此外，基于采样时钟信号CLK_samp的时间事件来产生触发信号TRG1n的下一时间事件。

时间数字转换器100A被输入基准时钟信号CLK_ref和触发信号TRG1n，计算与基准时钟信号CLK_ref和触发信号TRG1n的相位差相对应的时间数字值TD1n。具体地说，时间数字转换器100A计算与成为基准时钟信号CLK_ref的基准的时间事件和触发信号TRG1n的时间事件的相位差PD1相对应的时间数字值TD1n。此外，时间数字转换器100A计算与成为基准时钟信号CLK_ref的基准的时间事件和触发信号TRG1n的下一时间事件的相位差PD2相对应的时间数字值TD1n。

在本实施方式中，触发信号TRG1n的预定的时间事件是与触发信号TRG1的时间事件大致相同的定时。例如，触发信号TRG1n的时间事件是上升沿，在触发信号TRG1的时间事件是上升沿的情况下，触发信号TRG1n的上升沿是与触发信号TRG1的上升沿大致相同的定时。此外，触发信号TRG1n的下一时间事件是与采样时钟信号CLK_samp的时间事件大致相同的定时。例如，触发信号TRG1n的时间事件是上升沿，在采样时钟信号CLK_samp的时间事件是上升沿的情况下，触发信号TRG1n的上升沿是与采样时钟信号CLK_samp的上升沿大致相同的定时。因此，时间数字转换器100A计算与基准时钟信号CLK_ref和触发信号TRG1的相位差PD1相对应的时间数字值TD1n，此外，可以认为计算与基准时钟信号CLK_ref和采样时钟信号CLK_samp的相位差PD2相对应的时间数字值TD1n。

数字信号生成部42基于与相位差PD1相对应的时间数字值TD1n和与相位差PD2相对应的时间数字值TD1n，生成与输入信号Sin的电压相对应的数字信号DO。

在图17中，触发信号TRG1相当于“第一触发信号”，采样时钟信号CLK_samp相当于“第二触发信号”。此外，与相位差PD1相对应的时间数字值TD1n相当于“第一时间数字值”，与相位差PD2相对应的时间数字值TD1n相当于“第二时间数字值”。此外，时间数字转换器100A相当于“第一时间数字转换器”。

另外，在本实施方式中，时间数字转换器100A的构成和功能如所述图2～图13中说明的那样。

但是，在本实施方式中，状态转移部110基于触发信号TRG1n，开始进行状态的转移并输出表示状态的状态值ST1，此外，基于触发信号TRG1n，开始进行状态的转移并输出表示状态的状态值ST2。具体地说，状态转移部110根据触发信号TRG1n的时间事件，开始进行状态的转移并输出表示状态的状态值ST1，此外，根据触发信号TRG1n的下一时间事件，开始进行状态的转移并输出表示下一状态的状态值ST2。

此外，加权运算部120与基准时钟信号CLK_ref同步，对基于状态值ST1的值进行与时间经过相对应的加权并进行预定的运算，由此计算与状态转移部110的状态的转移次数相对应的时间数字值TD1n，此外，与基准时钟信号CLK_ref同步，对基于状态值ST2的值进行与时间经过相对应的加权并进行预定的运算，由此计算与状态转移部110的状态的转移次数相对应的时间数字值TD1n。具体地说，加权运算部120基于状态值ST1计算与相位差PD1相对应的时间数字值TD1n，此外，基于状态值ST2计算与相位差PD2相对应的时间数字值TD1n。

时间数字转换器100A的状态转移部110相当于“第一状态转移部”。此外，从时间数字转换器100A的状态转移部110输出的状态值ST1相当于“第一状态信息”，从时间数字转换器100B的状态转移部110输出的状态值ST2相当于“第二状态信息”。此外，时间数字转换器100A的加权运算部120相当于“第一加权运算部”。

图18是示出第三实施方式的A/D转换电路1的动作定时的一个例子的时序图。

如图18所示，比较对象信号Sc的电压与采样时钟信号CLK_samp的上升同步，以由电阻11的电阻值R和电容器12的容量值C的积RC确定的时间常数增加。

在从采样时钟信号CLK_samp的上升沿起的经过时间t_a，在比较对象信号Sc的电压V_c与输入信号Sin的电压V_in交叉的情况下，电压V_in由所述式(6)表示。在式(6)中，由于基准电压V_ref、电阻11的电阻值R和电容器12的容量值C已知，所以这些数字值也已知，如果求出经过时间t_a的数字值，则求出保持信号Sinx的电压V_in的数字值。

如图18所示，在保持信号Sinx的电压V_in高于比较对象信号Sc的电压V_c时，触发信号TRG1成为高电平。触发信号TRG1n的第一个上升沿在与触发信号TRG1的上升沿大致相同的定时产生，触发信号TRG1n的第二个上升沿在与采样时钟信号CLK_samp的上升沿大致相同的定时产生。并且，时间数字转换器100A在触发信号TRG1n为高电平的期间产生p次时钟信号CK的脉冲，生成与成为基准时钟信号CLK_ref的基准的时间事件和触发信号TRG1的时间事件的相位差PD1相对应的时间数字值TD1n。此外，时间数字转换器100A在触发信号TRG1n为高电平的期间产生p次时钟信号CK的脉冲，生成与成为基准时钟信号CLK_ref的基准时间事件和采样时钟信号CLK_samp的时间事件的相位差PD2相对应的时间数字值TD1n。

在图18的例子中，时间数字转换器100A的状态转移部110设定成从开始进行状态转移到得到时间数字值TD1n所需的时间不超过采样时钟信号CLK_samp的半个周期的时间。通过以上述方式进行设定，即使在时间数字转换器100A连续生成时间数字值TD1n的情况下，也能够到状态转移部110开始下一次状态转移为止，结束当前的状态转移。

如图18所示，与相位差PD2相对应的时间数字值TD1n和与相位差PD1相对应的时间数字值TD1n的差是与相当于相位差PD2和相位差PD1的差的时间τ_a相对应的时间数字值。采样时钟信号CLK_samp的一个周期的时间已知，经过时间t_a与从采样时钟信号CLK_samp的一个周期的时间中减去时间τ_a的时间相等，因此求出与经过时间t_a相对应的时间数字值。因此，数字信号生成部42能够基于时间数字值TD1n求出与经过时间t_a相对应的时间数字值。并且，数字信号生成部42使用与经过时间t_a相对应的时间数字值，求出输入信号Sin的电压的数字值并生成具有该数字值的数字信号DO。

另外，为了求出经过时间t_a，需要式(6)中的时间常数RC已知，但是例如能够根据使用电压V_in已知的输入信号Sin而得到的时间数字值TD1、TD2，计算经过时间t_a，并且根据经过时间t_a预先求出时间常数RC。

在此，在分别与相位差PD1、PD2相对应的时间数字值TD1n分别重叠触发信号TRG1和采样时钟信号CLK_samp传输到时间数字转换器100A时的布线的延迟等引起的偏移值OF1、OF2。偏移值OF1、OF2能够根据分别与使用电压V_in已知的输入信号Sin而得到的相位差PD1、PD2相对应的时间数字值TD1n和理论值的差预先求出。并且，数字信号生成部42可以从与相位差PD1相对应的时间数字值TD1n中减去偏移值OF1，从与相位差PD2相对应的时间数字值TD1n中减去偏移值OF2，基于减去了偏移值OF1的时间数字值TD1n和减去了偏移值OF2的时间数字值TD1n，生成数字信号DO。由此，降低了重叠于时间数字值TD1n的偏移值OF1、OF2引起的A/D转换误差，提高了A/D转换精度。

如上所述，在第三实施方式的A/D转换电路1中，采样保持电路52基于采样时钟信号CLK_samp对输入信号Sin进行采样并保持，比较对象信号生成部10生成与采样时钟信号CLK_samp同步的特定波形的比较对象信号Sc，比较器20通过对保持信号Sinx的电压V_in和比较对象信号Sc的电压V_c进行比较来生成触发信号TRG1。因此，根据保持信号Sinx的电压V_in的电压，触发信号TRG1相对于采样时钟信号CLK_samp的产生定时变化，基于触发信号TRG1生成的触发信号TRG1n的产生定时也变化。另一方面，基于采样时钟信号CLK_samp生成的触发信号TRG1n的产生定时不依赖于保持信号Sinx的电压V_in的电压而固定。因此，基于触发信号TRG1生成的触发信号TRG1n和基于采样时钟信号CLK_samp生成的触发信号TRG1n的相位差根据保持信号Sinx的电压V_in的电压而变化。

并且，时间数字转换器100A基于触发信号TRG1n，计算与基准时钟信号CLK_ref和触发信号TRG1的相位差PD1相对应的时间数字值TD1n，此外，计算与基准时钟信号CLK_ref和采样时钟信号CLK_samp的相位差PD2相对应的时间数字值TD1n。

因此，与相位差PD1相对应的时间数字值TD1n和与相位差PD2相对应的时间数字值TD1n的差成为触发信号TRG1和采样时钟信号CLK_samp的相位差、即与保持信号Sinx的电压V_in的电压相对应的值。因此，数字信号生成部42能够基于时间数字值TD1n，生成与保持信号Sinx的电压V_in相对应的数字信号DO。

在此，在时间数字转换器100A中，状态转移部110基于触发信号TRG1，开始进行状态的转移并输出状态值ST1，加权运算部120与基准时钟信号CLK_ref同步，对基于状态值ST1的值进行与时间经过相对应的加权并进行预定的运算，由此计算与状态转移部110的状态的转移次数相对应的时间数字值TD1n。此外，状态转移部110基于采样时钟信号CLK_samp，开始进行状态的转移并输出状态值ST2，加权运算部120与基准时钟信号CLK_ref同步，对基于状态值ST2的值进行与时间经过相对应的加权并进行预定的运算，由此计算与状态转移部110的状态的转移次数相对应的时间数字值TD1n。由此，发挥噪声整形效果，由构成A/D转换电路1的各元件的延迟量的偏差等引起的噪声成分移动到高频带，得到S/N比高的时间数字值TD1n。

由此，根据第三实施方式的A/D转换电路1，通过使用时间数字转换器100A，得到S/N比高的时间数字值TD1n，因此即使不使电路复杂化，也能够高精度地进行A/D转换。

此外，在第三实施方式的A/D转换电路1中，采样保持电路52基于采样时钟信号CLK_samp对输入信号Sin进行采样并保持，得到基于保持信号Sinx的数字信号DO。因此，根据第三实施方式的A/D转换电路1，即使输入信号Sin的电压变动，保持信号Sinx的电压也固定，因此能够降低与输入信号Sin的电压相对应的采样定时的波动，高精度地进行A/D转换。

此外，根据第三实施方式的A/D转换电路1，由于使用一个时间数字转换器100A进行A/D转换，所以与使用两个时间数字转换器100A、100B的第一实施方式的A/D转换电路1、使用三个时间数字转换器100A、100B、100C的第二实施方式的A/D转换电路1相比，能够减小尺寸。

4.第四实施方式

以下，对于第四实施方式的A/D转换电路，与第一实施方式、第二实施方式或第三实施方式相同的构成要素赋予相同的附图标记并省略或简化其说明，主要对与第一实施方式、第二实施方式和第三实施方式不同的内容进行说明。

图19是示出第四实施方式的A/D转换电路的构成的图。如图19所示，第四实施方式的A/D转换电路1具备：比较对象信号生成部10、比较器20、定时生成部30、数字信号生成部43、分频电路50、采样保持电路52和时间数字转换器100A。

分频电路50对基准时钟信号CLK_ref进行分频并生成采样时钟信号CLK_samp。因此，在本实施方式中，采样时钟信号CLK_samp与基准时钟信号CLK_ref同步。

采样保持电路52基于采样时钟信号CLK_samp对输入信号Sin进行采样并保持，并且输出保持信号Sinx。

比较对象信号生成部10生成与采样时钟信号CLK_samp同步的特定波形的比较对象信号Sc。在第四实施方式中，也与第一实施方式、第二实施方式和第三实施方式同样，比较对象信号生成部10包括构成对采样时钟信号CLK_samp进行积分的积分电路的电阻11和电容器12，基于该积分电路的输出信号生成比较对象信号Sc。另外，分频电路50的分频比根据该积分电路的时间常数适当设定。

比较器20通过对作为由采样保持电路52保持的输入信号Sin的保持信号Sinx的电压和比较对象信号Sc的电压进行比较，生成触发信号TRG1。

定时生成部30基于触发信号TRG1，生成用于指示时间数字转换器100A的动作定时的触发信号TRG1n。

时间数字转换器100A被输入基准时钟信号CLK_ref和触发信号TRG1n，计算与基准时钟信号CLK_ref和触发信号TRG1n的相位差相对应的时间数字值TD1。具体地说，时间数字转换器100A计算与成为基准时钟信号CLK_ref的基准的时间事件和触发信号TRG1n的时间事件的相位差PD1相对应的时间数字值TD1。

在本实施方式中，由于采样时钟信号CLK_samp与基准时钟信号CLK_ref同步，所以成为基准时钟信号CLK_ref的基准的时间事件和采样时钟信号CLK_samp的时间事件的相位差PD2已知。因此，与相位差PD2相对应的时间数字值TD2也已知。

数字信号生成部43基于时间数字值TD1和已知的时间数字值TD2，生成与输入信号Sin的电压相对应的数字信号DO。

在图19中，触发信号TRG1相当于“第一触发信号”，采样时钟信号CLK_samp相当于“第二触发信号”。此外，时间数字值TD1相当于“第一时间数字值”相当，时间数字值TD2相当于“第二时间数字值”。此外，时间数字转换器100A相当于“第一时间数字转换器”。

另外，在本实施方式中，时间数字转换器100A的构成和功能如所述图2～图13中说明的那样。

时间数字转换器100A的状态转移部110相当于“第一状态转移部”。此外，从时间数字转换器100A的状态转移部110输出的状态值ST1相当于“第一状态信息”。此外，时间数字转换器100A的加权运算部120相当于“第一加权运算部”。

图20是示出第四实施方式的A/D转换电路1的动作定时的一个例子的时序图。

如图20所示，比较对象信号Sc的电压与采样时钟信号CLK_samp的上升同步，以由电阻11的电阻值R和电容器12的容量值C的积RC确定的时间常数增加。

在从采样时钟信号CLK_samp的上升沿起的经过时间t_a，在比较对象信号Sc的电压V_c与输入信号Sin的电压V_in交叉的情况下，电压V_in由所述式(6)表示。在式(6)中，由于基准电压V_ref、电阻11的电阻值R和电容器12的容量值C已知，所以这些数字值也已知，如果求出经过时间t_a的数字值，则求出保持信号Sinx的电压V_in的数字值。

如图20所示，输入信号Sin的电压V_in高于比较对象信号Sc的电压V_c时，触发信号TRG1成为高电平。触发信号TRG1n的上升沿在与触发信号TRG1的上升沿大致相同的定时产生。并且，如上所述，时间数字转换器100A在触发信号TRG1n为高电平的期间产生p次时钟信号CK的脉冲，生成与成为基准时钟信号CLK_ref的基准的时间事件和触发信号TRG1的时间事件的相位差PD1相对应的时间数字值TD1。

此外，如上所述，由于采样时钟信号CLK_samp与基准时钟信号CLK_ref同步，所以与成为基准时钟信号CLK_ref的基准的时间事件和采样时钟信号CLK_samp的时间事件的相位差PD2相对应的时间数字值TD2已知。

在图20的例子中，时间数字转换器100A的状态转移部110设定成从开始进行状态转移到得到时间数字值TD1所需的时间不超过采样时钟信号CLK_samp的半个周期的时间。通过以上述方式进行设定，即使在时间数字转换器100A连续生成时间数字值TD1的情况下，也能够到状态转移部110开始下一次状态转移为止，结束当前的状态转移。

如图20所示，由于经过时间t_a与相位差PD1和相位差PD2的差相等，所以时间数字值TD1和时间数字值TD2的差是与经过时间t_a相对应的时间数字值。因此，数字信号生成部43能够基于时间数字值TD1和已知的时间数字值TD2，计算与经过时间t_a相对应的时间数字值。并且，数字信号生成部43使用与经过时间t_a相对应的时间数字值，求出输入信号Sin的电压的数字值并生成具有该数字值的数字信号DO。

另外，为了求出经过时间t_a，需要式(6)中的时间常数RC已知，但是例如能够根据使用电压V_in已知的输入信号Sin而得到的时间数字值TD1和已知的时间数字值TD2，计算经过时间t_a，并且根据经过时间t_a预先求出时间常数RC。

在此，在时间数字值TD1重叠触发信号TRG1传输到时间数字转换器100A时的布线的延迟等引起的偏移值OF1。偏移值OF1能够根据使用电压V_in已知的输入信号Sin而得到的时间数字值TD1和理论值的差预先求出。并且，数字信号生成部43可以从时间数字值TD1中减去偏移值OF1，基于减去了偏移值OF1的时间数字值TD1和已知的时间数字值TD2，生成数字信号DO。由此，降低了重叠于时间数字值TD1的偏移值OF1引起的A/D转换误差，提高了A/D转换精度。

如上所述，在第四实施方式的A/D转换电路1中，采样保持电路52基于采样时钟信号CLK_samp对输入信号Sin进行采样并保持，比较对象信号生成部10生成与采样时钟信号CLK_samp同步的特定波形的比较对象信号Sc，比较器20通过对保持信号Sinx的电压V_in和比较对象信号Sc的电压V_c进行比较来生成触发信号TRG1。因此，根据保持信号Sinx的电压V_in的电压，触发信号TRG1相对于采样时钟信号CLK_samp的产生定时变化。因此，触发信号TRG1和采样时钟信号CLK_samp的相位差根据保持信号Sinx的电压V_in的电压而变化。

并且，时间数字转换器100A计算与基准时钟信号CLK_ref和触发信号TRG1的相位差PD1相对应的时间数字值TD1。此外，由于分频电路50对基准时钟信号CLK_ref进行分频并生成采样时钟信号CLK_samp，所以采样时钟信号CLK_samp与基准时钟信号CLK_ref同步。因此，与基准时钟信号CLK_ref和采样时钟信号CLK_samp的相位差相对应的时间数字值TD2是已知的固定值。因此，时间数字值TD1和时间数字值TD2的差成为触发信号TRG1和采样时钟信号CLK_samp的相位差、即与保持信号Sinx的电压V_in的电压相对应的值。因此，数字信号生成部43能够基于时间数字值TD1和已知的时间数字值TD2，生成与保持信号Sinx的电压V_in相对应的数字信号DO。

在此，在时间数字转换器100A中，状态转移部110基于触发信号TRG1，开始进行状态的转移并输出状态值ST，加权运算部120与基准时钟信号CLK_ref同步，对基于状态值ST的值进行与时间经过相对应的加权并进行预定的运算，由此计算与状态转移部110的状态的转移次数相对应的时间数字值TD1。由此，发挥噪声整形效果，由构成A/D转换电路1的各元件的延迟量的偏差等引起的噪声成分移动到高频带，得到S/N比高的时间数字值TD1。

由此，根据第四实施方式的A/D转换电路1，通过使用时间数字转换器100A，得到S/N比高的时间数字值TD1，因此即使不使电路复杂化，也能够高精度地进行A/D转换。

此外，在第四实施方式的A/D转换电路1中，采样保持电路52基于采样时钟信号CLK_samp对输入信号Sin进行采样并保持，得到基于保持信号Sinx的数字信号DO。因此，根据第四实施方式的A/D转换电路1，即使输入信号Sin的电压变动，保持信号Sinx的电压也固定，因此能够降低与输入信号Sin的电压相对应的采样定时的波动，高精度地进行A/D转换。

此外，根据第四实施方式的A/D转换电路1，使用一个时间数字转换器100A进行A/D转换，因此与使用两个时间数字转换器100A、100B的第一实施方式的A/D转换电路1、使用三个时间数字转换器100A、100B、100C的第二实施方式的A/D转换电路1相比，能够减小尺寸。

此外，根据第四实施方式的A/D转换电路1，由于能够在采样时钟信号CLK_samp的每一个周期进行A/D转换，所以与A/D转换需要采样时钟信号CLK_samp的两个周期的第三实施方式的A/D转换电路1相比，能够高速地进行A/D转换。

5.变形例

在第一实施方式、第三实施方式或第四实施方式的A/D转换电路1中，数字信号生成部40、42、43分别计算与经过时间t_a相对应的时间数字值，该经过时间t_a从采样时钟信号CLK_samp的上升沿到比较对象信号Sc的电压V_c与输入信号Sin的电压V_in交叉为止，但是也可以计算与经过时间t_b相对应的时间数字值，该经过时间t_b从采样时钟信号CLK_samp的下降沿到比较对象信号Sc的电压V_c与输入信号Sin的电压V_in交叉为止。由于输入信号Sin的电压V_in越低而经过时间t_b越小，所以数字信号生成部40、42、43能够分别使用与经过时间t_b相对应的时间数字值，求出输入信号Sin的电压V_in的数字值并生成具有该数字值的数字信号DO。

此外，与第二实施方式的A/D转换电路1同样，在第一实施方式、第三实施方式或第四实施方式的A/D转换电路1中，数字信号生成部40、42、43也可以分别计算时间常数RC的变动量ε，生成补偿了变动量ε的数字信号DO。

此外，在上述各实施方式中，也可以将状态转移部110和转移状态获取部130以图21所示的方式变形。在图21的例子中，状态转移部110基于触发信号TRG，开始内部状态转移的状态转移并输出表示内部状态的状态信息。如图21所示，状态转移部110包括：异或电路211、与非电路212、累计器213、模运算器214、量化器215、多级延迟线216和累计器217。

异或电路211输出触发信号TRG和从量化器215输出的量化信号QT的异或信号EX。异或信号EX在触发信号TRG的逻辑电平和量化信号QT的逻辑电平不同时成为高电平，在触发信号TRG的逻辑电平和量化信号QT的逻辑电平相同时成为低电平。

与非电路212输出作为异或信号EX和从多级延迟线216输出的信号D[n]的与非信号的时钟信号CK。时钟信号CK在异或信号EX和信号D[n]均为高电平时成为低电平，在异或信号EX和信号D[n]中的至少一方为低电平时成为高电平。

每当产生时钟信号CK的上升沿时，累计器213累计1并输出累计值CE。换句话说，累计器213对时钟信号CK的上升沿进行计数并输出累计值CE。另外，累计器213也可以对时钟信号CK的下降沿进行计数。

模运算器214将累计值CE作为被除数、将预定值作为除数进行模运算。即，模运算器214输出将累计值CE作为被除数、将预定值作为除数进行除法计算时的余数值MD。适当设定作为除数的预定值。

量化器215通过将余数值MD与预定的阈值进行比较，输出对余数值MD进行量化后的量化信号QT。换句话说，量化器215输出将余数值MD作为被除数、将阈值作为除数进行除法计算后的商作为量化信号QT。

多级延迟线216具有多个延迟元件，具体地说具有n+1个延迟元件218-0～218-n。n是1以上的整数。多级延迟线216是n+1个延迟元件218-0～218-n连接成链状的延迟线，具有一个输入端和n个输出端。这种多级延迟线216也被称为带抽头的延迟线(TDL：TappedDelay Line，抽头延迟线)。延迟元件218-0～218-n分别是缓冲元件或逻辑反转元件。以下，说明延迟元件218-0～218-n全部是缓冲元件的情况。

多级延迟线216的最前头的延迟元件218-0的输入端成为多级延迟线216的输入端。此外，延迟元件218-0～218-n的各输出端成为多级延迟线216的n个输出端。从多级延迟线216的n个输出端从多级延迟线216的输入端侧开始依次输出信号D[0]～D[n]。

时钟信号CK输入到多级延迟线216的输入端。时钟信号CK从低电平变化为高电平，通过高电平的时钟信号CK在延迟元件218-0中传输，信号D[0]从低电平变化为高电平。并且，通过高电平的信号D[i-1]在延迟元件218-i中传输，信号D[i]从低电平变化为高电平。i是1以上、n以下的任意整数。即，高电平的信号依次在延迟元件218-0～218-n中传输，信号D[0]～D[n]依次从低电平变化为高电平。

同样，时钟信号CK从高电平变化为低电平，通过低电平的时钟信号CK在延迟元件218-0中传输，信号D[0]从高电平变化为低电平。并且，通过低电平的信号D[i-1]在延迟元件218-i中传输，信号D[i]从高电平变化为低电平。i是1以上、n以下的任意整数。即，低电平的信号依次在延迟元件218-0～218-n中传输，信号D[0]～D[n+1]依次从高电平变化为低电平。

每当产生时钟信号CK的上升沿时，累计器217累计1并输出m+1位的信号q[m：0]。m是0以上的整数。换句话说，累计器217对时钟信号CK的上升沿进行计数并输出信号q[m：0]。即，信号q[m：0]与时钟信号CK的边沿的计数信息对应。另外，累计器217也可以对时钟信号CK的下降沿进行计数。

图22是示出状态转移部110的各信号的波形的一个例子的图。图22是如下情况的例子：n是6，m是2，模运算器204的模运算中的除数是16，量化器205的量化的阈值是8。

在图22的例子中，如果触发信号TRG的逻辑电平变化，则异或信号EX从低电平变化为高电平，在异或信号EX为高电平的期间连续产生时钟信号CK的脉冲。累计值CE在时钟信号CK的每个上升沿逐次增加1，余数值MD伴随累计值CE的增加而增加，并且每当累计值CE成为16的整数倍时被初始化为0。量化信号QT在余数值MD为7以下时成为低电平，在余数值MD为8以上时成为高电平。如果量化信号QT的逻辑电平变化，则异或信号EX从高电平变化为低电平，时钟信号CK的脉冲的产生停止。

在图22的例子中，每当触发信号TRG的逻辑电平变化时，时钟信号CK的逻辑电平反转16次而产生8次脉冲，但是如果改变模运算器204的模运算中的除数和量化器205的量化的阈值，则时钟信号CK的脉冲数也改变。例如，在模运算器204的模运算中的除数是2p、量化器205的量化的阈值是p的情况下，每当触发信号TRG的逻辑电平变化时，时钟信号CK的逻辑电平反转2p次而产生p次脉冲。并且，每当时钟信号CK的逻辑电平变化时，信号q[2：0]逐次增加1。此外，每当时钟信号CK的逻辑电平变化时，信号D[6：0]的各位依次变化。

在此，由信号q[2：0]和信号D[6：0]构成的10位的信号的值伴随时间的经过而变化。因此，如果与该10位的信号的值对应地定义状态转移部110的内部状态，则状态转移部110基于触发信号TRG，开始内部状态转移的状态转移，作为表示内部状态的状态信息输出状态值ST，该状态值ST由从累计器217输出的信号q[2：0]和从多级延迟线216输出的信号D[6：0]构成。

返回图21的说明，转移状态获取部130是锁存电路，该锁存电路基于锁存信号锁存并保持状态转移部110所输出的状态信息。锁存信号是时钟信号CLK_ref，状态信息是由信号q[m：0]和信号D[n：0]构成的状态值ST。如图21所示，转移状态获取部130包括n+1个D触发器231-0～231-n和由m+1个D触发器构成的m+1位的寄存器232。

D触发器231-0～231-n分别与时钟信号CLK_ref的上升沿同步，分别获取信号D[0]～D[n]，并且保持与信号D[0]～D[n]的各逻辑电平相对应的信号S[0]～S[n]。

此外，寄存器232与时钟信号CLK_ref的上升沿同步，获取信号q[m：0]，并且保持与信号q[2：0]的值相对应的信号Q[m：0]。

以上述方式构成的转移状态获取部130作为锁存电路发挥功能，该锁存电路在时钟信号CLK_ref的上升沿的定时锁存并保持表示状态转移部110的内部状态的状态值ST。并且，转移状态获取部130输出由信号Q[m：0]和信号S[n：0]构成的状态值LST。

在此，在信号S[0]的值是1的情况下，包含于信号S[m：0]的值为1的位数表示在时钟信号CLK_ref的上升沿的定时在多级延迟线216中传输的高电平的时钟信号CK的位置。同样，在信号S[0]的值是0的情况下，包含于信号S[m：0]的值为0的位数表示在时钟信号CLK_ref的上升沿的定时在多级延迟线216中传输的低电平的时钟信号CK的位置。此外，信号Q[m：0]的值表示时钟信号CLK_ref的上升沿数。

因此，虽然省略图示，但是转移状态获取部130的后级的状态转移计数部150能够通过对状态值LST进行预定的运算，计算从发生触发信号TRG的时间事件起的状态转移部110的状态转移次数，并且能够通过计算连续的两个状态转移次数的计算值的差来计算计数值CNT。

此外，在上述各实施方式中，可以将状态转移部110和转移状态获取部130以图23所示的方式变形。在图23的例子中，状态转移部110基于触发信号TRG，开始内部状态转移的状态转移并输出表示内部状态的状态信息。如图23所示，状态转移部110包括：异或电路211、与非电路212、累计器213、模运算器214、量化器215、多级延迟线216和同步转移部219。

由于异或电路211和与非电路212的功能与图21相同，所以省略其说明。

同步转移部219对从与非电路212输出的时钟信号CK的边沿进行计数。同步转移部219是状态与时钟信号CK同步地转移的状态机，从同步转移部219输出的m+1位的信号q[m：0]是表示状态的信号。m是0以上的整数。每当时钟信号CK的逻辑电平反转时，同步转移部219的状态转移，因此信号q[m：0]与时钟信号CK的边沿的计数信息对应。此外，同步转移部219输出供给到多级延迟线216的输入端的信号dout。

同步转移部219在从任意的状态转移到下一状态时仅变化信号q[m：0]的m+1位中的1位。即，同步转移部219的状态转移的前后的信号q[m：0]的汉明距离是1。例如，同步转移部219可以是格雷码计数器。

图24示出同步转移部219为格雷码计数器且m为2时的状态转移表。另外，在图24和以下的说明中，将低电平、高电平分别记载为0、1。在图24的例子中，同步转移部219具有T0～T7的八个状态。并且，同步转移部219在信号q[2：0]为“000”的状态T0下，如果时钟信号CK为低电平，则维持状态T0，如果时钟信号CK为低电平，则信号q[2：0]的位0从0变化为1并转移至状态T1。此外，同步转移部219在信号q[2：0]为“001”的状态T1下，如果时钟信号CK为低电平，则信号q[2：0]的位1从0变化为1并转移至状态T2，如果时钟信号CK为高电平，则维持状态T1。此外，同步转移部219在信号q[2：0]为“011”的状态T2下，如果时钟信号CK为低电平，则维持状态T2，如果时钟信号CK为高电平，则信号q[2：0]的位0从1变化为0并转移至状态T3。此外，同步转移部219在信号q[2：0]为“010”的状态T3下，如果时钟信号CK为低电平，则信号q[2：0]的位2从0变化为1并转移至状态T4，如果时钟信号CK为高电平，则维持状态T3。此外，同步转移部219在信号q[2：0]为“110”的状态T4下，如果时钟信号CK为低电平，则维持状态T4，如果时钟信号CK为高电平，则信号q[2：0]的位0从0变化为1并转移至状态T5。此外，同步转移部219在信号q[2：0]为“111”的状态T5下，如果时钟信号CK为低电平，则信号q[2：0]的位1从1变化为0并转移至状态T6，如果时钟信号CK为高电平，则维持状态T5。此外，同步转移部219在信号q[2：0]为“101”的状态T6下，如果时钟信号CK为低电平，则维持状态T6，如果时钟信号CK为高电平，则信号q[2：0]的位0从1变化为0并转移至状态T7。此外，同步转移部219在信号q[2：0]为“100”的状态T7下，如果时钟信号CK为低电平，则信号q[2：0]的位2从1变化为0并转移至状态T0，如果时钟信号CK为高电平，则维持状态T7。

在图24的例子中，同步转移部219在从状态T0转移到状态T7之后返回状态T0，但是在任何状态转移中，信号q[2：0]都仅变化1位。因此，同步转移部219的状态转移的前后的信号q[2：0]的汉明距离是1。

此外，在图24的例子中，信号dout在状态T0、状态T2、状态T4和状态T6下是0，在状态T1、状态T3、状态T5和状态T7下是1。因此，每当状态转移时信号dout的逻辑电平反转。

返回图23的说明，累计器213在产生信号dout的每个上升沿累计1并输出累计值CE。换句话说，累计器213对信号dout的上升沿进行计数并输出累计值CE。另外，累计器213也可以对信号dout的下降沿进行计数。

由于模运算器214和量化器215的功能与图21相同，所以省略其说明。此外，输入的信号不是时钟信号CK而是信号dout，但是多级延迟线216的构成和功能与图21相同，因此省略其说明。

图25是示出状态转移部110的各信号的波形的一个例子的图。图25是如下情况的例子：n是6，m是2，模运算器204的模运算中的除数是16，量化器205的量化的阈值是8。

在图25的例子中，如果触发信号TRG的逻辑电平变化，则异或信号EX从低电平变化为高电平，在异或信号EX为高电平的期间连续产生时钟信号CK的脉冲。累计值CE在时钟信号CK的每个上升沿逐次增加1，余数值MD伴随累计值CE的增加而增加，每当累计值CE成为16的整数倍时被初始化为0。量化信号QT在余数值MD为7以下时成为低电平，在余数值MD为8以上时成为高电平。如果量化信号QT的逻辑电平变化，则异或信号EX从高电平变化为低电平，时钟信号CK的脉冲的产生停止。

在图25的例子中，每当触发信号TRG的逻辑电平变化时，时钟信号CK的逻辑电平反转16次而产生8次脉冲，但是如果改变模运算器204的模运算中的除数和量化器205的量化的阈值，则时钟信号CK的脉冲数也改变。例如，在模运算器204的模运算中的除数是2p、量化器205的量化的阈值是p的情况下，每当触发信号TRG的逻辑电平变化时，时钟信号CK的逻辑电平反转2p次而产生p次脉冲。并且，每当时钟信号CK的逻辑电平变化时，同步转移部219的状态、即信号q[2：0]的1位变化，信号dout的逻辑电平也变化。此外，每当信号dout的逻辑电平变化时，信号D[6：0]的各位依次变化。

在此，由信号q[2：0]和信号D[6：0]构成的10位的信号的值伴随时间的经过而变化。因此，如果与该10位的信号的值对应地定义状态转移部110的内部状态，则状态转移部110基于触发信号TRG，开始内部状态转移的状态转移，作为表示内部状态的状态信息输出状态值ST，该状态值ST由从同步转移部219输出的信号q[2：0]和从多级延迟线216输出的信号D[6：0]构成。

返回图23的说明，转移状态获取部130作为锁存电路发挥功能，该锁存电路在时钟信号CLK_ref的上升沿的定时锁存并保持表示状态转移部110的内部状态的状态值ST。并且，转移状态获取部130输出由信号Q[m：0]和信号S[n：0]构成的状态值LST。由于转移状态获取部130的功能与图21相同，所以省略其详细说明。

在此，在信号S[0]的值是1的情况下，包含于信号S[m：0]的值为1的位数表示在时钟信号CLK_ref的上升沿的定时在多级延迟线216中传输的高电平的信号dout的位置。同样，在信号S[0]的值是0的情况下，包含于信号S[m：0]的值为0的位数表示在时钟信号CLK_ref的上升沿的定时在多级延迟线216中传输的低电平的信号dout的位置。此外，信号Q[m：0]的值表示时钟信号CLK_ref的边沿数。

因此，虽然省略图示，但是转移状态获取部130的后级的状态转移计数部150能够通过对状态值LST进行预定的运算，计算从发生触发信号TRG的时间事件起的状态转移部110的状态转移次数，并且能够通过计算连续的两个状态转移次数的计算值的差来计算计数值CNT。

此外，当状态转移部110的内部状态从任意的状态转移至下一状态时，由信号q[m：0]和信号D[n：0]构成的状态值ST仅变化1位。即，状态转移部110的状态转移的前后的状态信息的汉明距离是1。因此，由于状态转移部110从任意的状态转移至下一状态时不经由其他状态，所以即使在时钟信号CLK_ref的上升沿的定时和状态转移部110的状态转移的定时大致一致的情况下，转移状态获取部130也能够锁存与状态转移的前后的两个状态中任一个相对应的状态值ST。因此，降低了转移状态获取部130获取错误的状态信息的可能性。

本发明不限定于本实施方式，能够在本发明的宗旨的范围内进行各种变形实施。

例如，可以将第一实施方式的一部分适当地置换为第二实施方式～第四实施方式中的任意一部分。同样，也可以将第二实施方式的一部分适当地置换为第一实施方式、第三实施方式、第四实施方式中的任意一部分。同样，也可以将第三实施方式的一部分适当地置换为第一实施方式、第二实施方式、第四实施方式中的任意一部分。同样，也可以将第四实施方式的一部分适当地置换为第一实施方式～第三实施方式中的任意一部分。

上述实施方式和变形例是一个例子，并不限定于此。例如，也能够适当地组合各实施方式和各变形例。

本发明包括与在实施方式中说明的构成实质上相同的构成(例如功能、方法和结果相同的构成或目的和效果相同的构成)。此外，本发明包括置换了在实施方式中说明的构成的非本质的部分的构成。此外，本发明包括起到与在实施方式中说明的构成相同的作用效果的构成或能够达成相同目的的构成。此外，本发明包括在实施方式中说明的构成中附加了公知技术的构成。

Claims (9)

1.一种A/D转换电路，其特征在于，具备：

比较对象信号生成部，生成与采样时钟信号同步的特定波形的比较对象信号；

比较器，通过对输入信号的电压和所述比较对象信号的电压进行比较，生成第一触发信号；

第一时间数字转换器，计算与基准时钟信号和所述第一触发信号的相位差相对应的第一时间数字值；

数字信号生成部，基于所述第一时间数字值和第二时间数字值生成与所述输入信号的电压相对应的数字信号，所述第二时间数字值与所述基准时钟信号和基于所述采样时钟信号的第二触发信号的相位差对应，

所述第一时间数字转换器包括：

第一状态转移部，基于所述第一触发信号，开始进行状态的转移并输出表示所述状态的第一状态信息；以及

第一加权运算部，通过与所述基准时钟信号同步，对基于所述第一状态信息的值进行与时间经过相对应的加权并进行预定的运算，计算与所述第一状态转移部的所述状态的转移次数相对应的所述第一时间数字值。

2.根据权利要求1所述的A/D转换电路，其特征在于，

所述第一状态转移部基于所述第二触发信号，开始所述状态的转移并输出表示所述状态的第二状态信息，

所述第一加权运算部通过与所述基准时钟信号同步，对基于所述第二状态信息的值进行与时间经过相对应的加权并进行所述运算，计算与所述第一状态转移部的所述状态的转移次数相对应的所述第二时间数字值。

3.根据权利要求1所述的A/D转换电路，其特征在于，

所述A/D转换电路具备计算所述第二时间数字值的第二时间数字转换器，

所述第二时间数字转换器包括：

第二状态转移部，基于所述第二触发信号，开始进行状态的转移并输出表示所述状态的第二状态信息；以及

第二加权运算部，通过与所述基准时钟信号同步，对基于所述第二状态信息的值进行与时间经过相对应的加权并进行所述运算，计算与所述第二状态转移部的所述状态的转移次数相对应的所述第二时间数字值。

4.根据权利要求3所述的A/D转换电路，其特征在于，

所述A/D转换电路具备计算第三时间数字值的第三时间数字转换器，所述第三时间数字值与所述基准时钟信号和与所述第一触发信号同步的第三触发信号的相位差对应，

所述第三时间数字转换器包括：

第三状态转移部，基于所述第三触发信号，开始进行状态的转移并输出表示所述状态的第三状态信息；以及

第三加权运算部，与所述基准时钟信号同步，对基于所述第三状态信息的值进行与时间经过相对应的加权并进行所述运算，计算与所述第三状态转移部的所述状态的转移次数相对应的所述第三时间数字值，

所述数字信号生成部基于所述第一时间数字值、所述第二时间数字值和所述第三时间数字值，生成所述数字信号。

5.根据权利要求1至4中任一项所述的A/D转换电路，其特征在于，

所述比较对象信号生成部具备对所述采样时钟信号进行积分的积分电路，基于所述积分电路的输出信号生成所述比较对象信号。

6.根据权利要求5所述的A/D转换电路，其特征在于，

所述数字信号生成部基于所述第一时间数字值、所述第二时间数字值、以及与所述基准时钟信号和与所述第一触发信号同步的第三触发信号的相位差相对应的第三时间数字值，计算所述积分电路的时间常数的变动量，生成补偿了所述变动量的所述数字信号。

7.根据权利要求1至4中任一项所述的A/D转换电路，其特征在于，

所述A/D转换电路具备基于所述采样时钟信号对所述输入信号进行采样并保持的采样保持电路，

所述比较器通过对由所述采样保持电路保持的所述输入信号的电压和所述比较对象信号的电压进行比较，生成所述第一触发信号。

8.根据权利要求1至4中任一项所述的A/D转换电路，其特征在于，

所述采样时钟信号与所述基准时钟信号同步。

9.根据权利要求1至4中任一项所述的A/D转换电路，其特征在于，

所述数字信号生成部从所述第一时间数字值中减去偏移值，基于减去了所述偏移值的所述第一时间数字值，生成所述数字信号。

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