CN104218951A

CN104218951A - 半导体器件以及半导体器件的操作方法

Info

Publication number: CN104218951A
Application number: CN201410236330.0A
Authority: CN
Inventors: 川野孝浩
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2013-05-30
Filing date: 2014-05-30
Publication date: 2014-12-17
Anticipated expiration: 2034-05-30
Also published as: JP2014236225A; US9722625B2; US20160204792A1; US9306593B2; CN104218951B; US20140354461A1; JP6085523B2

Abstract

本发明涉及半导体器件以及半导体器件的操作方法。半导体器件包括模拟-数字转换电路。模拟-数字转换电路包括延迟单元阵列和编码器。延迟单元阵列包含n个串联耦合的延迟单元，接收基准时钟信号，并利用模拟输入信号作为用于每一级中的延迟单元的电源电压。编码器对于来自延迟单元阵列的每一级的延迟单元的输出信号进行编码，并输出编码后的输出信号作为数字输出信号。n个延迟单元包括对于每个延迟单元加权的延迟量。编码器通过对应于延迟单元级的数目的加权，来对延迟单元阵列的每一级中的延迟单元的输出信号进行编码。

Description

半导体器件以及半导体器件的操作方法

相关申请的交叉引用

于2013年5月30日提交的日本专利申请No.2013-114404的公开，包括说明书、附图和摘要，通过引用将其全部并入本文中。

技术领域

本发明涉及一种半导体器件，并且其在用于例如进行模拟-数字转换的电路中时是有效的。

背景技术

近年来在诸如手持设备的电子设备的小型化方面取得了许多进展，增加了对安装在这些类型的电子设备中的部件的小型化和省电的需求。另一方面，信息处理技术的发展也增加了对将模拟信号转换为数字信号的模拟-数字转换器的更高精度的需求。从而对小型的且高精度的模拟-数字转换器的需求正在增加。

已知一种用于允许小型化的模拟-数字转换的技术，为时间-数字转换器(TDC)。例如，在日本专利登记No.4545439(对应国际专利申请公布No.WO03050637(A2))中公开了一种电压控制器。该电压控制器包括模拟-数字转换器(ADC)、补偿器(300)和调制器(400)。该模拟-数字转换器(ADC)将模拟输入转换成数字输入。补偿器(300)包含查找表(302)，并且基于数字误差信号设定数字控制信号(154)。调制器(400)响应于设定的数字控制信号提供电源控制信号(156)。该电压控制器调整具有开关时段的开关功率转换器的输出电压。模拟-数字转换器(ADC)包括延迟线模拟-数字转换器(700)，该延迟线模拟-数字转换器(700)包含延迟单元阵列(740)。延迟单元阵列(740)包括多个延迟线单元。提供耦合至延迟线模拟-数字转换器的检测电压源(108)，以在开关功率转换器的每个开关时段期间采样一次检测电压。提供耦合至延迟线模拟-数字转换器的基准电压源(106)。提供耦合至延迟线模拟-数字转换器的测试电压源(704)。提供开关以使检测电压和基准电压与开关功率转换器的开关时段同步，并且将该电压选择性地提供给延迟线模拟-数字转换器。提供多个抽头(752，754)来测量测试信号沿着延迟线的传输程度。提供校准器。在开关功率转换器的开关时段内，该校准器设定当将基准电压供应给延迟线模拟-数字转换器时测试信号沿着延迟线的传输程度和当将检测电压供应给延迟线模拟-数字转换器时测试信号沿着延迟线的传输程度之间的差。然后供应表示检测电压和基准电压之间的差的数字误差信号。提供校准器，以便在开关功率转换器的开关时段内设定当将基准电压供应给延迟线模拟-数字转换器时测试信号沿着延迟线的传输程度和当将检测电压提供给延迟线模拟-数字转换器时测试信号沿着延迟线的传输程度之间的差；并供应表示检测电压和基准电压之间的差的数字误差信号。将相关的数字误差信号供应给补偿器，以设定数字控制信号。在开关功率转换器的开关时段内使延迟线模拟-数字转换器中的每个延迟单元复位。

在日本专利登记No.4575420(对应于美国专利申请公布No.US2009146630(A1))中公开了用于半导体器件的相关技术。该半导体器件包括开关电源电路、数字控制电路以及死区时间设定器电路。该开关电源电路包括串联耦合的两个半导体开关元件。数字控制电路将开关脉冲供应给半导体开关元件以使半导体开关元件接通/关断。死区时间设定器电路设定两个半导体开关元件都断开的死区时间。死区时间设定器电路包括延迟产生器电路、选择器电路和延迟调节器电路。延迟产生器电路包括多个延迟元件，它们的延迟值彼此不同且从初级到最后一级按照小延迟值的顺序串联耦合，并且总的延迟值比输入到初级的脉冲信号周期小。通过关于脉冲信号的上升沿从初级到最后一级顺序地传送脉冲信号，延迟产生器电路使每个延迟元件的输出信号的上升沿延迟，以产生脉冲边沿，其中脉冲信号的周期被分成多个周期。选择器电路由每个延迟元件的输出信号输入，并且将从输出信号中选择的一个输出信号输出给数字控制电路，作为设定死区时间的信号。延迟调节器电路从来自每个延迟元件的输出信号中选择输出信号，以将开关脉冲的占空比设定为最小，并将该(输出)信号输出到选择器电路。

发明内容

上面描述的电压控制器的模拟-数字转换器(ADC)有以下问题。模拟-数字转换器(ADC)中所需的模拟-数字转换精度越高，延迟单元阵列(740)和触发器组(750)所需要的电路尺寸就越大，并且整个模拟-数字转换器(ADC)的电路尺寸变大。因此，模拟-数字转换精度越高，电路表面积的增加就越大，使得最小化这些部件和减小电路规模变得不可能。

在上面描述的电压控制器的模拟-数字转换器(ADC)中出现上述类型的问题的原因如下。当例如模拟-数字转换器(ADC)的精度为10位时，延迟单元阵列(740)的延迟单元和触发器组(750)的触发器每个都需要2¹⁰＝1024个单位。来自这些触发器的输出不改变地输入到编码器电路(730)，并且位精度增加。因此位精度越高，模拟-数字转换器(ADC)中延迟单元和触发器的数量增加越多，并且编码器电路的表面积变得就越大。因此该模拟-数字转换器(ADC)的电路规模随着位精度的增加而变大。因此需要能够在小规模电路中执行高精度模拟-数字转换的技术。

由本发明的说明书的描述和附图，本发明的其它问题和新的特征将变得显而易见。

根据本发明的一方面，该半导体器件包括利用时间-数字转换技术(TDC)的模拟-数字转换电路。该模拟-数字转换电路包含具有加权的延迟量的多级延迟单元和加权编码器。该编码器通过对应延迟单元的级的级数的加权，来对从每一级延迟单元输出的加权信号进行编码。

根据本发明的该方面，可以以小规模电路执行高精度的模拟-数字转换。

附图说明

图1是示出第一实施例的模拟-数字转换器的结构的示例的框图；

图2是示出第一实施例的模拟-数字转换器的操作的示例的时序图；

图3是示出当利用第一实施例的模拟-数字转换器时将模拟输入信号转换成模拟-数字转换输出信号的转换特性的曲线图；

图4是第一实施例中的用于加权编码器输入、二进制转换编码器输入和模拟-数字转换输出信号的真值表；

图5是示出第二实施例的模拟-数字转换器的结构的示例的框图；

图6是示出第二实施例的模拟-数字转换器的操作的示例的时序图；

图7A是示出当通过利用第二实施例的模拟-数字转换器减少延迟单元的延迟量时用于将模拟输入信号转换成模拟-数字转换输出信号的转换特性的曲线图；

图7B是示出当通过利用第二实施例的模拟-数字转换器增加延迟单元的延迟量时用于将模拟输入信号转换成模拟-数字转换输出信号的转换特性的曲线图；

图8是示出第三实施例的模拟-数字转换器的结构的示例的框图；

图9是示出第三实施例的模拟-数字转换器的操作的示例的时序图；

图10是示出第四实施例的模拟-数字转换器的结构的示例的框图；

图11是示出用作包括根据第五实施例的模拟-数字转换器的半导体器件的数字控制电源器件的结构的示例的框图；

图12是示出第五实施例的数字控制电源器件的运算处理的流程图；

图13是示出当利用第五实施例的数字控制电源器件时的平滑输出电压的瞬态特性的曲线图；

图14是示出当利用第五实施例的数字控制电源器件时的模拟-数字转换器输出的瞬态特性的曲线图；

图15是示出用作包括第六实施例的模拟-数字转换器的半导体器件的用于无线通信的收发器器件的结构的示例的框图；和

图16是示出第六实施例的模拟-数字转换器中的输入电压的时间变化(时间改变？)的曲线图。

具体实施方式

接下来将参照附图描述本实施例的半导体器件和半导体器件的操作方法。

第一实施例

接下来描述包含本实施例的模拟-数字转换器的半导体器件的结构。图1是示出本实施例的模拟-数字转换器200的结构的示例的框图。模拟-数字转换器200包括延迟单元阵列210和编码器310。

延迟单元阵列210包括n个串联耦合的延迟单元211至220(n级：n为2以上的自然数)。延迟单元阵列210由(基准)时钟信号202输入，并且利用模拟输入信号201作为延迟单元211，……，220中每一级的电源电压。编码器310对延迟单元阵列210的延迟单元211，……，220的每一级的延迟单元输出信号231，……，240进行编码，并且输出这些编码信号作为模拟-数字转换输出信号206(数字输出信号)。然而，n个延迟单元211至220包括对于延迟单元211，……，220每一个加权的延迟量。编码器310通过对应于延迟单元211，……，220的级数的加权，对延迟单元阵列210的延迟单元211，……，220每一级的延迟单元输出信号231，……，240进行编码。

本实施例的n个延迟单元211至220包含对于延迟单元211，……，220每一个加权的延迟量。换句话说，对于每个延迟单元211至220，n个延迟单元211至220具有不同的延迟量(然而这些可部分包含相同量的延迟量)。因此，具有大的延迟量的延迟单元包含对应于多个位的延迟量。这里，将延迟单元被定义为包含对应于一个位的延迟量，作为单位延迟单元，延迟单元还被定义为包含对应于多个位的延迟量，作为功能与多个单位延迟单元相同的一个延迟单元。因此，在本实施例中，共同利用具有大的延迟量的延迟单元而不仅仅是单位延迟单元，与当仅利用单位延迟单元时相比允许减少延迟单元的数量。换句话说，能够减小延迟单元阵列210的电路表面积。而且，随着延迟单元的数量减少，也能够减少输入到编码器310的信号的数量，使得也能够减少用于处理这些信号的处理器电路。本实施例能够以这种方式减少编码器310的电路表面积。此外，随着处理器电路的数量和延迟单元的数量减少，也能够减少延迟单元阵列210和编码器310内的元件的数量。本实施例能够以这种方式减少功耗。而且，随着减少元件的数量，布线布局变得更简单，使得电路设计更容易实现。

在下文，描述具有10位转换精度的模拟-数字转换器200的示例。

延迟单元阵列210包括串联耦合的延迟单元211至220。延迟单元211至220包含不同的延迟量。然而，延迟单元211至220的一部分可包含相同的延迟量。例如，将延迟单元215设定为具有延迟量为1的延迟单元(单位延迟单元)。将延迟单元216设定为具有延迟量为1的延迟单元。将延迟单元214和延迟单元217设定为具有比延迟单元215大32倍的延迟量的延迟单元。将延迟单元213和延迟单元218设定为具有比延迟单元215大64倍的延迟量的延迟单元。将延迟单元212和延迟单元219设定为具有比延迟单元215大128倍的延迟量的延迟单元。将延迟单元211和延迟单元220设定为具有比延迟单元216大256倍的延迟量的延迟单元。然而在本实施例中，每个延迟单元的延迟量仅是一示例，并且每个延迟单元可包含不同的其它延迟量。

延迟单元211是通过模拟输入信号201、时钟信号202和反相时钟信号204输入的，并输出延迟单元输出信号231，其中反相时钟信号204是由对时钟信号202进行逻辑反相的反相器230生成的。然而，模拟输入信号201和反相时钟信号204被输入到延迟单元211的电源节点。时钟信号202被输入到延迟单元211的输入节点。延迟单元输出信号231，即，被延迟了延迟单元211的延迟量的时钟信号202，从延迟单元211的输出节点输出。

延迟单元212是由模拟输入信号201、反相时钟信号204和延迟单元输出信号231输入的，并且输出延迟单元输出信号232。然而，模拟输入信号201和反相时钟信号204被输入到延迟单元212的电源节点。延迟单元输出信号231被输入到延迟单元212的输入节点。延迟单元输出信号232，即，被延迟了延迟单元212的延迟量的延迟单元输出信号231，从延迟单元212的输出节点输出。

以相同的方式，模拟输入信号201、反相时钟信号204和延迟单元输出信号232至239分别被输入到延迟单元213至220(70个单位)，并且延迟单元213至220分别输出延迟单元输出信号233至240。然而，模拟输入信号201和反相时钟信号204被输入到延迟单元213至220的电源节点。延迟单元输出信号232至239被输入到延迟单元213至220的每个输入节点。延迟单元输出信号233至240，即，被延迟了延迟单元213至220的延迟量的延迟单元输出信号232至239，从延迟单元213-220的各个输出节点输出。

尽管省略了对图1中的示例的描述，但是在延迟单元215和延迟单元216之间有62个延迟单元单位。因此，提供了72个延迟单元单位。存在对应于延迟单元输出信号235和延迟单元输出信号236之间的62个延迟单元的62个延迟单元输出信号。因此，存在来自延迟单元的72个输出信号。在从延迟单元输出信号235到延迟单元输出信号236的64个输出当中，将第N个输出表示为延迟单元输出信号235-N。就是说，延迟单元输出信号235和延迟单元输出信号235-1表示相同的输出信号，并且延迟单元输出信号236和延迟单元输出信号235-64表示相同的输出信号。

编码器310包括锁存阵列250和锁存信号编码器311。锁存阵列250包括多个触发器251至260。提供多个触发器251至260中的每一个对应于多个延迟单元211至220中的每一个。多个触发器251至260响应于共同的延迟时钟信号205而锁存多个延迟单元211至220的延迟单元输出信号231至240。尽管省略了对图1中的示例的描述，但是在触发器255和触发器256之间有62个触发器。因此，与延迟单元一样提供了72个触发器。

在这里延迟时钟信号205是由延迟电路225延迟了时钟信号202的信号。延迟电路225被供应有作为电源电压的基准电压203。预先设定延迟电路225的延迟量使得模拟信号(模拟输入信号201)能够被正确地转换成数字信号(模拟-数字转换输出信号206)。而且，与延迟电路225等距离地提供触发器251至260，使得同时供应延迟时钟信号205。

输入延迟单元输出信号231到触发器251作为数据输入，以及输入延迟时钟信号205作为时钟输入；并且触发器251输出锁存信号271。以同样的方式，触发器252至260(71个单位)被分别输入有延迟单元输出信号232至240作为数据输入，并且输入有延迟时钟信号205作为时钟输入，并且触发器251至260分别输出锁存信号272至280。由于能够相对于延迟单元211至220抑制延迟单元输出信号232至240上的诸如布线延迟和寄生电容的效应，并且能够在适当的定时容易接收来自触发器251至260的延迟单元输出信号231至240，所以优选紧接在相应的延迟单元211至220之后以这种方式提供触发器251至260。

通过对应于延迟单元211，……，220的级数(示出是从延迟单元211开始计数的为第几个的数目)的加权，锁存信号编码器311对来自锁存阵列250的触发器251，……，260的每一级的锁存信号271，……，280进行编码。锁存信号编码器311包含加权编码器290和二进制转换编码器300。

加权编码器290通过对应于多级延迟单元211，……，220的级数(示出是从延迟单元211开始计数的为第几个的数目)的加权，将来自锁存阵列250的触发器251，……，260的每一级的锁存信号271，……，280用于编码，来输出编码信号Q1至Q1024。换句话说，加权编码器290是由锁存信号271至280输入的，并且输出编码信号Q1至Q1024。随后描述该加权的具体示例。

二进制转换编码器300将编码信号Q1-Q1024转换成二进制，并输出10位模拟-数字转换输出信号206。换句话说，二进制转换编码器300是由编码信号Q1至Q1024输入的并且输出模拟-数字转换输出信号206。

接下来描述包括本实施例的模拟-数字转换器的半导体器件的操作。图2是示出本实施例的模拟-数字转换器200的操作的示例的时序图。这里，(a)表示模拟输入信号201，(b)表示时钟信号202，(c)表示延迟时钟信号205，(d)表示延迟单元输出信号231，(e)表示延迟单元输出信号232，(f)表示延迟单元输出信号233，(g)表示延迟单元输出信号234，(h)表示延迟单元输出信号235(＝235-1)，(i)表示延迟单元输出信号235-20，(j)表示延迟单元输出信号235-21，(k)表示延迟单元输出信号236(＝235-64)，(l)表示延迟单元输出信号237，(m)表示延迟单元输出信号238，(n)表示延迟单元输出信号239，(o)表示延迟单元输出信号240，(p)表示锁存信号271至280，(q)表示加权编码器输出(编码信号Q1至Q1024)，(r)表示模拟-数字转换输出信号206。

图1中没有示出的外部电路将模拟输入信号201输入到模拟-数字转换器200中(见(a))。图1中没有示出的控制电路在模拟输入信号201设定时间T0中设定时钟信号202从低电平到高电平(见(b))。时钟信号202以这种方式传输延迟单元211至220。从而，延迟单元211至220输出延迟单元输出信号231至240，使得根据相应的延迟量延迟时钟信号202(见(d)至(o))。

延迟电路225输出延迟时钟信号205使得正好在指定时间(ΔT＝T1-T0)延迟时钟信号202。与延迟电路225等距离提供的触发器251至260在延迟时钟信号205的(脉冲)上升时间T1锁存延迟单元输出信号231至240，并输出这些信号作为锁存信号271至280(见(p))。

锁存信号271被输入到加权编码器290作为q256。换句话说，锁存信号271以对应于256位数据部分的256位加权来处理。锁存信号272以与q384相同的方式输入到加权编码器290。换句话说，锁存信号272以对应于128位数据部分的128位加权来处理。锁存信号273被输入到加权编码器290作为q448。换句话说，锁存信号273以对应于64位数据部分的64位加权来处理。锁存信号274被输入到加权编码器290作为q480。换句话说，锁存信号274以对应于32位数据部分的32位加权来处理。锁存信号275至276(用于64个单位的锁存信号)被分别输入到加权编码器290作为q480至q544。换句话说，锁存信号275至276(用于64个单位的锁存信号)以对应于1位数据部分的1位加权来处理。锁存信号277被输入到加权编码器290作为q576。换句话说，锁存信号277以对应于32位数据部分的32位加权来处理。锁存信号278被输入到加权编码器290作为q640。换句话说，锁存信号278以对应于64位数据部分的64位加权来处理。锁存信号279被输入到加权编码器作为q768。换句话说，锁存信号279以对应于128位数据部分的128位加权来处理。锁存信号280被输入到加权编码器作为q1024。换句话说，锁存信号280以对应于256位数据部分的256位加权来处理。

在图2的示例中，锁存信号271至280(用作加权编码器290的输入的72位信号)是用作总线符号的VAL1(见(p))，并且变成下面的信号。在这里，描述模拟-数字转换输出信号206是“501(十进制法)”的情形作为示例。

(q256，q384，q448，q480，q481，...，q501，q502，...q544，q576，q640，q768，q1024)＝(11111...10...0000)

加权编码器290通过对应于延迟单元211至220的加权来对锁存信号271至280进行编码，并输出它们作为编码信号Q1至Q1024(见(q))。

在图2的示例中，由锁存信号271至280的加权编码得到的编码信号Q1至Q1024(用作从加权编码器290的输出的1024位信号)被表示为VAL2的总线符号，并输出为接下来示出的。

(Q1，Q2，...，Q501，Q502，...，Q1023，Q1024)＝(11...10...00)

二进制转换编码器300将编码信号Q1至Q1024转换成二进制，并输出10位模拟-数字转换输出信号206(见(r))。

在图2的示例中，由编码信号Q1至Q1024的二进制转换得到的并且具有VAL3的总线符号(标签)的模拟-数字转换输出信号206(从二进制转换编码器300输出的10位信号)(见(r))被输出为如下。

模拟-数字转换输出信号206＝(0111110101)(＝501(十进制法))

接下来，在时间T2，图1中没有示出的控制电路将时钟信号202从高电平变换到低电平。延迟单元211至220因此被全部复位，并且延迟单元输出信号231至240被设定为低电平。

当所有的延迟单元211至220被复位时，模拟输入信号201被改变并输入。然后重复从T0到T2的操作。

包括本实施例的模拟-数字转换器的半导体器件以上面描述的方式工作。

图3是示出当利用本实施例的模拟-数字转换器200时将模拟输入信号201转换成模拟-数字转换输出信号206的转换特性的曲线图。横轴示出了模拟输入信号201(电压)，纵轴示出了模拟-数字转换输出信号206(位码)。模拟-数字转换器200的动态范围为0至V₃。

在该模拟-数字转换器200中，当模拟输入信号201的范围为A(0至V₁，V₂，V₃)时，关于将模拟输入信号201转换成模拟-数字转换输出信号206(数字信号)的转换特性变宽。另一方面，当模拟输入信号201在范围B(V₁至V₂)时，该模拟-数字转换器200的转换特性变精细。换句话说，该模拟-数字转换器200是当在范围B内需要高精度和在范围A内不需要高精度时能够改变的模拟-数字转换器。换句话说，该模拟-数字转换器200是当目标用途是范围B中的模拟-数字转换并且范围A中的模拟-数字转换不重要时的模拟-数字转换器。

换句话说，在该模拟-数字转换器200中的延迟单元的延迟量的精度在范围A中能够设定得宽。因此，能够利用仅少量的具有大延迟量的延迟单元，而不是利用大量具有小延迟量的延迟单元。能够以这种方式减少延迟单元的数量，并且还能够减少整个延迟单元阵列所需的电路表面积。更具体地，在具有10位精度的该实施例的模拟-数字转换器200的情况下，延迟单元的数量能够从1024减少到72。随着延迟单元的减少，也能够减少触发器的数量并且能够减少整个锁存阵列的电路表面积。更具体地，在具有10位精度的该实施例的模拟-数字转换器200的情况下，触发器的数量能够从1024减少到72。

图4是用于本实施例的加权编码器290输入(锁存信号271至280)、二进制转换编码器300输入(编码信号Q1至Q1024)和模拟-数字转换输出信号206的真值表。然而，qA表示用于q482至q543的信号。这里，qX表示该信号的0或1。QB表示用于Q482至Q543的信号。QX表示关于该信号的0或1。X表示模拟-数字转换输出信号206是用于482至543中任一个的码。

接下来示出了qA、QB、qX、QX和X的具体示例。

当X＝501时，在那时用于加权编码器290的输入是qA：q482至q501为qX：“1”以及qA：q502至q543为qX：“0”。用于二进制转换编码器300的输入是QB：Q482至Q501为QX：“1”以及QB：Q502至Q543为QX：“0”。

换句话说，当模拟-数字转换输出信号206，X＝501时，如下。

(q256，...，q481，...，q501，q502，...，q544，...，q1024)＝(1...1...10...0...0)：72位

(Q1，...，Q481，...，Q501，Q502，...，Q544，...，Q1024)＝(1...1...10...0...0)：1024位

模拟-数字转换输出信号206＝(0111110101)：10位

模拟-数字转换输出信号206在481至544的范围内以1个码的增量输出。另一方面，在其它范围内，模拟-数字转换输出信号206以2个以上的码增量(在该示例中最大值为256个码增量)输出，这是宽的输出。因此输出的模拟-数字转换码的总数量能够减少至极小的数。因此，通过产生逻辑组合加权编码器290和二进制转换器300的电路，能够大大减小电路表面积。

此时具有高的位精度的输出可能在481至544的范围内。然而在在其它的范围内，位精度是相对低的输出。在该实施例中通过将位精度在所希望的范围内设定为高，并且将位精度在所有其它范围内设定为相对低，在所希望的范围内能够逐渐升高位精度，并且能够大大减少整体的电路表面积。换句话说，必须在宽的面积上获得动态范围，但当在特定范围内需要高精度模拟-数字转换时这种方式是特别有效的。

在本实施例中，具有高位精度输出的范围(示例：以一个码增量的输出范围)并不限于如上述示例中所示的仅仅动态范围的中心附近的位置。如后所述，具有高位精度输出的范围也可以是例如偏离动态范围中心的位置。或者，具有高位精度输出的范围可以是动态范围边缘附近的位置，并且可以是在动态范围内任意的多个位置。此外，本实施例中的位精度不限于从上文描述的示例的动态范围中心附近的位置朝着两端逐渐减小位精度的情形。位精度例如可以是两种类型，如高和低，并且可以是三种类型，如高和中等和低，并且不必是两倍增量。

在本实施例中，相比于仅利用单位延迟单元的相关技术，组合减少延迟单元和触发器的电路表面积的效果与减少加权编码器和二进制转换编码器的电路表面积的效果，能够减少90％的电路表面积。换句话说，与相关技术相比，本发明能够使电路表面积减少至1/10。也就是说，能够在小规模电路上执行高精度的模拟-数字转换。

在本实施例中，随着减少延迟单元和触发器的电路表面积以及减少加权编码器和二进制转换编码器的电路表面积，也能够减少电路内的元件的数量。能够以这种方式减少电路的功耗。此外，随着减少元件的数量，布线布局变得更简单使得可以容易地执行电路设计。

第二实施例

接下来描述包括本实施例的模拟-数字转换器的半导体器件。本实施例与第一实施例不同点在于，延迟单元411的初级(第一级)是可变的延迟量。下面的描述主要涵盖了不同点。

接下来描述包括本实施例的模拟-数字转换器的半导体器件的结构。图5是示出第二实施例的模拟-数字转换器400的结构示例的框图。在该模拟-数字转换转换器400中，与第一实施例的模拟-数字转换器200相同的项被赋予相同的附图标记并且省略它们的描述。本实施例的模拟-数字转换器400包括延迟单元阵列410和编码器320。

延迟单元阵列410包括串联耦合的延迟单元411和串联耦合的延迟单元212至220。延迟单元411是延迟单元阵列410中的初级(第一级)延迟单元。延迟单元411是由模拟输入信号201、时钟信号202、反相时钟信号信号204和延迟量控制信号401(下文中，也标记为DSEL401)输入的，并且延迟单元411输出延迟单元输出信号231。延迟单元411能够利用DSEL401的值改变延迟量。换句话说，延迟单元411的延迟量能够通过DSEL401的值而改变。例如，DSEL401能够是从外部控制电路输入的。插入在Pch晶体管和电源电压之间的可变电阻元件例如可用作反相电路中的延迟单元411。通过利用DSEL401来调节可变电阻元件的电阻值，能够通过改变反相电路的通过率(through-rate)调节延迟时间。

编码器320包括锁存阵列250和锁存信号编码器321。锁存信号编码器321包含加权编码器490和二进制转换编码器300。加权编码器490通过对应于延迟单元211，...，220的级数的加权，来对用于锁存阵列250的触发器251，...，260的每一级的锁存信号271，...280进行编码，并输出编码信号Q1至Q1024。然而DSEL401能够改变延迟单元411的时钟信号202的延迟量。如果延迟单元411的延迟量已经被DSEL401改变，则也必须改变随后描述的用于锁存信号271，...，280的编码的加权。因此在这种情况下，加权编码器490基于DSEL401改变加权。用于锁存阵列250的触发器251，...，260的每一级的锁存信号271，...，280然后通过对应于延迟单元211，...，220的级数的改变的加权被编码，并且输出作为编码信号Q1至Q1024。也就是说，加权编码器290是由锁存信号271至280和DSEL401输入的，并输出编码信号Q1至Q1024。

接下来描述包括本实施例的模拟-数字转换器的半导体器件的操作。图6是示出本实施例的模拟-数字转换器400的操作示例的时序图。在该图中，(a)是时钟信号202；(b)是延迟单元411的延迟量相对小的情况的延迟单元输出信号231；(c)是延迟单元411的延迟量相对中等的情况的延迟单元输出信号；(d)是延迟单元411的延迟量相对大的情况的延迟单元输出信号231。

在本实施例中，当模拟输入信号201固定在恒定电压(V0)时，如图6所示，延迟单元411的相应的延迟量td1、td2、td3能够通过DSEL401改变。在这种情况下，根据DSEL401的延迟量，加权编码器490输出与偏移相加的编码信号Q1至Q1024。当延迟单元411的延迟量例如是td2时，那么该延迟量被设定为标准延迟量。在这种情况下，当减少DSEL401中所示的延迟单元411的延迟量为td1时，偏移被设定为负的偏移。另一方面，当增加延迟量至td3时，偏移被设定为正的偏移。

更具体地，当延迟单元411的延迟量为td2时，在时间T1在延迟单元215-1至215-64之间传输时钟信号202的模拟输入信号201的电压V0被假定为在1.4V(V₁)至1.6V(V₂)的范围内。当延迟单元411的延迟量在此时减少至td1时，在时间T1，时钟信号以关于模拟输入信号201的电压V0的相同的电压范围(1.4V至1.6V)传输经过延迟单元215-1到215-64。换句话说，减少延迟单元411的延迟量至td1导致在时间T1时钟信号202在延迟单元215-1至215-64当中传输的模拟输入信号201的电压Vo变成例如在从1.3V(V₁₁)到1.5V(V₁₂)的范围内(下降0.1V)。就是说，在模拟-数字转换器400检测到的模拟输入电压范围整体移向低电压侧。在上述的示例中，模拟输入电压范围向低电压侧移位了0.1V部分。因此，对于对应于模拟输入电压范围的下降的锁存信号271至280，通过增加处理以减少与基于DSEL401向低电压侧移位的电压等效的码量，加权编码器490产生编码信号Q1至Q1024。在上述的示例中，加权编码器490应用处理以基于DSEL401针对锁存信号271至280减少用作与0.1V等效的码量的32个码，并生成编码信号Q1至Q1024。

以同样的方式，当延迟单元411的延迟量增加到td3时，以关于模拟输入信号201的电压V0的相同的电压范围(1.4V至1.6V)，在时间T1时钟信号202仅在延迟单元215至1至215至64之前传输。换句话说，增加延迟单元411的延迟量至td3导致在时间T1时钟信号202在延迟单元215-1至215-64之间传输的模拟输入信号201的电压V0例如在从1.5V(V₂₁)到(V₂₂)的范围内(升高0.1V)。就是说，由模拟-数字转换器400检测到的模拟输入电压范围整体移向高电压侧。在上述的示例中，模拟输入电压范围向高电压侧移位了0.1V部分。对于对应于模拟输入电压范围中的上升的锁存信号271至280，通过增加处理以增加与基于DSEL401向高电压侧移位的电压等效的码量，加权编码器490由此生成编码信号Q1至Q1024。在上述的示例中，加权编码器490应用处理以基于DSEL401针对锁存信号271至280增加用作等效于0.1V的码量的32个码，并生成编码信号Q1至Q1024。

基于上面的描述，下面能够涉及关于本实施例的模拟-数字转换器400。当延迟单元411的延迟量设定为td2时，对于模拟-数字转换具有高位精度的输入范围被假定为：V_m2-ΔV_m2至V_m2+ΔV_m2。换句话说，当作为模拟输入信号201输入V_m2-ΔV_m2至V_m2+ΔV_m2时，与延迟单元215-1至215-64相同的范围被切换。换句话说，作为模拟输入信号201输入V_m2-ΔV_m2至V_m2+ΔV_m2，使时钟信号202传送到延迟单元215-1至215-64。

当延迟单元411的延迟量转换成td1时，仅那部分(ΔT＝td2–td1)的延迟量变小，使得时钟信号202的传输仅针对那部分变快。从而，在相同的输入范围V_m2-ΔV_m2至V_m2+ΔV_m2，时钟信号202在延迟单元216(215-64)之前传输。为此，对于模拟-数字转换具有高位精度的输入范围因此是与V_m2-ΔV_m2至V_m2+ΔV_m2相比时钟信号202的传输具有更大延迟的电压范围。换句话说，其中用于模拟-数字转换的位精度为高的输入范围能够改变成低电压范围。当延迟单元411的延迟量设定为td1时，用于模拟输入信号201的电压范围能够设定为V_m1-ΔV_m1至V_m1+ΔV_m1(其中V_m1<V_m2)。

另一方面，当延迟单元411的延迟量改变到td3时，只有那部分(ΔT＝td3–td2)的延迟量变大，使得时钟信号202的传输仅在那部分延迟。从而，在相同的输入范围V_m2-ΔV_m2至V_m2+ΔV_m2，时钟信号202仅在延迟单元216(215-64)之前传输。对于模拟-数字转换具有高位精度的输入范围因此是与V_m2-ΔV_m2至V_m2+ΔV_m2相比时钟信号202的传输变得更快的电压范围。换句话说，对于模拟-数字转换具有高位精度的输入范围能够改变成高电压范围。当延迟单元411的延迟量设定到td3时，模拟输入信号201的电压范围能够设定为V_m3-ΔV_m3至V_m3+ΔV_m3(其中V_m3＞V_m2)。

在图3中，例如，假定延迟单元211为延迟单元411的延迟量td2。在这种情况下，V₁＝V_m2-ΔV_m2，V₂＝V_m2+ΔV_m2，以及对于模拟-数字转换具有高位精度的模拟输入信号201的电压范围(B)为V1至V2。

图7A是示出当通过利用本实施例的模拟-数字转换器400使延迟单元411的延迟量设定为td1时，用于将模拟输入信号201转换成模拟-数字转换输出信号206的转换特性的曲线图。横轴示出了模拟输入信号201，纵轴示出了模拟-数字转换输出信号206。模拟-数字转换器400的动态范围为0至V₃。

在该模拟-数字转换器400中，当模拟输入信号201的范围为A(0至V₁₁，V₁₂至V₃)时，用于将模拟输入信号201改变成模拟-数字转换输出信号206(数字信号)的转换特性变宽。另一方面，当模拟输入信号201的范围为B(V₁₁至V₁₂)时，转换特性变精细。换句话说，模拟-数字转换器400是在范围B内需要高精度且在范围A内不需要高精度时可应用的模拟-数字转换器。换句话说，模拟-数字转换器400是当用途目标是在范围B内的模拟-数字转换且在范围A内的模拟-数字转换不重要时可应用的模拟-数字转换。在这种情况下，V₁₁＝V_m1-ΔV_m1，V₁₂＝V_m1+ΔV_m1，以及对于模拟-数字转换具有高位精度的模拟输入信号201的电压范围(B)为V₁₁至V₁₂。该电压范围相比图3中的电压范围(V₁至V₂)更多地偏移向低电压侧。

另一方面，图7B是示出当通过利用本实施例的模拟-数字转换器400使延迟单元411的延迟量设定为td3时，用于将模拟输入信号201转换成模拟-数字转换输出信号206的转换特性的曲线图。横轴示出了模拟输入信号201，纵轴示出了模拟-数字转换输出信号206。模拟-数字转换器400的动态范围为0至V₃。

在该模拟-数字转换器400中，当模拟输入信号201的范围为A(0至V₂₁，V₂₂至V₃)时，用于将模拟输入信号201改变成模拟-数字转换输出信号206(数字信号)的转换特性变宽。另一方面，当模拟输入信号201的范围为B(V₂₁至V₂₂)时，转换特性变精细。也就是说，该模拟-数字转换器400是当在范围B内需要高精度且在范围A内不需要高精度时可应用的模拟-数字转换器。换句话说，模拟-数字转换器400是当用途目标是在范围B内的模拟-数字转换且模拟-数字转换在范围内不重要时可应用的模拟-数字转换。在这种情况下，V₂₁＝V_m3-ΔV_m3，V₂₂＝V_m3+ΔV_m3，以及对于模拟-数字转换具有高位精度的模拟输入信号201的电压范围(B)为V₂₁至V₂₂。该电压范围相比图3中的电压范围(V₁至V₂)更多地偏移向高电压侧。

在本实施例中，当延迟单元411的延迟量减少至td1时，在能够以高位精度模拟-数字转换的延迟单元215-1至215-64当中传输的模拟输入信号201的电压V0是相对低的。因此，当需要以高精度测量的模拟输入信号201的电压V0的电压范围相对低时，通过DSEL401使得延迟单元411的延迟量更小。能够以这种方式降低能够以高位精度模拟-数字转换的延迟单元215-1至215-64的电压范围。

然而，当延迟单元411的延迟量增加至td3时，在能够以高位精度模拟-数字转换的延迟单元215-1至215-64当中传输的模拟输入信号201的电压V0变得相对高。因此，当需要以高精度测量的模拟输入信号201的电压V0的电压范围相对高时，延迟单元411的延迟量通过DSEL401设定为大的量。能够以高位精度模拟-数字转换的延迟单元215-1至215-64的电压范围能够以这种方式设定为高。

本实施例也能够呈现与第一实施例相同的效果。而且，如上所述，在本实施例中，增加延迟量控制信号(DSEL)401使得对于模拟-数字转换的位精度变高，并且能够自由地改变模拟输入信号201的输入范围。因此能够将模拟-数字转换器400应用到具有不同类型电压范围的模拟输入信号。

第三实施例

接下来描述包括本实施例的模拟-数字转换器的半导体器件。本实施例与第一实施例不同点在于，用作触发器251至260的时钟输入的延迟时钟信号205的输出时间是可变的。在下文下面的描述主要涵盖不同点。

接下来描述包括本实施例的模拟-数字转换器的半导体器件的结构。图8是示出本实施例的模拟-数字转换器500的结构的示例的框图。在该模拟-数字转换器500中，与第一实施例的模拟-数字转换器200相同的项被赋予相同的附图标记，并且省略它们的描述。本实施例的模拟-数字转换器500包括延迟单元阵列210和编码器330。

编码器330包括锁存阵列250、延迟电路525和锁存信号编码器331。延迟电路525延迟时钟信号202并且将其输出为延迟时钟信号205。延迟电路525被供应有作为电源电压的基准电压203和作为控制信号的基准电压电路延迟量控制信号501(下文描述为VSEL501)。延迟电路525中时钟信号202的延迟量通过VSEL501是可变的。就是说，延迟电路525利用基准电压203作为电源，是通过时钟信号202和VSEL501输入的，并输出延迟时钟信号205。例如，延迟电路525能够利用反相电路中插入在Pch晶体管和电源电压之间的可变电阻元件。VSEL501能够调节该可变电阻元件的电阻值，调节反相电路的通过率，并调节延迟时间。

锁存信号编码器331包括加权编码器590和二进制转换编码器300。加权编码器590通过对应于延迟单元211，...，220的级数的加权，对用于锁存阵列250的每一级触发器251，...，260的锁存信号271，...280进行编码，并输出编码信号Q1至Q1024。然而，当延迟电路525的延迟量由VSEL501改变时，也必须改变如后描述的用于锁存信号271，...，280的编码的加权。在这种情况下，因此加权编码器590基于VSEL501改变加权。在用于锁存阵列250的每一级中的触发器251，...，260的锁存信号271，...，280然后通过对应于延迟单元211，...，220的级数的改变的加权来被编码，并且将编码的锁存信号输出为编码信号Q1至Q1024。换句话说，加权编码器590是通过锁存信号271至280和VSEL501输入的，并且输出编码信号Q1至Q1024。

接下来描述包括本实施例的模拟-数字转换器的半导体器件的操作。图9是示出本实施例的模拟-数字转换器500的操作的示例的时序图。这里，(a)表示时钟信号202，(b)表示当延迟电路525的延迟量相对小时的延迟时钟信号205，(c)表示当延迟电路525的延迟量相对中等时的延迟时钟信号205，和(d)当延迟电路525的延迟量相对大时的延迟时钟信号205。

在本实施例中，基准电压203是固定电压，并且延迟电路525的延迟量能够通过VSEL501分别改变至如图9所示的td11、td12和td13。在这种情况下，加权编码器590根据VSEL501的延迟量输出与偏移相加的编码信号Q1至Q1024。例如，当延迟电路525的延迟量为td12时，设定标准延迟量。在这种情况下，当VSEL501中所示的延迟电路525的延迟量减小到td11时，偏移被设定为正的偏移。然而，当延迟量增加到td13时，那么偏移被设定为负的偏移。

更具体地，当延迟电路525的延迟量为td12时，延迟时钟信号205被假定为在时间T1被输入到触发器251-260。时钟信号202在延迟单元215-1到215-64当中传输的模拟输入信号201的压力V0被假定为在1.4V-1.6V的范围内。在那时，当延迟电路525的延迟量减少到td11时，延迟时钟信号205在时间T1-ΔT1被输入到触发器251-260。因此，在与用于模拟输入信号201的相同的电压范围V0(1.4V-1.6V)中，在时间T1-ΔT1，时钟信号202仅在延迟单元215-1到215-64之前传输。换句话说，使延迟电路525的延迟量减少到td11，导致模拟输入信号201的电压V0，使得在时间T1-ΔT1时钟信号202在延迟单元215-1到215-64当中传输，处于例如1.5V至1.7V的范围内(升高0.1V)。就是说，由模拟-数字转换器500检测到的模拟输入电压范围整体向高电压侧移位。在上面描述的示例中，模拟输入电压范围移向高电压侧0.1伏部分。因此，对于对应于模拟输入电压范围升高的锁存信号271-280，通过增加处理以基于VSEL501增加与向高电压侧移位的电压等效的码量，加权编码器590生成编码信号Q1至Q1024。在上面描述的示例中，加权编码器590应用处理以基于VSEL501针对锁存信号271-280增加用作与0.1V等效的码量的32个码，并生成编码信号Q1至Q1024。

以同样的方式，在时间T1+ΔT1，增加延迟电路525的延迟量到td13，将延迟时钟信号205输入到触发器251-260。从而，在与用于模拟输入信号201的电压V0相同的电压范围(1.4V至1.6V)内，在时间T1+ΔT1，时钟信号202首先传输到延迟单元215-1至215-64。换句话说，增加延迟电路525的延迟量到td13，导致时钟输入信号201电压V0，使得时钟信号202在时间T1+ΔT1例如在1.3V至1.5V的范围(下降0.1V)内在延迟单元215-1至215-64当中传输。就是说，由模拟-数字转换器500检测到的模拟输入电压范围整体向低电压侧移位。在上面描述的示例中，模拟输入电压范围向低电压侧移位0.1V部分。因此，对于对应模拟输入电压范围下降的锁存信号271至280，通过应用处理以基于VSEL501减少与向低电压侧移位的电压等效的码量，加权编码器590生成编码信号Q1至Q1024。在上面描述的示例中，加权编码器590应用处理以基于VSEL501针对锁存信号271至280减少用作等效于0.1V的码量的32个码，并生成编码信号Q1至Q1024。

基于上面的描述，下面能够说明关于本实施例的模拟-数字转换器500。当延迟电路525的延迟量设定为td12时，对于模拟-数字转换具有高位精度的输入范围被假定为：V_m12-ΔV_m12至V_m12+ΔV_m12。换句话说，在延迟单元215-1至215-64切换的时刻输入V_m12-ΔV_m12至V_m12+ΔV_m12作为模拟输入信号201呈现与延迟时钟信号205从低电平到高电平的上升等效的值。换句话说，输入V_m12-ΔV_m12至V_m12+ΔV_m12作为模拟输入信号201，在延迟时钟信号205的上升时刻将时钟信号202传送到延迟单元215-1至215-64。

当延迟电路525的延迟量改变到td11时，只有该部分(Δt1＝td12–td11)的延迟量变小，使得延迟时钟信号205的上升时刻变快了相同的量。从而，延迟单元输出信号231至240在比时钟信号202传输到延迟单元215-1至215-64的时间更快的时刻锁存。因此对于模拟-数字转换具有高位精度的输入范围是诸如与V_m12-ΔV_m12至V_m12+ΔV_m12相比时钟信号202传输变得更快的电压范围。换句话说，对于模拟-数字转换的位精度为高的输入范围能够改变成高电压范围。延迟电路525的延迟量被设定到td11，模拟输入信号201的电压范围能够被设定为V_m11-ΔV_m11至V_m11+ΔV_m11(其中V_m11>V_m12)。该状态大体上对应于图7B。

另一方面，当延迟电路525的延迟量改变到td13时，只有那部分(Δt1＝td13-td12)的延迟量变大，使得延迟时钟信号205的上升时刻仅延迟那部分。从而，延迟单元输出信号231至240在比时钟信号202传输到延迟单元215-1至215-64的时间更慢的时刻锁存。具有高的位精度的模拟-数字转换的输入范围因此是与V_m12-ΔV_m12至V_m12+ΔV_m12相比时钟信号202的传输延迟更大的电压范围。换句话说，具有高的位精度的模拟-数字转换的输入范围能够改变到低电压范围。当延迟电路525的电压范围设定到td13时，模拟输入信号201的电压范围能够设定为V_m13-ΔV_m13至V_m13+ΔV_m13(其中V_m13<V_m12)。该状态大体上对应于图7A。

在本实施例中，当延迟电路525的延迟量减少到td11时，在能够以高的位精度模拟-数字转换的延迟单元215-1至215-64当中传输的模拟输入信号201的电压V0被设定得相对高。因此，当用于模拟输入信号201的电压V0的电压范围必须以相对高的精度测量时，VSEL501减少延迟电路525的延迟量。能够以高的位精度模拟-数字转换的延迟单元215-1至215-64的电压范围能够以这种方式设定得高。

然而，当延迟电路525的延迟量增加到td13时，在能够以高的位精度模拟-数字转换的延迟单元215-1至215-64当中传输的模拟输入信号201的电压V0相对低。因此，当需要以高的精度测量的模拟输入信号201的电压V0的电压范围相对低时，VSEL501会增加延迟电路525的延迟量。能够以高的位精度模拟-数字转换的延迟单元215-1至215-64的电压范围能够以这种方式降低。

本实施例也能够呈现与第一实施例相同的效果。而且，如上所述，在本实施例中，通过增加基准电压电路延迟量控制信号(VSEL)501，能够自由地改变对于模拟-数字转换具有高位精度的模拟输入信号201的输入范围。因此模拟-数字转换器500能够应用到具有不同类型电压范围的模拟输入信号。

第四实施例

接下来描述包括本实施例的模拟-数字转换器的半导体器件。本实施例与第一实施例的不同点在于，通过不同于第三实施例的方法，用作触发器251-260的时钟输入的延迟时钟信号205的输出时刻是可变的。在下文下面的描述主要涵盖不同点。

接下来描述包括本实施例的模拟-数字转换器的半导体器件的结构。图10是示出本实施例的模拟-数字转换器600的结构的示例的框图。在该模拟-数字转换器600中，与第一实施例的模拟-数字转换器200相同的项被赋予相同的附图标记，并且省略它们的描述。本实施例包括延迟单元阵列210和编码器340。

编码器340包括锁存阵列250、延迟电路625、电源电压控制电路630和锁存信号编码器341。延迟电路625使时钟信号202延迟，并将其输出为延迟时钟信号205。延迟电路625被供应有基准电压203作为电源电压。基准电压203能够改变延迟电路625中的时钟信号202的延迟量。就是说，延迟电路625利用可变的基准电压203作为电源，并且是通过时钟信号202输入的，并输出延迟时钟信号205。

电源电压控制电路630输出基准电压203作为用于延迟电路625的电源电压。电源电压控制电路630通过升高或降低基准电压203来控制延迟电路625的延迟量。换句话说，电源电压控制电路630通过增加或减少基准电压203来调整延迟时钟信号205的输出时刻。电源电压控制电路630进一步输出示出基准电压203的值的基准电压通知信号601(在下文，描述为VA601)。

锁存信号编码器341包括加权编码器690和二进制转换编码器300。加权编码器690通过对应于延迟单元211，...，220的级数的加权，来对用于锁存阵列250的每一级的触发器251，...，260的锁存信号271，...280进行编码，并输出那些编码信号Q1至Q1024。然而，当延迟电路625的延迟量由基准电压203改变时，也必须改变如后描述的用于锁存信号271，...，280的编码的加权。因此，在这种情况下加权编码器690会基于从电源电压控制电路630输出的VA601改变加权。在用于锁存阵列250的每一级中的触发器251，...，260的锁存信号271，...，280然后通过对应于延迟单元211，...，220的级数的改变的加权来被编码，并且被输出为编码信号Q1至Q1024。换句话说，加权编码器690是通过锁存信号271-280和VA601输入的，并且输出编码信号Q1至Q1024。

接下来描述包括本实施例的模拟-数字转换器的半导体器件。在本实施例的模拟-数字转换器600中，假定电源电压控制电路630能够将基准电压203例如改变为Vref1、Vref2和Vref3(Vref1>Vref2>Vref3)。当基准电压203为Vref1、Vref2和Vref3时，假定延迟电路625的延迟量分别改变到td21、td22和td23。

电源电压控制电路630将对应被输出的基准电压203的值的VA601输出到加权编码器690。根据VA601，加权编码器690输出与偏移相加的编码信号Q1至Q1024。如果VA601例如表示基准电压203＝Vref1，则偏移被设定为正的偏移。另一方面，如果VA601表示基准电压203＝Vref3，则偏移被设定为负的偏移。

更具体地，当电源电压控制电路630设定基准电压203为Vref2并且延迟电路625的延迟量为td22时，假定延迟时钟信号在时刻T1输入到触发器251-260。而且，假定时钟信号202在延迟单元215-1至215-64当中传输的模拟输入信号201的电压V0在1.4V至1.6V的范围内。当电源电压控制电路630将基准电压203设定为Vref1时，延迟电路625的延迟量被减少到td21(<td22)。延迟时钟信号205在时刻T1-ΔT1以这种方式输入到触发器251至260。因此，在与模拟输入信号201的电压V0相同的电压范围(1.4V至1.6V)中，时钟信号202仅在时刻T1-ΔT1在延迟单元215-1至215-64之前传输。换句话说，当延迟电路625的延迟量减少到td21时，在时刻T1-ΔT1，时钟信号202在延迟单元215-1至215-64当中传输的模拟输入信号201的电压V0例如在1.5V至1.7V的范围内(升高0.1V)。换句话说，由模拟-数字转换器600检测到的模拟输入电压范围被整体向高电压侧移位。在上面描述的示例中，模拟输入电压范围向高电压侧移位0.1伏部分。对于对应于模拟输入电压范围的上升的锁存信号271-280，基于VA601，通过应用处理以增加与向高电压侧移位的电压等效的码量，加权编码器690由此产生编码信号Q1至Q1024。在上面描述的示例中，加权编码器690应用处理以基于VA601针对锁存信号271至280增加用作与0.1V等效的码量的32个码，并生成编码信号Q1至Q1024。

以相同的方式，当电源电压控制电路630将基准电压203设定为Vref3时，延迟电路625的延迟量增加到td23(>td22)。延迟时钟信号205在时刻T1+ΔT1被以这种方式输入到触发器251至260。因此，在时刻T1+ΔT1，在与作为模拟输入信号201的电压V0相同的电压范围(1.4V至1.6V)中，时钟信号202首先传输到延迟单元215-1至215-64。换句话说，当延迟电路625的延迟量增加到td23时，在时刻T1-ΔT1，时钟信号202在延迟单元215-1至215-64当中传输的模拟输入信号201的电压V0例如在1.3V至1.5V的范围内(下降0.1V)。就是说，由模拟-数字转换器600检测到的模拟输入电压范围被整体向低电压侧移位。在上面描述的示例中，模拟输入电压范围向低电压侧移位0.1伏部分。对于对应于模拟输入电压范围的下降的锁存信号271至280，基于VA601，通过应用处理以减少与向低电压侧移位的电压等效的码量，加权编码器690由此产生编码信号Q1至Q1024。在上面描述的示例中，加权编码器690应用处理以基于VA601针对锁存信号271至280减少用作与0.1V等效的码量的32个码，并生成编码信号Q1至Q1024。

基于上面的描述，下面能够说明关于本实施例的模拟-数字转换器600。当电源电压控制电路630将基准电压203设定为Vref2时，假定对于模拟-数字转换具有高位精度的输入范围为：V_m22-ΔV_m22至V_m22+ΔV_m22。换句话说，在延迟单元切换的时刻，输入V_m22-ΔV_m22至V_m22+ΔV_m22被输入作为模拟输入信号201，呈现与延迟时钟信号205从低电平到高电平的上升等效的值。换句话说，输入V_m22-ΔV_m22至V_m22+ΔV_m22作为模拟输入信号201，在延迟时钟信号205的上升时刻将时钟信号202传送到延迟单元215-1至215-64。

当电源电压控制电路630将基准电压203设定为Vref1时，延迟电路625中的延迟量被减少到td21。延迟时钟信号205以这种方式在快的时刻从低电平到高电平升高仅该部分(ΔT2＝td22–td21)。从而，延迟单元输出信号231至240在比时钟信号202传输到延迟单元215-1至215-64更快的时刻被锁存。因此，对于模拟-数字转换具有高的位精度的输入范围是诸如与V_m22-ΔV_m22至V_m22+ΔV_m22相比时钟传输变得更快的电压范围。换句话说，对于模拟-数字转换具有高的位精度的输入范围可以改变到高电压范围。当基准电压203设定为VREF1时，模拟输入信号201的电压范围能够设定为V_m21-ΔV_m21至V_m21+ΔV_m21(其中V_m21>V_m22)。该状态大体上对应于图7B。

另一方面，当电源电压控制电路630将基准电压203改变到Vref3时，延迟电路625中的延迟量增加到td23。延迟时钟信号205以这种方式在延迟的时刻从低电平到高电平升高仅该部分(Δt2＝td22–td21)。从而，延迟单元输出信号231至240在比时钟信号202传输到延迟单元215-1至215-64更慢的时刻被锁存。对于模拟-数字转换具有高的位精度的输入范围是诸如与V_m22-ΔV_m22至V_m22+ΔV_m22相比时钟传输变得更慢的电压范围。换句话说，对于模拟-数字转换具有高的位精度的输入范围能够改变到低电压范围。当基准电压203设定为Vr_ef3时，模拟输入信号201的电压范围能够设定为V_m23-ΔV_m23至V_m23+ΔV_m23(其中V_m23>V_m22)。该状态大体上对应于图7A。

在本实施例中，当电源电压控制电路630将基准电压203设定为高，诸如设定到Vref1，以及将延迟电路625的延迟量减少到td21时，在能够以高的位精度模拟-数字转换的延迟单元215-1至215-64当中传输的模拟输入信号201的电压V0变得相对高。因此，当必须以高的精度测量的模拟输入信号201的电压V0的电压范围相对高时，VA601增加基准电压203。能够以这种方式增加能够以高的位精度模拟-数字转换的延迟单元215-1至215-64的电压范围。

然而，当电源电压控制电路630将基准电压203设定为低，诸如设定到Vref3，以及延迟电路625的延迟量增加到td23时，在能够以高的位精度模拟-数字转换的延迟单元215-1至215-64当中传输的模拟输入信号201的电压V0变得相对低。因此，当必须以高的精度测量的模拟输入信号201的电压V0的电压范围相对低时，VA601能够降低基准电压203。能够以这种方式降低能够以高的位精度模拟-数字转换的延迟单元215-1至215-64的电压范围。

本实施例也能够呈现与第一实施例相同的效果。而且，如上所述，在本实施例中，添加用于增加模拟-数字转换的位精度的基准电压通知信号(VA)601，并且模拟输入信号201的输入范围能够自由地改变。因此能够将模拟-数字转换器600应用到具有不同类型的电压范围的模拟输入信号。

第五实施例

接下来描述包括本实施例的模拟-数字转换器的半导体器件。本实施例与第一至第四实施例的不同点在于，应用数字控制电源器件作为第一至第四实施例中任何一个描述的模拟-数字转换器。在下文下面的描述主要涵盖不同点。

接下来描述包括本实施例的模拟-数字转换器的半导体器件的结构。图11是示出用作本实施例的模拟-数字转换器928的半导体器件的数字控制电源器件900的结构的示例的框图。用作本实施例的半导体器件的数字控制电源器件900包括输出晶体管970、模拟-数字转换器928、驱动电路960和控制电路981。

模拟-数字转换器928是第一实施例的模拟-数字转换器200、第二实施例的模数变换器400、第三实施例的模拟-数字转换器500和第四实施例的模拟-数字转换器600中的任一个。模拟-数字转换器928被输入有平滑的输出电压902(模拟输入信号201)，并且被输入有时钟信号921、基准电压922和来自控制电路981的控制信号925(当模拟-数字转换器为400、500、600时)，并输出模拟-数字转换输出信号923(206)。

控制电路981控制驱动电路960的操作。控制电路981输出PWM信号951以基于输出目标值911和模拟-数字转换器输出信号923来控制驱动电路960，并输出时钟信号921、基准电压922和控制信号925。驱动电路960输出驱动器输出信号961，以基于从控制电路981输出的PWM信号951驱动耦合到负载1000的输出晶体管970。

输出晶体管(POWMOS)970一端耦合到DC电源901，另一端耦合到负载1000。输出晶体管(POWMOS)970是通过接通和关断调整驱动电路960的驱动器输出信号961来控制的，并输出对应于驱动器输出信号961的数字控制电源输出电压903。数字控制电源输出电压903是由电感器971和电容器(电容)972平滑的，并且用作平滑输出电压902，和用于模拟-数字转换器928(200、400、500、600)的输入。

控制电路981包含输出目标值寄存器910和模拟-数字转换器920、加法器930、电源控制器940和PWM发生器950。

输出目标值寄存器910将用于模拟-数字转换输出信号923(模拟-数字转换输出信号206)的输出目标值911输出到模拟-数字控制器920和加法器930。输出目标值911是用于平滑输出电压902的目标值。

模拟-数字转换器920基于输出目标值911输出时钟信号921(202)、基准电压922(203)和控制信号925(DSEL401、VSEL501、VA601)。特别设定控制信号925使得包括输出目标值911的电压范围和延迟单元215-216的电压范围彼此大体上匹配。

加法器930计算两个量之间的差，并基于输出目标值911和模拟-数字转换输出信号923(206)输出该差作为目标值差分信号931。

电源控制器940基于诸如PID(比例、积分、导数)的控制和基于目标值差分信号931输出计算的电源控制数据941。

PWM发生器950基于电源控制数据941产生PWM信号，并将其输出为PWM信号951。

数字控制电源器件可包括在一个半导体芯片内的模拟-数字转换器928和控制电路981。或者，模拟-数字转换器928、控制电路981和驱动电路960可包含在一个半导体芯片内作为控制电路980。控制电路980和输出晶体管970可包括在一个半导体芯片中。

接下来描述本实施例的数字控制电源器件的操作。图12是示出通过本实施例的数字控制电源器件的运算处理(操作)的流程图。

外部控制电路例如将每个寄存器和数字控制电源器件900中的设定值设定为初始状态(步骤S901)。接下来控制电路将用于平滑输出电压902的目标值设定为输出目标值寄存器910的输出目标值911(步骤S902)。接下来模拟-数字控制器920根据输出目标值911调节并输出控制信号925(步骤S903)。然而，模拟-数字转换器928改变控制信号925。当利用第一实施例的模拟-数字转换器200时，不使用控制信号925。当使用第二实施例的模拟-数字转换器400时，控制信号925是对应于DSEL401的信号。当使用第三实施例的模拟-数字转换器500时，控制信号925是对应于VSEL501的信号。当使用第四实施例的模拟-数字转换器600时，控制信号925是对应于VA601的信号。

模拟-数字转换器928基于控制信号925调节延迟量，并基于由模拟-数字转换器920产生的基准电压922(203)和时钟信号921(202)以及平滑输出电压902(模拟输入信号201)来执行模拟-数字转换。模拟-数字转换器928输出该模拟-数字转换的结果作为模拟-数字转换输出信号923(206)(步骤S904)。

加法器930基于输出目标值911和模拟-数字转换输出信号923得到两个输入之间的编码的差，并输出目标值差信号931(步骤S905)。基于目标值差信号931，通过数字处理，诸如通过PID控制和通过数字滤波器处理，电源控制器940计算由PWM发生器950产生的PWM信号的占空比值。然后电源控制器940将那些处理结果输出到PWM发生器950作为电源控制数据941(步骤S906)。PWM生成器950将电源控制数据941中所示的占空比值转换为PWM波形，并将其作为PWM信号951输出到驱动电路960。驱动电路960生成驱动器输出信号961以基于PWN信号951驱动用作负载的输出晶体管970，并将该驱动输出信号961输出到输出晶体管970(步骤S907)。

输出晶体管970输出对应于驱动器输出信号961的数字控制电源输出电压903(高电平输出电压依赖于DC电源901)。由导致平滑输出电压902的电感器971和电容器(电容)972平滑的数字控制电源输出电压903用作输出电源电压，和用于模拟-数字转换器928的输入(步骤S908)。

接下来，模拟-数字控制器920决定是否结束从步骤S904到步骤S908的序列。如果不结束该序列(步骤909中为否)，则操作返回步骤S904；如果结束该序列(步骤S909中为是)，则终止控制。

图13是示出当利用本实施例的数字控制电源器件时的平滑输出电压的瞬态特性的曲线图。横轴表示时间，纵轴表示平滑输出电压902。图14是示出利用本实施例的数字控制电源器件的模拟-数字转换器输出的瞬时特性的曲线图。横轴表示时间，纵轴表示模拟-数字转换输出信号923。该图中的示例示出了模拟-数字转换输出信号923的预期值为512的情形。

在这些图中，平行于纵轴的线示出了模拟-数字转换器采样时段。横轴上的时间0表示最初执行的步骤S904。在每个采样时段重复执行从步骤S904到步骤S908的操作。

例如在第二实施例的模拟-数字转换器400中，在每个采样时段采样平滑输出电压902，并执行模拟-数字转换。在第二实施例的模拟-数字转换器400中，当DSEL401的延迟量为中等(td2)时，列出延迟单元阵列210中的延迟量的比率，从开始的顺序为：256，128，64，32，1...1(64项)，32，64，128，256。当输入图13中的平滑输出电压902时的模拟-数字转换输出信号923因此会聚到目标值512，同时示出了诸如图14中所示的转换特性。在这种情况下，在目标值附近的范围内需要高位精度，然而在所有其它范围内，高位精度不是这么重要。通过增加目标值附近的范围内的位精度，以及在所有其他范围内将位精度降低到相对低的量，由此本实施例能够提高目标值附近的位精度，并且显著减少了电路表面积。

在本实施例中，相比利用现有技术的TDC的模拟-数字转换器，将第一至第四实施例中任何一个的模拟-数字转换器应用到数字控制电源器件900允许降低模拟-数字转换器本身的表面积大约90％。对于这种大的降低的原因与第一实施例中描述的相同。而且，将第一至第四实施例中任何一个的模拟-数字转换器应用到数字控制电源器件900，伴随减少模拟-数字转换器中的元件数量一起减少功耗，并且允许提升数字控制电源器件的转换效率。

第六实施例

接下来描述包括本实施例的模拟-数字转换器的半导体器件。本实施例与第一至第四实施例的不同点在于，第一至第四实施例中任何一个中描述的模拟-数字转换器可应用到用于无线通信的收发器器件。在下文中，下面的描述主要涵盖不同点。

接下来描述包括本实施例的模拟-数字转换器的半导体器件的结构。图15是示出用作包含本实施例的模拟-数字转换器1300的半导体器件的用于无线通信的收发器器件1100的结构的示例的框图。该图中的示例仅示出了直至接收侧的解调器的结构。用作本实施例的半导体器件的用于无线通信的收发器器件1100包括模拟接收器单元1200、模拟-数字转换器1300和解调器1400。

模拟接收器单元1200包括BPF(带通滤波器)1210、LNA(低噪声放大器)1220、MIX(混频器)1230、PLL(锁相环)1240、LPF(低通滤波器)1250和VGA(可变增益放大器)1260。模拟接收器单元1200处理在天线接收到的无线电(无线)信号，并输出正侧的模拟接收信号以及负侧的模拟接收信号。

模拟-数字转换器1300是第一实施例的模拟-数字转换器200、第二实施例的模拟-数字转换器400、第三实施例的模拟-数字转换器500或者第四实施例的模拟-数字转换器600中的任何一个。然而，模拟-数字转换器1300包括用于正侧和负侧的两个系统。正侧模拟-数字转换器1300执行正侧模拟接收信号(模拟输入信号201)的模拟-数字转换，并将正侧模拟-数字转换输出信号(206)输出到解调器1400。负侧模拟-数字转换器1300以同样的方式执行负侧模拟接收信号(模拟输入信号201)的模拟-数字转换，并将这些信号作为负侧模拟-数字转换输出信号(206)输出到解调器1400。然而，时钟信号(202)、基准电压(203)、控制信号(DSEL401(模拟-数字转换器400))、VSEL501(模拟-数字转换器500)和VA601(模拟-数字转换器600))例如从图中未示出的控制电路供应。

解调器1400基于正侧模拟-数字转换输出信号(206)和负侧模拟-数字转换输出信号(206)解调接收信号。

图16是示出本实施例的模拟-数字转换器1300的输入电压的时间变化的曲线图。纵轴表示模拟输入信号到模拟-数字转换器1300的输入电压，横轴表示时间。模拟接收器单元1200决定从VGA1260输出的模拟接收信号的输出范围。该输出范围是对于模拟-数字转换器1300中的高位精度所需的电压范围。因此以设定的(调节的)该电压范围使用模拟-数字转换器1300，以覆盖模拟-数字转换器1300中具有高位精度的输入范围。在用于模拟接收信号的输出范围中需要这种方式的高位精度，然而，在所有其他范围不需要这种高位精度。因此本实施例能够提高模拟接收信号的输出范围内的位精度，并且在所有其他的范围内将位精度减少到相对低的量，使得本实施例能够升高需要的范围内的位精度且显著地减少了整体电路表面积。

在本实施例中，相比利用现有技术的TDC的模拟-数字转换器，将第一至第四实施例中任何一个的模拟-数字转换器应用到用于无线通信的收发器器件1100允许减少模拟-数字转换器本身的表面积大约90％。对于这种大的减少的原因与第一实施例中描述的相同。而且，将第一至第四实施例中任何一个的模拟-数字转换器应用到用于无线通信的收发器器件1100，伴随着减少模拟-数字转换器中的元件数量一起减少功耗，并且尤其是对于抑制手持设备中的电池损耗也是令人满意的。

基于实施例描述了由本发明人作出的发明，然而本发明不受本发明的实施例的限制，并且不必说，不脱离本发明的精神和范围的任何形式的修改和改写都是允许的。

Claims

1.一种半导体器件，包括：

模拟-数字转换电路，

其中，所述模拟-数字转换电路包括：

延迟单元阵列，所述延迟单元阵列包含串联耦合的n个延迟单元，所述延迟单元阵列接收基准时钟信号，并且利用模拟输入信号作为每一级中的延迟单元的电源电压，n是2以上的自然数；和

编码器，所述编码器对所述延迟单元阵列的每一级中的延迟单元的输出信号进行编码，

其中，所述n个延迟单元包括对于每个延迟单元加权的延迟量，并且

其中，所述编码器通过与延迟单元级的级数相对应地加权，来对所述延迟单元阵列的每一级中的延迟单元的输出信号进行编码。

2.根据权利要求1所述的半导体器件，

其中，所述编码器包括：

锁存阵列，所述锁存阵列包括n个触发器，以响应公共延迟时钟信号来锁存n个延迟单元输出信号；和

锁存信号编码器，所述锁存信号编码器通过与延迟单元级的级数相对应地加权，来对所述锁存阵列的每一级中的触发器的锁存信号进行编码。

3.根据权利要求2所述的半导体器件，

其中，所述锁存信号编码器包括：

加权编码器，所述加权编码器输出通过与延迟单元级的级数相对应地加权来进行编码后的、所述锁存阵列的每一级中的所述触发器的锁存信号；和

二进制转换编码器，所述二进制转换编码器用于执行编码后的信号的二进制转换。

4.根据权利要求1所述的半导体器件，

其中，所述延迟单元阵列的第一级延迟单元响应于对延迟量进行调整的延迟量控制信号，来增加或减少所述第一级延迟单元的延迟量，并且

其中，所述编码器响应于所述延迟量控制信号，对于n个延迟单元中的每个，来改变与延迟单元级的级数相对应的加权。

5.根据权利要求2所述的半导体器件，

其中，能够改变所述延迟时钟信号的输出时刻，并且

其中，所述锁存信号编码器响应于所述延迟时钟信号的输出时刻的改变，对于n个延迟单元中的每个，来改变与延迟单元级的级数相对应的加权。

6.根据权利要求5所述的半导体器件，

其中，所述编码器进一步包括输出所述延迟时钟信号的延迟电路，

其中，所述延迟电路响应于对所述延迟时钟信号的输出时刻进行调整的的基准电压电路延迟量控制信号，来加速或延迟所述延迟时钟信号的输出时刻，并且

其中，所述锁存信号编码器响应于所述基准电压电路延迟量控制信号，对于n个延迟单元中的每个，来改变与延迟单元级的级数相对应的加权。

7.根据权利要求5所述的半导体器件，

其中，所述编码器进一步包括：

延迟电路，所述延迟电路输出延迟时钟信号；和

电源电压控制电路，所述电源电压控制电路将用于对所述延迟时钟信号的所述输出时刻进行调整的基准电压，输出作为所述延迟电路的电源电压，

其中，所述锁存信号编码器响应于与所述基准电压的大小相对应的基准电压通知信号，对于n个延迟单元中的每个，来改变与延迟单元级的级数相对应的加权。

8.根据权利要求1所述的半导体器件，进一步包括：

驱动电路，所述驱动电路用于驱动输出晶体管；和

控制电路，所述控制电路用于调整所述驱动电路，

其中，所述模拟-数字转换电路利用所述输出晶体管的输出电压来作为模拟输入信号，并且输出数字输出信号，并且

其中，所述控制电路基于所述数字输出信号和输出目标值，来输出用于调整所述驱动电路的控制信号。

9.根据权利要求1所述的半导体器件，进一步包括：

模拟接收器单元，所述模拟接收器单元用于对在天线处接收到的无线信号进行处理，并且输出模拟接收信号；和

解调器，

其中，所述模拟-数字转换电路利用所述模拟接收信号来作为模拟输入信号，并且输出数字输出信号，并且

其中，所述解调器解调所述数字输出信号。

10.一种半导体器件的操作方法，

所述半导体器件包括：

模拟-数字转换电路，所述模拟-数字转换电路具有：

包含串联耦合的n个延迟单元的延迟单元阵列，n为2以上的自然数；和

编码器，并且

所述n个延迟单元包含对于每个所述延迟单元加权的延迟量，

所述半导体器件的操作方法包括以下各步骤：

经由延迟单元阵列，输入基准时钟信号，并且利用模拟输入信号来作为每个延迟单元级的电源电压；以及

通过与延迟单元级的级数相对应地加权，经由编码器来对所述延迟单元阵列的每一级中的延迟单元的输出信号进行编码，并且将编码后的输出信号输出作为数字输出信号。

11.根据权利要求10所述的半导体器件的操作方法，所述半导体器件进一步包括驱动电路和控制电路，

所述操作方法包括以下各步骤：

经由所述模拟-数字转换电路，将输出晶体管的输出电压作为模拟输入信号来输入，并且输出所述数字输出信号；

经由所述控制电路，来输出控制信号，该控制信号用于基于所述数字输出信号和输出目标值对所述驱动电路进行控制；以及

通过所述驱动电路，来驱动所述输出晶体管。

12.根据权利要求10所述的半导体器件的操作方法，所述半导体器件进一步包括模拟接收器单元和解调器，

所述操作方法包括以下各步骤：

经由所述模拟接收器单元，对在天线处接收到的无线信号进行处理，并且输出模拟接收信号；

经由所述模拟-数字转换电路，输入所述模拟接收信号来作为模拟输入信号，并且输出数字输出信号；以及

在所述解调器中，解调所述数字输出信号。