JP2004080155A - デジタル逓倍装置 - Google Patents

Abstract

【課題】デジタル逓倍装置に関し、特に少ないハードウェアで広範囲な発振周期の設定ができ且つそれを高精度に実現するリングオシレータを用いたデジタル逓倍装置を提供する。
【解決手段】デジタル逓倍装置は、遅延量の重み付けがなされた複数のディレイセルの接続切替により発振周期が可変するリングオシレータと、前記リングオシレータの出力クロックをカウントするカウント部と、基本クロックの所定周期内に含まれる前記カウント部のカウント値と設定逓倍数との比較により、前記リングオシレータの接続切替を行って前記リングオシレータの発信周期を制御する比較部と、で構成される。
【選択図】　　　図３

Description

【０００１】
【発明の属する技術分野】
本発明はデジタル逓倍装置に関し、特に少ないハードウェアで広範囲な発振周期の設定が可能なリングオシレータを用いたデジタル逓倍装置に関するものである。
【０００２】
【従来の技術】
ＰＬＬ回路は、これまでアナログ回路として設計されていたが、その特性は半導体のプロセス依存性が高く、微細プロセスを使用したデジタル回路と混在させることは回路特性的及びコスト的に困難であった。そのため、近年、ＰＬＬ回路のデジタル化が検討されている。
【０００３】
従来はアナログ回路で実現していたＶＣＯ　（Ｖｏｌｔａｇｅ　Ｃｏｎｔｒｏｌｌｅｄ　Ｏｓｃｉｌｌａｔｏｒ）がデジタル化のネックとされていたが、リングオシレータを使用することで同様の結果を得ることができる。リングオシレータを使用するデジタルＰＬＬ回路については、例えば特開平９−２３８０５３号公報の「リングオシレータ及びＰＬＬ回路」や特開平９−２３８０５３号公報の「デジタル制御発振装置」等の先行文献がある。
【０００４】
図１には、従来のリングオシレータの周期可変方法の一例を示している。
図１において、各ディレイセル１０_１〜１０_ｎの出力はｎ入力セレクタ１１へ入力され、選択されたその内の１つの出力だけがインバータ１２を介して初段のディレイセル１０_１に帰還入力される。従って、ｎ入力セレクタ１１及びインバータ１２の各素子の遅延量を除けは、ディレイセル１０_１〜１０_ｎの直列接続段数によってリングオシレータの発振周期が定まる。
【０００５】
【発明が解決しようとする課題】
しかしながら、図１に示すような従来のリングオシレータの発振周期を変更するには、多数の遅延素子の出力を個別に選択するセレクタとその制御信号とが必要となる。すなわち、従来のディレイセル構成では最大Ｔ時間の遅延が欲しい場合にディレイセル１個あたりの遅延時間をＴｄ（分解能＝Ｔｄ）とすると、Ｔ／Ｔｄ個のディレイセルが必要となる。
【０００６】
例えば、１ｎｓの分解能で６３ｎｓの最大遅延が必要な場合には１ｎｓのディレイセルが６３個必要となる。さらに、各ディレイセルの出力から６３本の出力線を６３−１セレクタに入力し、そのセレクタを制御する制御線も必要となる。このように、従来においては広範囲な発振周期の設定ができるように制御段数を増やそうとすると回路構成が極めて大規模化するという問題があった。
【０００７】
また、従来のリングオシレータの発振周期を変更する際には、所定条件下でセレクタ切替時に切替ノイズが発生し、その結果リングオシレータの動作が不安定になるという問題もあった。さらに、広範な適用分野からの要請により、より少ないハードウェアで高精度の発振周期を有し、その発振周期の設定や制御が容易で高速動作が可能なリングオシレータを提供する必要もある。
【０００８】
そこで本発明の目的は、上記問題点に鑑み、リングオシレータに使用するディレイセルに重み付けを行うことにより、周期変更に必要なセレクタ数を低減し、回路規模の縮小化を図ったリングオシレータを提供することにある。
また、本発明の目的は、セレクタ切替時における切替ノイズの発生を防止し、さらに小型で高精度の発振周期を有し、その発振周期の設定や制御が容易で高速動作が可能なリングオシレータを提供することにある。
【０００９】
【課題を解決するための手段】
本発明によれば、遅延量の重み付けがなされた複数のディレイセルの接続切替により発振周期が可変するリングオシレータと、前記リングオシレータの出力クロックをカウントするカウント部と、基本クロックの所定周期内に含まれる前記カウント部のカウント値と設定逓倍数との比較により、前記リングオシレータの接続切替を行って前記リングオシレータの発信周期を制御する比較部と、で構成するデジタル逓倍装置が提供される。
【００１０】
また本発明によれば、前記リングオシレータは、さらに固定又は可変のディレイ時間を有する固定ディレイ手段又は可変ディレイ手段を有し、前記比較部は、前記固定又は可変のディレイ時間内に前記リングオシレータの次回周期のための接続切替を完了する。
【００１１】
さらに本発明によれば、前記リングオシレータは、前記遅延量の重み付けがなされた複数のディレイセルの内、未接続のディレイセルへの信号入力を禁止することによって前記ディレイセル接続時におけるノイズの発生を防止する手段を備える。
【００１２】
また、前記比較部は、前記基本クロックの所定周期内に含まれる前記カウント部のカウント値と設定逓倍数との種々の組み合わせによる比較によって、より精度の高いリングオシレータの接続切替を行なう。
少なくとも、前記リングオシレータ、カウント部、及び比較部は、半導体集積回路として一体に形成される。
【００１３】
【発明の実施の形態】
図２は、本発明によるデジタル逓倍回路の基本構成を示したものである。また、図３は、本発明によるリングオシレータ（リングＯＳＣ）のディレイ可変部の一実施例を示している。
図２において、本発明によるリングオシレータは、ディレイ可変部２０、インバータ、及びその帰還ループによって構成される。カウント回路２２は、外部から入力される基本クロックの周期にリングオシレータからの出力クロックが何個含まれるかをカウントし、そのカウント値を比較部２３に出力する。
【００１４】
比較部２３は、基本クロックの周期に含まれる出力クロック数（Ｃ）が設定逓倍数Ｎより多い場合（Ｃ＞Ｎ）にはディレイ可変部２０のディレイ時間を延長して出力クロックの周期を長くし、反対に小さい場合（Ｃ＜Ｎ）にはディレイ可変部２０のディレイ時間を短縮して出力クロックの周期を短くする。その結果、リングオシレータからは基本クロック周期をＮ逓倍した周期をもつクロック信号が出力される。
【００１５】
図３に示すディレイ可変部２０は本発明の特徴的な構成部分であり、ディレイ可変部２０は複数のディレイセル部分２０_１〜２０_６で構成される。各ディレイセル部分には重み付けがなされ、広い補正レンジを少ない段数で制御できるように構成されている。従来技術では、個々のディレイセルを選択するのに６４段階の切り替えが必要となり、そのため制御線も６４本必要であった。
【００１６】
一方、本願発明構成では重み付けがなされた各ディレイセル部分２０_１〜２０_６単位で制御するため、同じ切り替えを行なうのに制御線の数はわずか６本ですむ。すなわち、本発明構成によれば、各ディレイセルに重み付けをすることにより、最大遅延時間Ｔが必要な場合でも、ｎ＝ｌｏｇ_２（Ｔ／Ｔｄ）、但しｎ＝正の整数、で表されるｎ個のディレイセルのみで実現できる。その結果、セルの制御信号線を大幅に削減することができる。
【００１７】
一般に、ディレイセルの遅れ時間は、温度、プロセス、電源電圧等によってその絶対値が大きく変化するため、逓倍出力パルス幅の補正には広い補正レンジが必要である。本発明によれば、リングオシレータのディレイセルに重み付けを行うことにより、広い補正レンジを少ない制御線で従来例と同等の制御が実現できる。
【００１８】
図４は、上述した図２及び３の一動作例を示したものである。
図４において、デジタル逓倍回路のカウント回路２２には１ＭＨｚ（周期１μｓ）の基本クロックが入力されており、比較部２３の設定逓倍数Ｎは８である。本例において初期のカウント数Ｃは６（Ｃ＜Ｎ）のため、比較部２３はディレイ可変部２０を制御してディレイ時間を短縮するように制御する。その結果、カウント回路２２のカウント数はＣ＝６、７と徐々に増加していきＣ＝８（＝Ｎ）で安定する。このように、逓倍用の基本クロックに同期してカウントした結果は、次回のリングオシレータの周期変更に用いられ、連続的に逓倍出力パルス幅が補正されていく。
【００１９】
図５は、本発明によるデジタル逓倍回路を図２とは異なるブロック構成で示したものである。
この場合、図５のカウンタ３１は図２のカウント回路２２に、図５の比較器３２、セレクタ制御信号生成部３４、及び設定値部３３は図２の比較部２３に、そして図５のリングＯＳＣ＆セレクタ３５は図２のリングＯＳＣ部にそれぞれ対応する。
【００２０】
設定値部３３には、電源投入直後やデジタル逓倍回路のリセット解除直後におけるリングオシレータの初期値（図２の設定逓倍数＝Ｎ）として目標とする周期近辺の値を設定しておく。例えば、目標とする遅延時間が３７ｎｓの場合は、図３に示すセルの組み合わせの総遅延時間が３７ｎｓ（＝３２ｎｓ＋４ｎｓ＋１ｎｓ）となるように初期設定しておけば、温度や電圧等によるセルの遅延時間にバラツキが生じていても、目標とする遅延時間への収束を早めることができる。
【００２１】
他には、リングオシレータの初期値を選択可能な範囲（セレクト値）の中心に設定しておく。例えば、最大遅延時間が６３ｎｓの場合に、初期値の遅延時間を３２ｎｓに設定しておくことで、温度や電圧等によるセルの遅延時間にバラツキが生じていても、目標とする遅延時間への収束を早めることができる。
【００２２】
前記の例では初期値を選択可能な範囲の中心に設定していたが、対象機器の特性等に応じてその初期値を選択可能な範囲の最大値又は最小値に設定するようにしてもよい。また、後述するように周囲温度等により設定値部３３に設定される初期値自体を可変にし、様々な状況において最適の初期値が設定されるようにしてもよい。
【００２３】
図６は、本発明によるリングオシレータの別の構成例を示している。また、図７にはその動作の一例を示している。
図６には、リングオシレータの帰還入力の前段に各可変ディレイの周期設定処理時間を吸収するためのディレイ回路２１−１又は２１−２が設けられている。図６の（ａ）の例では固定ディレイ回路２１−１が、そして図６の（ｂ）の例では可変ディレイ回路２２−２がそれぞれ使用される。
【００２４】
図７には固定ディレイ回路２１−１を用いた場合の動作例を示している。図７の（ａ）では１０ｎｓの固定ディレイ回路２１が用いられ、図７の（ｂ）に示すように動作する。固定ディレイ回路２１の入力Ａ、すなわちリングオシレータの出力（＝Ａ）、の立ち上がりから固定ディレイ回路２１の１０ｎｓが経過する前までは、出力Ａを除く他の全ての出力Ｂ〜Ｆは低レベルである。
【００２５】
このディレイ時間内に、全ての可変ディレイセルのスイッチ切替処理が完了すれば、各可変ディレイセルの出力Ｂ〜Ｆは設定通りに出力される。もし、固定ディレイ回路２１の１０ｎｓのディレイ時間内に可変ディレイセルの出力Ｂ〜Ｆの中に１つにでも高レベルのものが存在すると、短パルス状のノイズが発生するが、これについては後述する。
【００２６】
図６の（ｂ）に示す可変ディレイ回路２１−２の動作も図７と同様である。但し、可変ディレイ回路２１−２を使用した場合にはその遅延時間が任意に調整できるため、全てのスイッチ切替処理が確実に完了したのを確認できる利点がある。本例では、帰還入力される出力クロックＣ（ＯＵＴＣＬＫ）のＡＮＤゲートの通過をゲート制御信号Ｄによって制御する。
【００２７】
このように、固定ディレイ回路２１−１又は可変ディレイ回路２１−２を用意し、このディレイ時間内に次回リングオシレータの周期設定を行うことで、リングオシレータの安定した動作が維持される。なお、上記の構成は制御中のリングオシレータの安定動作を確実にするが、それとは別に適切なスイッチ切替を実現するものとして、例えば基本クロックの１周期毎に交番する周期測定期間とセレクタ切替専用期間とを設け、周期測定期間では基本クロックの１周期内の出力クロック数をカウントし、セレクタ切換専用期間ではその測定結果に基づいてより適切なセレクタ切替制御を実行するようにしてもよい。
【００２８】
図８は、セレクタ切替時に発生し得る短パルスを防止する回路を付加したリングオシレータの一構成例を示したものである。図９には、図８の動作タイムチャートの一例を示している。
図８の（ａ）には、固定ディレイ回路２１−１を付加したリングオシレータを示しているが、実際には図８の（ｂ）に示すように短パルス防止回路を付加した回路構成を有している。ここでは、図９を参照しながら主に３２ｎｓ可変ディレイセルの動作を説明するが、他の可変ディレイセルについても同様である。
【００２９】
図９の（ａ）は短パルス防止回路が無い場合の動作例を示しており、制御信号ＣＴＬ６４〜１の変化前は、３２ｎｓ可変ディレイセル４５のスイッチ４８はスルー側（Ｅ）を選択している。この場合、スイッチ４８の出力（Ｇ）には前段のスイッチ４４で選択された信号がそのまま出力される。
【００３０】
次に、制御信号ＣＴＬ６４〜１が変化して３２ｎｓ可変ディレイセル４５のスイッチ４８が可変ディレイセル側（Ｆ）を選択すると、スイッチ４８は固定ディレイ回路２１−１の遅延時間内にスイッチ切替を完了するが、選択された可変ディレイセル側（Ｆ）にはスルー側（Ｅ）の信号が３２ｎｓ遅延した信号が依然存在しており、その結果スイッチ４８の出力（Ｇ）には短パルス状のノイズが発生する。
【００３１】
一方、図９の（ｂ）には短パルス防止回路を付加した場合の動作例を示している。図８の（ｂ）に示す回路構成からも明らかなように、制御信号ＣＴＬ３２がスルー側（Ｅ）を選択すると、ゲート４６によって３２ｎｓ可変ディレイセル３５への信号入力は禁止され、３２ｎｓ可変ディレイセル４５の出力は低レベルとなる。その結果、制御信号ＣＴＬ６４〜１が変化してスイッチ４８が可変ディレイセル側（Ｆ）を選択してもスイッチ４８の出力（Ｇ）には短パルス上のノイズが発生しない。
【００３２】
このように、本願発明による短パルス防止回路は、各々の可変ディレイセルが選択されていないときには、その入力を禁止することで出力側の論理を低レベルに固定させる。なお、可変ディレイセル側（Ｆ）の信号が固定ディレイ値（１０ｎｓ程度）以内で低レベル信号に変化すれば短パルスは発生しないが、６４ｎｓ可変ディレイセル３１等により固定ディレイ値を超える信号遅延が発生する回路構成となっており、本願発明による短パルス防止回路は有効に機能する。
【００３３】
以降では、本願発明によるリングオシレータの発振周期の制御構成例について幾つか説明する。
図１０は、リングオシレータ周期制御の原理的な構成例を示したものである。
図１０において、リングオシレータ部５１は、本願発明による重み付けがなされた可変ディレイセルにより構成され、またカウンタ＆チョッパ部５２はこれまでに説明してきたカウンタ回路や比較部等で構成されている。
【００３４】
図１１には、基本的な発振周期の制御例を示している。
図１１では、カウンタ＆チョッパ部５２のカウンタによって基本クロック（ＲＥＦＣＬＫ）の１周期中に発生するリングオシレータ５１から出力されるパルス数をカウントし、それを設定逓倍数と比較して１周期毎に次回の設定周期を変更していく。本例にはカウント数＞設定逓倍数の場合を示しており、遅延時間が増加するように制御される。
【００３５】
また、本例では１周期毎のカウント値によって次回の設定周期を変更しているが、基本クロックの１／２周期中に発生するリングオシレータ４１のパルス数をカウントし、それを設定逓倍数と比較することで次回周期を変更するようにしてもよい。この場合には、リングオシレータの遅延時間の変更も１／２周期毎に行なわれ、周期ずれの補正が１周期毎よりも早く対応できる。
【００３６】
図１２は、複数の基本クロック周期分のカウント値によって発振周期を制御する例を示している。
図１２では、基本クロックｎ周期分に発生するリングオシレータ５１のパルス数をカウントし、それを設定逓倍数のｎ倍と比較して次回の周期を決定する。一般に、カウント値が設定値と一致している場合でも、以下の式で表すように逓倍クロックの周期ずれが発生している。
【００３７】
ここでは、基本クロック周期＝Ｔ、設定値＝Ｎ、逓倍クロック周期＝Ｔｐとすると、カウント値がＮとなる逓倍クロック周期は　Ｔｐ（ＭＩＮ）＝Ｔ／（Ｎ−１）〜Ｔ（ＭＡＸ）＝Ｔ／Ｎ　の範囲となる。本例はＮ＝８の場合を示しており、この場合の逓倍クロックは逓倍クロックＴｐの７周期分＝Ｔとなる場合が最小となる。
【００３８】
従って、最大（１−（（Ｎ−１）／Ｎ））×１００〔％〕のずれが発生することになる。このずれを小さくするにはＮの値を大きくする。入力クロックおよび逓倍クロック周期を変えずにＮの値を増やすには、カウントする区間を広げればよい。つまり、基本クロック周期のｎ倍（ｎは正の整数）の区間カウントすれば、ずれは以下のようになる。
（１−（（Ｎ×ｎ−１）／（Ｎ×ｎ）））×１００〔％〕
【００３９】
これより、カウント区間をｎ倍すれば、ずれは１／ｎとなる。一例として、Ｎ＝１０の場合とＮ＝１００の場合とを比べると、Ｎ＝１０の場合には最大１０％のずれとなり、Ｎ＝１００の場合には最大１％のずれとなる。前者と比べて後者のずれの幅は１／１０に低減される。
【００４０】
図１３及び１４は、複数のカウンタを用いて１周期毎の発振周期を制御する例を示している。
図１３では、複数（ｎ個）のカウンタを用意し、各カウンタのカウント開始タイミングを１周期毎にずらせることで１周期毎にディレイ値の設定を変更する。本例はｎ＝２の場合を示しており、２つのカウンタ１及びカウンタ２はそれぞれ基本クロックの２周期分の逓倍クロックをカウントし、各々のカウント開始から終了までの位相を基本クロックの１周期分だけずらしている。
【００４１】
ここでは、各カウンタ１及び２のカウント終了時の値とディレイ設定値とを比較し、異なる場合はディレイ値設定を増減させる。１つのカウンタ１又は２しか持たない場合にはディレイ値の更新が２周期毎となり、図１２の例で示したように補正精度は向上するが（Ａ）、その分だけ更新処理が遅延する。本例では更新を１周期毎に行うことで、逓倍クロック周期のずれを早く補正することができる。
【００４２】
図１４には、１周期分の逓倍クロックをカウントするカウンタ１と２周期分の逓倍クロックをカウントするカウンタ２とを併用した例を示している。図１３の例ではｎの値が大きくなるとカウンタ数もｎ個となり、回路規模が大きくなる。そこで、１周期分をカウントするカウンタ１及びｎ周期分をカウントするカウンタ２（本例ではｎ＝２）の２つを使用してカウンタ数を減らし、且つ逓倍クロック周期ずれは１周期毎に対応できるようにしている。
【００４３】
カウンタ２による補正は、複数周期ｎのカウント値による補正のためその補正精度は向上するが（Ａ）、補正までにｎ周期の待ち時間が必要となる。本例では、カウンタ２がカウント中でもカウンタ１によって１周期毎に補正されるため、逓倍クロック周期のずれを早く補正することができる。ただし、カウンタ１による補正はカウンタ２による補正よりもその精度は低くなる（Ｂ）。
【００４４】
また、カウンタ値と逓倍設定値との間に所定の設定値以上の差がある場合には、周期設定のセレクタを１段階ずつ変更するのではなく、その差に応じた複数段階の周期変更を一度に行うことで、目標の逓倍値になるまでの収束性を高めることができる。
【００４５】
一例として、逓倍設定値とカウンタ値との比較結果が２倍以上又は３倍以上等の場合には、その比較結果に応じて、現在のディレイ値を次のように変化させる。１）カウント値≦設定値−２の場合は現状のディレイ値＊１／２にする。２）カウント値≧設定値＋２の場合は現状のディレイ値＊２にする。３）カウント値≦設定値−１の場合は現状のディレイ値−１にする。そして４）カウント値≧設定値＋１の場合は現状のディレイ値＋１にする。このように、収束性を高めるべくカウント値と逓倍設定値との差の大きさに応じて、ディレイ値の変化量を変える。
【００４６】
図１５は、カウンタの値に応じてなまし周期の数を可変することで、発振周期を制御するフローの一例を示している。
図１５では、カウント値が目標値に近い場合に周期安定化（高精度化）のためになまし周期を長くし、反対に目標値から大きく外れている場合には収束時間短縮のためになまし周期を短くするように制御する。
【００４７】
本例では、最初は収束時間の短縮を優先してなまし周期＝１（基本クロックの１周期分のカウント）からスタートし、目標カウント値＝８（８逓倍）±１のカウント値となるまで遅延時間補正処理を繰り返す（Ｓ１０１〜１０４）。やがてカウント値が８±１の範囲内に収まると、より高精度の周期安定化を達成すべく、なまし周期を２（基本クロックの２周期分のカウント）に変更し、その目標カウント値も１６（＝８×２）とする（Ｓ１０５〜１０７）。
【００４８】
次にカウント値が１６±１の範囲内に収まるか否かを判断し、その範囲外の場合にはなまし周期１の処理に戻ってそこからやりなおす（Ｓ１０８及び１０９、Ｓ１０１）。その範囲内の場合には最も高精度な周期安定化を達成すべく、なまし周期を３（基本クロックの３周期分のカウント）に変更し、その目標カウント値を２４（＝８×３）とする（Ｓ１１０〜１１２）。次にカウント値が２４±１の範囲内に収まるか否かを判断し、その範囲外の場合には一つ前のなまし周期２の処理に戻る（Ｓ１１３及び１１４、Ｓ１０６）。一方、その範囲内の場合にはなまし周期＝３の状態、すなわち最も高精度な周期安定状態を維持する（Ｓ１１１〜１１３）。
【００４９】
図１６は、基本クロックと出力クロックとの間の非同期によるディレイ値切り替えタイミングの一例を示したものである。
図１６の（ａ）では、リングオシレータ５１の出力クロックと基本クロックとは非同期のため、基本クロックのエッジを検出した次の出力クロックのエッジ（太線矢印）でディレイ値を切り替える。このように出力クロック側に同期したディレイ値の切り替え処理を行なう。
【００５０】
また、図１６の（ｂ）に示すように、基本クロックのエッジと出力クロックのエッジ検出とが重なった時には、その出力クロックのエッジでディレイ値の切り替え処理を行なうと動作が不安定になる。そのため、基本クロックのエッジを優先させてその次の出力クロックのエッジ検出でディレイ値を切り替える。これにより、出力クロック側に同期し且つ安定したディレイ値の切り替え処理が可能となる。
【００５１】
図１７〜１９は、リングオシレータの起動／停止を制御する回路構成例を示したものである。
リングオシレータはセルの遅延時間を利用した発振回路であり、リングオシレータを構成するインバータの数が奇数の場合には発振動作を行うが、インバータの数が偶数の場合には発振しない。図１７の例では、発振制御信号によってスイッチ５１を制御し、リングオシレータを構成するインバータの数を奇数（３段）又は偶数（４段）に切り替えることで発振の起動／停止を制御している。
【００５２】
図１８の例では、外部からの要求信号（Ａ又はＢの複数の要求信号を含む）によってリングオシレータの帰還ループに挿入されたＡＮＤゲート５２を制御する。このＡＮＤゲート５２の導通／非導通によってリングオシレータの起動／停止を制御している。また、図１９の例では、リングオシレータ自体は発振を継続しており、外部からの要求信号（Ａ又はＢの複数の要求信号を含む）によって出力段のＡＮＤゲート５３を制御する。このＡＮＤゲート５３の非導通時には出力クロックの供給が停止される。
【００５３】
図１７及び１８の例ではリングオシレータを実際に発振停止させるため、例えば低消費電力モード等において顕著に消費電力を抑制することができる。一方、図１９の例ではリングオシレータの発振動作は停止しないため、再度ＡＮＤゲート５３を導通にした時には直ちに安定した発振周期の出力クロックが供給される利点がある。
【００５４】
図２０及び２１は、外部からの要求によって逓倍数を可変できるように構成したデジタル逓倍回路の一例を示している。
図２０はその基本的な構成例を示したものであり、外部からＮ値設定信号が与えられる以外は、図２と同様である。例えば、外部からのオペレータによる設定や内部ＣＰＵ等からの要求等によって逓倍数Ｎが意図的に可変される。
【００５５】
図２１は、前記Ｎ値設定信号を与える具体的な構成例を示したものである。
図２１において、温度検出回路２４が検出した周囲温度に従って次段のＮ値変更回路２５が適宜好適なＮ値を算出し、そのＮ値設定信号を比較部２３に与える。例えば、高温時には逓倍数を低下させ、低温時には逓倍数を上げることで周囲温度に対する装置の最適な動作周波数を維持することが可能となる。
【００５６】
一般に、温度が高くなるほどセルの遅延が大きくなるため、逓倍クロックの周期も長くなる傾向にある。意図的に高温時は逓倍クロックの周波数を落として使用できるようなシステムにおいては、上記のような構成で温度による逓倍値を可変することが可能である。なお、本例に限らず、装置の省電力モード等によって装置の最適な動作周波数を維持するように構成してもよい。
【００５７】
図２２は、リングオシレータの高速動作を可能とする一回路構成例を示したものである。
図２２では、リングオシレータの出力に２分周回路３６を配置し、分周後のクロックをパルス数カウンタ３１によってカウントする。トランジスタの動作速度には限界があり、高速になると動作しなくなるような回路構成もある。本例では、パルス数カウンタ３１や比較器３２が正常に動作する動作速度を３２ＭＨｚとしており、逓倍クロックとして生成できるクロック周波数も３２ＭＨｚが限界となる。
【００５８】
従って、６４ＭＨｚの高速逓倍クロックを、直接パルス数カウタ３１に入力すると誤ったカウント値を出力する恐れがある。そのため、本例では２分周回路３６によって６４ＭＨｚの逓倍クロックを３２ＭＨｚの逓倍クロックに２分周してからパルス数カウンタ３１に入力する構成をとっている。一般に、分周回路はその回路構成が簡易であることから、パルス数カウンタや比較器よりも高速に動作する。高速逓倍クロックをｎ分周してからカウントする構成にすれば、より高速逓倍クロックで動作するリングオシレータが作成できる。
【００５９】
【発明の効果】
以上述べたように、本発明によれば、周期変更に必要なセレクタ数を低減し、回路規模の縮小化を図ったリングオシレータが提供可能となる。また、本発明によれば、セレクタ切替時における不要な切替ノイズの発生を防止し、さらには小型で高精度の発振周期を有し、その発振周期の設定や制御が容易で、且つ高速動作が可能なリングオシレータを提供できる。
【図面の簡単な説明】
【図１】従来のリングオシレータの発振周期可変方法の一例を示した図である。
【図２】本発明によるデジタル逓倍回路の基本構成を示した図である。
【図３】本発明によるリングオシレータのディレイ可変部の一例を示した図である。
【図４】図１の動作の一例を示した図である。
【図５】本発明によるデジタル逓倍回路の別のブロック構成例を示した図である。
【図６】本発明によるリングオシレータの別の構成例を示た図である。
【図７】図６の動作の一例を示した図である。
【図８】短パルス防止回路を付加したリングオシレータの一例を示した図である。
【図９】図８の動作タイムチャートの一例を示した図である。
【図１０】本願発明によるリングオシレータ周期制御の原理構成を示した図である。
【図１１】１周期分のカウント値による発振周期の制御例を示した図である。
【図１２】複数周期分のカウント値による発振周期の制御例を示した図である。
【図１３】複数のカウンタを用いて１周期毎の発振周期を制御する例を示した図である。
【図１４】複数のカウンタを用いて１周期毎の発振周期を制御する別の例を示した図である。
【図１５】なまし周期の数により発振周期を制御するフロー例を示した図である。
【図１６】基本クロックと出力クロックとの間の非同期によるディレイ値切り替えタイミングの一例を示した図である。
【図１７】リングオシレータの起動／停止を制御する回路例（１）を示した図である。
【図１８】リングオシレータの起動／停止を制御する回路例（２）を示した図である。
【図１９】リングオシレータの起動／停止を制御する回路例（３）を示した図である。
【図２０】外部からの要求により逓倍数が可変できるデジタル逓倍回路の一例（１）を示した図である。
【図２１】外部からの要求によって逓倍数が可変できるデジタル逓倍回路の一例（２）を示した図である。
【図２２】高速動作が可能なリングオシレータの一回路構成例を示した図である。
【符号の説明】
２０…ディレイ可変部
１０_１〜１０_ｎ、２０_１〜２０_６…可変ディレイセル
２１−１…固定ディレイ回路
２１−２…可変ディレイ回路
２２…パルスカウント回路
２３…比較部
２４…温度検出部
２５…Ｎ値変更回路
３１…カウンタ
３２…比較器
３３…設定値部
３４…セレクタ制御信号生成部
３５…リングＯＳＣ＆セレクタ部
３６…２分周回路
４１，４５…ディレイセル
４４，４８…スイッチ
４２、４６、５３〜５５…ゲート
５１…リングオシレータ
５２…カウンタ＆チョッパ

Claims (26)

1. 遅延量の重み付けがなされた複数のディレイセルの接続切替により発振周期が可変するリングオシレータと、
   前記リングオシレータの出力クロックをカウントするカウント部と、
   基本クロックの所定周期内に含まれる前記カウント部のカウント値と設定逓倍数との比較により、前記リングオシレータの接続切替を行って前記リングオシレータの発信周期を制御する比較部と、で構成することを特徴とするデジタル逓倍装置。
2. 前記設定逓倍数は、デジタル逓倍装置の起動直後における前記リングオシレータの目標周期の近傍値である、請求項１記載のデジタル逓倍装置。
3. 前記設定逓倍数は、デジタル逓倍装置の起動直後における前記リングオシレータの選択可能な範囲の中心値である、請求項１記載のデジタル逓倍装置。
4. 前記設定逓倍数は、デジタル逓倍装置の起動直後における前記リングオシレータの選択可能な範囲の最小値である、請求項１記載のデジタル逓倍装置。
5. 前記設定逓倍数は、デジタル逓倍装置の起動直後における前記リングオシレータの選択可能な範囲の最大値である、請求項１記載のデジタル逓倍装置。
6. さらに、前記設定逓倍数を外部から可変に設定できる設定部を有する、請求項１記載のデジタル逓倍装置。
7. 前記設定部には、さらに所定のパラメータを検出する検出部が接続され、そのパラメータ検出値に応じて前記設定逓倍数が可変される、請求項６記載のデジタル逓倍装置。
8. 前記パラメータは、デジタル逓倍装置を内包する装置の温度又は動作モードである、請求項７記載のデジタル逓倍装置。
9. 前記リングオシレータは、さらに固定のディレイ時間を有する固定ディレイ手段を有し、
   前記比較部は、前記固定のディレイ時間内に前記リングオシレータの次回周期のための接続切替を完了する、請求項１記載のデジタル逓倍装置。
10. 前記リングオシレータは、さらに可変のディレイ時間を有する可変ディレイ手段を有し、
    前記比較部は、前記可変のディレイ時間内に前記リングオシレータの次回周期のための接続切替を完了する、請求項１記載のデジタル逓倍装置。
11. 前記比較部は、交番する前記基本クロックの所定周期内の出力クロック数を測定する期間とその測定結果に基づいて前記リングオシレータの接続切替を制御する期間の各期間内で、その測定と制御とを繰り返し行なう、請求項１記載のデジタル逓倍装置。
12. 前記リングオシレータは、前記遅延量の重み付けがなされた複数のディレイセルの内、未接続のディレイセルへの信号入力を禁止することによって前記ディレイセル接続時におけるノイズの発生を防止する手段を備える、請求項１記載のデジタル逓倍装置。
13. 前記比較部は、前記基本クロックの所定周期を１周期とし、その周期内に含まれる前記カウント部のカウント値と設定逓倍数との比較により、前記リングオシレータの接続切替を行って前記リングオシレータの次回周期の制御を行なう、請求項１記載のデジタル逓倍装置。
14. 前記比較部は、前記基本クロックの所定周期を１／２周期とし、その周期内に含まれる前記カウント部のカウント値と１／２倍した設定逓倍数との比較により、前記リングオシレータの接続切替を行って前記リングオシレータを１／２周期毎に制御する、請求項１記載のデジタル逓倍装置。
15. 前記比較部は、前記基本クロックの所定周期をｎ（ｎは自然数）周期とし、その周期内に含まれる前記カウント部のカウント値とｎ倍した設定逓倍数との比較により、前記リングオシレータの接続切替を行って前記リングオシレータをｎ周期毎に制御する、請求項１記載のデジタル逓倍装置。
16. 前記カウント部は、前記基本クロックのｎ周期毎のカウントを行なうｎ個のカウンタを有し、各々のカウンタは互いにカウント開始のタイミングを１周期分ずらしており、
    前記比較部は、前記基本クロックの所定周期を１周期とし、前記各カウンタからのカウント値と設定逓倍数との比較により、前記リングオシレータの接続切替を行って前記リングオシレータの次回周期の制御を行なう、請求項１記載のデジタル逓倍装置。
17. 前記カウント部は、前記基本クロックの１周期毎のカウントを行なうカウンタとｎ周期毎のカウントを行なうカウンタとを有し、
    前記比較部は、前記基本クロックの所定周期を１周期とし、前記１周期毎のカウンタからのカウント値と設定逓倍数との比較により、それに優先する前記ｎ周期毎のカウンタからのカウント値とｎ倍した設定逓倍数との比較により、前記リングオシレータの接続切替を行って前記リングオシレータの次回周期の制御を行なう、請求項１記載のデジタル逓倍装置。
18. 前記比較部は、前記カウント部からのカウント値と逓倍設定値の値に所定値以上の差がある場合に、前記リングオシレータの接続切替時の遅延時間変更量を適宜変更する、請求項１記載のデジタル逓倍装置。
19. 前記比較部は、前記カウント部からのカウント値と逓倍設定値の値との間の差に応じて、比較するカウント値と逓倍設定値のまなし周期を変更する、請求項１記載のデジタル逓倍装置。
20. 前記比較部は、前記基本クロックのエッジを検出した次の出力クロックのエッジで前記リングオシレータの接続切替を行なう、請求項１記載のデジタル逓倍装置。
21. 前記比較部は、前記基本クロックのエッジと前記出力クロックのエッジが重なる時には、その次の出力クロックのエッジ検出で前記リングオシレータの接続切替を行なう、請求項１記載のデジタル逓倍装置。
22. 前記リングオシレータは、さらにその発振の起動／停止を制御する手段を有し、前記発振の停止を制御する手段はリングオシレータのループ経路中のインバータの数が偶数となるように制御する、請求項１記載のデジタル逓倍装置。
23. 前記リングオシレータは、さらにその発振の起動／停止を制御する手段を有し、前記発振の起動／停止を制御する手段はリングオシレータのループ経路を、外部からの制御によって導通又は非道通とするゲートからなる、請求項１記載のデジタル逓倍装置。
24. 前記リングオシレータは、さらにその発振の起動／停止を制御する手段を有し、前記発振の起動／停止を制御する手段はリングオシレータの出力と外部との間の接続を、外部からの制御によって導通又は非道通とするゲートからなる、請求項１記載のデジタル逓倍装置。
25. さらに、前記リングオシレータの出力クロックが入力され、それを分周して前記カウント部に出力する手段を有する、請求項１記載のデジタル逓倍装置。
26. 少なくとも、前記リングオシレータ、カウント部、及び比較部は、半導体集積回路として一体に形成される、請求項１記載のデジタル逓倍装置。

Images